KR101235522B1 - Apparatus for Removing Noise of Digital Signal and Apparatus for Correcting Synchronization Signal using the Same - Google Patents

Apparatus for Removing Noise of Digital Signal and Apparatus for Correcting Synchronization Signal using the Same Download PDF

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KR101235522B1 KR1020060102979A KR20060102979A KR101235522B1 KR 101235522 B1 KR101235522 B1 KR 101235522B1 KR 1020060102979 A KR1020060102979 A KR 1020060102979A KR 20060102979 A KR20060102979 A KR 20060102979A KR 101235522 B1 KR101235522 B1 KR 101235522B1
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Abstract

본 발명은 글리치(Glitch)나 스파이크(Spike) 등의 요인으로 인하여 디지털 신호에 발생하는 노이즈를 신호지연과 논리곱 또는 논리합 연산을 통해 간단하게 보정할 수 있도록 한다. 또한, 영상처리에 필요한 동기신호를 자동 보정하여 디지털 티브이 등의 영상처리장치가 안정적으로 동작할 수 있도록 한다.The present invention makes it possible to simply correct noise generated in a digital signal due to factors such as glitch or spike, through signal delay, AND, or OR operation. In addition, by automatically correcting the synchronization signal required for the image processing so that an image processing device such as a digital TV can be stably operated.

디지털 신호, 동기신호, 글리치, 스파이크, 노이즈, 지연, 보정 Digital Signal, Sync Signal, Glitch, Spike, Noise, Delay, Correction

Description

디지털 신호의 노이즈 제거 장치 및 이를 이용한 동기신호 보정장치{ Apparatus for Removing Noise of Digital Signal and Apparatus for Correcting Synchronization Signal using the Same }Apparatus for Removing Noise of Digital Signal and Apparatus for Correcting Synchronization Signal using the Same}

도 1은 본 발명에 따른 노이즈 제거 장치의 일 실시예,1 is an embodiment of a noise removing device according to the present invention,

도 2는 노이즈 제거 과정을 설명하기 위한 파형의 예,2 is an example of a waveform for explaining a noise removal process;

도 3은 본 발명에 따른 노이즈 제거 장치의 다른 실시예,3 is another embodiment of a noise removing device according to the present invention;

도 4는 노이즈 제거 과정을 설명하기 위한 파형의 다른 예,4 is another example of a waveform for explaining a noise removing process;

도 5는 본 발명에 따른 노이즈 제거 장치의 또 다른 실시예,5 is another embodiment of a noise removing device according to the present invention;

도 6은 노이즈 제거 과정을 설명하기 위한 파형의 또 다른 예,6 is another example of a waveform for explaining a noise removing process;

도 7은 수평/수직 동기신호의 개요,7 is an outline of a horizontal / vertical synchronization signal;

도 8은 본 발명에 따른 동기신호 보정장치의 일 실시예,8 is an embodiment of a synchronization signal correcting apparatus according to the present invention;

도 9는 극성판단부를 구성하는 일 실시예이다.9 is an embodiment constituting the polarity determination unit.

* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS

10,30,50: 노이즈 제거장치 11,31,51: 지연처리부10,30,50: Noise canceller 11,31,51: Delay processing unit

12: 양 신호 보정부 32: 음 신호 보정부12: positive signal correction unit 32: negative signal correction unit

52: 신호 보정부 80: 동기신호 보정장치52: signal correction unit 80: synchronization signal correction device

81: 극성판단부 82: 지연처리부;81: polarity determination section 82: delay processing section;

83: 양 신호 보정부 84: 음 신호 보정부83: positive signal correction unit 84: negative signal correction unit

85: 출력신호선택부 81-1,81-2: 카운터85: output signal selector 81-1,81-2: counter

81-3: 분석부81-3: Analysis

본 발명은 디지털 신호의 노이즈 제거 장치 및 이를 이용한 동기신호 보정장치에 관한 것으로서, 특히 하이(High) 상태나 로우(Low) 상태로 유지되는 구간에서 글리치(Glitch)나 스파이크(Spike) 등의 요인으로 인해 발생하는 노이즈(Noise)를 제거할 수 있는 장치와, 이를 이용하여 디지털 티브이 등 각종 기기에 사용되는 동기신호를 보정하는 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an apparatus for removing noise of a digital signal and an apparatus for compensating for a synchronous signal using the same, in particular, such as glitches and spikes, in a section maintained in a high state or a low state. The present invention relates to a device capable of removing noise generated by the present invention, and a device for correcting synchronization signals used in various devices such as digital TV.

현재 대부분의 전자기기는 디지털 방식의 신호 처리 과정을 포함하고 있으며, 디지털 신호 처리 과정에는 처리 대상 디지털 신호가 정상적인지의 여부를 확인하거나 해당 디지털 신호에 발생한 오류를 보정하는 등의 전 처리 과정이 필요하다. 예로서, 처리 대상 디지털 신호에는 글리치(Glitch)나 스파이크(Spike)가 발생하여 하이(High) 레벨로 유지되어야 할 디지털 신호가 로우(Low) 레벨로 떨어지거나 로우 레벨로 유지되어야 할 디지털 신호가 하이 레벨로 높아지는 등의 오류가 발생할 수 있다. 이러한 노이즈는 기기의 정상적인 동작을 방해하고 오작동을 일으키는 주요 원인이 될 수 있다.Currently, most electronic devices include digital signal processing, and digital signal processing requires preprocessing such as checking whether a digital signal to be processed is normal or correcting an error in the digital signal. . For example, the digital signal to be processed may have a glitch or a spike and a digital signal to be kept at a high level may drop to a low level or a digital signal to be held at a low level may be high. Errors such as rising to level can occur. Such noise can interfere with the normal operation of the equipment and cause a major malfunction.

구체적인 예로서 디지털 티브이(Digital TV)와 같은 각종 영상처리장치의 동작에 사용되는 동기신호에 대해 살펴보기로 한다.As a specific example, the synchronization signal used for the operation of various image processing apparatuses such as digital TV will be described.

디지털 티브이는 공중파 규격의 NTSC/PAL/SECAM 등의 복합 영상 입력, VESA 규격의 VGA/WVGA/SVGA/XGA/WXGA/SXGA/UXGA 등으로 구성되는 PC 입력, VCR/DVD/캠코더 등의 아날로그 컴포넌트 입력, 디지털 전송기술로 대표되는 HDMI/DVI 입력 등 다양한 종류의 비디오/오디오 데이터를 동시에 입력받을 수 있다.Digital TV is a composite video input such as NTSC / PAL / SECAM in the air wave standard, PC input composed of VGA / WVGA / SVGA / XGA / WXGA / SXGA / UXGA in VESA standard, and analog component input such as VCR / DVD / Camcorder. It can receive various kinds of video / audio data at the same time, such as HDMI / DVI input which is represented by digital transmission technology.

이렇게 다양한 외부 기기의 입력은 디지털 티브이의 복잡도를 증가시켜 전자기적 간섭을 일으키기도 하고, 외부 기기의 연결상태나 연결 길이에 따라서 노이즈가 첨가되기도 하며, 두 개 이상의 외부 장치 입력으로 인해 상호 간섭을 일으키기도 한다. 또한 수신 상태의 불안정으로 인하여 내장 튜너 등의 오작동을 야기하기도 한다. 뿐만 아니라 이러한 외부 기기의 입력 해상도 또한 높아짐에 따라 클록 주파수도 과거에 비해 비약적으로 높아지고 있어서 노이즈가 발생할 가능성이 그 만큼 높아지고 있다.These inputs from various external devices increase the complexity of the digital TV, causing electromagnetic interference, adding noise depending on the connection state or length of the external device, and causing mutual interference from two or more external device inputs. Also In addition, instability of the reception condition may cause malfunction of the built-in tuner. In addition, as the input resolution of such an external device increases, the clock frequency is dramatically increased compared to the past, and the likelihood of noise is increasing.

이와 같은 노이즈 간섭 현상의 대표적인 예로서, 영상처리에 필요한 신호에 글리치나 스파이크가 발생하면 비디오 데이터를 이용하여 영상을 재현할 때 오작동이 발생하게 된다. 특히 비디오 신호 중 수평/수직 동기 신호는 영상을 재현하는 기준이 되는데, 이러한 동기신호들이 순간적으로 불안정하게 되어 규칙적인 화면 동기의 주기를 잃었을 때는 영상 재현 전체를 불가능하게 하거나 불안정하게 하므로 비디오 화소 데이터에 발생하는 노이즈와는 비교가 되지 않을 만큼 디지털 티브이에 미치는 영향이 크다.As a representative example of such a noise interference phenomenon, when glitches or spikes occur in a signal required for image processing, a malfunction occurs when the image is reproduced using video data. In particular, the horizontal / vertical sync signal among video signals serves as a standard for reproducing images. When these sync signals become momentarily unstable and lose the regular screen synchronization cycle, the entire image reproduction is impossible or unstable. The impact on the digital TV is so great that it is incomparable with the noise generated.

즉, 디지털 티브이와 같은 영상처리장치는 외부 비디오 입력의 동기 신호가 변하게 되면 변동된 동기 신호를 측정하여 동작 클록, 스케일러 비율, 프레임 레이트 변환 비율 등에 따라 신속히 대응하게 된다. 그러나, 글리치나 스파이크 등으로 인하여 동기신호가 손상되면 비디오 입력의 변화가 없는데도 불구하고 시스템 전체가 초기화 과정을 거치며 오작동을 하게 될 수 있다.In other words, when the synchronization signal of the external video input changes, the image processing apparatus such as a digital TV measures the changed synchronization signal and quickly responds according to an operation clock, a scaler ratio, a frame rate conversion ratio, and the like. However, if the sync signal is damaged due to glitches or spikes, the whole system may malfunction while undergoing initialization even though there is no change in the video input.

이에 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 디지털 신호에 발생한 노이즈를 간단하게 제거할 수 있는 디지털 신호의 노이즈 제거 장치, 및 이를 이용하여 자동으로 입력 동기신호의 변화를 판단하면서 동기신호의 오류를 보정하는 동기신호 보정장치를 제공하는데 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, and the device for removing noise of the digital signal which can easily remove the noise generated in the digital signal, and using the same to automatically determine the change in the input synchronization signal and synchronize It is an object of the present invention to provide a synchronization signal correction apparatus for correcting a signal error.

상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 디지털 신호의 노이즈 제거 장치의 일 실시예는, 하이(High) 레벨의 디지털 입력신호를 기준 클록을 이용하여 지연시키는 지연처리부; 및 상기 하이 레벨의 디지털 입력신호와 상기 지연처리부에서 지연된 신호를 논리합 연산하여 출력하는 양 신호 보정부를 포함하여 이루어진다.In order to achieve the above object, an embodiment of the apparatus for removing noise of a digital signal according to the present invention includes a delay processor for delaying a high level digital input signal by using a reference clock; And a signal correcting unit configured to perform an OR operation on the high level digital input signal and the delayed signal.

본 발명에 따른 디지털 신호의 노이즈 제거 장치의 또 다른 실시예는, 로우(Low) 레벨의 디지털 입력신호를 기준 클록을 이용하여 지연시키는 지연처리부; 및 상기 로우 레벨의 디지털 입력신호와 상기 지연처리부에서 지연된 신호를 논리곱 연산하여 출력하는 음 신호 보정부를 포함하여 이루어진다.Another embodiment of the apparatus for removing noise of a digital signal according to the present invention includes: a delay processor for delaying a low level digital input signal using a reference clock; And a sound signal corrector configured to perform an AND operation on the low level digital input signal and the delayed signal.

본 발명에 따른 디지털 신호의 노이즈 제거 장치의 또 다른 실시예는, 기준 클록에 따라 디지털 입력신호를 각각 순차적으로 지연시켜 출력하는 복수의 지연신호생성부로 이루어지는 지연처리부; 및 노이즈 감도 신호에 따라, 상기 복수의 지연신호생성부에서 지연된 신호 중 상기 노이즈 감도 신호가 지시하는 지연시간 이하의 지연시간을 갖는 해당 지연신호와 상기 디지털 입력신호를 논리합 연산하여 출력하는 양 신호 보정부를 포함하여 이루어진다.Another embodiment of the apparatus for removing noise of a digital signal according to the present invention comprises: a delay processor comprising a plurality of delay signal generators for sequentially delaying and outputting a digital input signal according to a reference clock; And correcting both signals of the delayed signal generation unit by performing a logical sum operation on the corresponding delayed signal having a delay time less than or equal to the delayed time indicated by the noise sensitivity signal and outputting the digital input signal according to the noise sensitivity signal. It includes wealth.

본 발명에 따른 디지털 신호의 노이즈 제거 장치의 또 다른 실시예는, 기준 클록에 따라 디지털 입력신호를 각각 순차적으로 지연시켜 출력하는 복수의 지연신호생성부로 이루어지는 지연처리부; 및 노이즈 감도 신호에 따라, 상기 복수의 지연신호생성부에서 지연된 신호 중 상기 노이즈 감도 신호가 지시하는 지연시간 이하의 지연시간을 갖는 해당 지연신호와 상기 디지털 입력신호를 논리곱 연산하여 출력하는 음 신호 보정부를 포함하여 이루어진다.Another embodiment of the apparatus for removing noise of a digital signal according to the present invention comprises: a delay processor comprising a plurality of delay signal generators for sequentially delaying and outputting a digital input signal according to a reference clock; And a sound signal for performing an AND operation on the corresponding delay signal having a delay time less than or equal to the delay time indicated by the noise sensitivity signal among the signals delayed by the delay signal generators and the digital input signal according to the noise sensitivity signal. It includes a correction unit.

한편 본 발명에 따른 동기신호 보정장치는, 영상 신호 처리에 사용되는 동기신호의 극성을 판단하는 극성판단부; 상기 동기신호를 기준 클록을 이용하여 지연시키는 지연처리부; 상기 동기신호와 상기 지연처리부에서 지연된 신호를 논리합 연산하는 양 신호 보정부; 상기 동기신호와 상기 지연처리부에서 지연된 신호를 논리곱 연산하는 음 신호 보정부; 및 상기 극성판단부에서의 판단 결과에 따라 상기 양 신호 보정부와 음 신호 보정부에서 처리된 신호를 선택적으로 출력하는 출력신호선택부를 포함하여 이루어진다.On the other hand, the synchronization signal correction apparatus according to the present invention, the polarity determination unit for determining the polarity of the synchronization signal used in the image signal processing; A delay processor to delay the synchronization signal using a reference clock; A two-signal corrector for performing an OR operation on the synchronization signal and the signal delayed by the delay processor; A sound signal corrector for performing an AND operation on the synchronization signal and the signal delayed by the delay processor; And an output signal selector for selectively outputting the signal processed by the positive signal corrector and the sound signal corrector according to the determination result of the polarity determiner.

상기 지연처리부는 상기 동기신호를 상기 기준 클록에 따라 각각 순차적으로 지연시켜 출력하는 복수의 지연신호생성부를 포함하여 구성될 수 있다.The delay processor may include a plurality of delay signal generators which sequentially delay and output the sync signal according to the reference clock.

이 때, 상기 양 신호 보정부는 노이즈 감도 신호에 따라 상기 복수의 지연신호생성부에서 지연된 신호 중 상기 노이즈 감도 신호가 지시하는 지연시간 이하의 지연시간을 갖는 해당 지연신호와 상기 동기신호를 논리합 연산하고, 상기 음 신호 보정부는 상기 복수의 지연신호생성부에서 지연된 신호 중 상기 노이즈 감도 신호가 지시하는 지연시간 이하의 지연시간을 갖는 해당 지연신호와 상기 동기신호를 논리곱 연산하도록 구성될 수 있다.In this case, the both signal correction units perform an OR operation on the synchronization signal and the corresponding delay signal having a delay time less than or equal to the delay time indicated by the noise sensitivity signal among the signals delayed by the plurality of delay signal generators according to the noise sensitivity signal. The sound signal corrector may be configured to perform an AND operation on the corresponding delay signal having a delay time less than or equal to the delay time indicated by the noise sensitivity signal among the delayed signals in the plurality of delay signal generators.

상기 극성판단부는, 양의 동기신호를 카운트하는 카운터; 음의 동기신호를 카운트하는 카운터; 및 상기 동기신호의 극성을 상기 카운터들 중 그 값이 큰 카운터에 대응하는 극성의 신호로 판단하는 분석부를 포함하여 구성될 수 있다.The polarity determination unit includes a counter for counting a positive synchronization signal; A counter for counting negative sync signals; And an analyzer configured to determine the polarity of the synchronization signal as a signal having a polarity corresponding to a counter having a larger value among the counters.

이 때, 상기 분석부는 상기 각 카운터의 값이 모두 일정 값 이상이고, 이러한 상태가 기 설정된 주기 이상 유지될 때만 유효한 극성 판단을 하도록 구성될 수 있다.In this case, the analyzer may be configured to determine the valid polarity only when the values of the counters are all equal to or greater than a predetermined value and the state is maintained for a predetermined period or more.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1을 참조하여 하이(High) 레벨의 디지털 신호에 발생하는 노이즈를 제거하는 노이즈 제거장치(10)의 실시예를 설명하기로 한다.An embodiment of a noise removing device 10 for removing noise generated in a high level digital signal will be described with reference to FIG. 1.

지연처리부(11)는 입력되는 디지털 신호를 기준 클록을 이용하여 지연시키는데 얼만큼 지연시킬 것인지는 입력되는 디지털 신호의 성질이나 고려 대상이 되는 노이즈의 종류와 성질 등에 따라 설정할 수 있다. 그리고, 양 신호 보정부(12)는 입력되는 디지털 신호와 지연처리부(11)에서 지연된 신호를 논리합(OR) 연산하여 출력한다. 이 때, 양 신호 보정부(12)의 출력신호는 노이즈가 제거되어 보정된 디지털 신호이다.The delay processor 11 may set the delay of the input digital signal using a reference clock depending on the nature of the input digital signal, the type and nature of the noise to be considered. Both signal correction units 12 perform an OR operation on the digital signal input and the signal delayed by the delay processing unit 11 and output the result. At this time, the output signal of both signal correction sections 12 is a digital signal corrected by removing noise.

도 2를 참조하자면, 하이 상태로 유지되어야 할 입력신호의 E 위치에서 노이즈가 발생하였고, 이 노이즈가 포함된 입력신호는 지연처리부(11)에서 하나의 기준 클록만큼 지연된다. 그리고, 입력신호와 지연신호에 대하여 양 신호 보정부(12)에서 논리합(OR) 연산이 이루어지면 도시된 바와 같이 노이즈가 제거된다. 이 때, 굵은 점은 기준 클록의 상승 에지(Rising Edge)에서 논리합 연산이 이루어지고 있음을 나타낸다.Referring to FIG. 2, noise is generated at the E position of the input signal to be kept high, and the input signal including the noise is delayed by one reference clock in the delay processor 11. When the OR operation is performed by the signal correcting unit 12 with respect to the input signal and the delay signal, noise is removed as shown. In this case, the thick dots indicate that the OR operation is performed at the rising edge of the reference clock.

도 3을 참조하여 로우(Low) 레벨의 디지털 신호에 발생하는 노이즈를 제거하는 노이즈 제거장치(30)의 실시예를 설명하기로 한다.An embodiment of a noise removing device 30 for removing noise generated in a low level digital signal will be described with reference to FIG. 3.

지연처리부(31)는 입력되는 디지털 신호를 기준 클록을 이용하여 지연시키는데 얼만큼 지연시킬 것인지는 입력되는 디지털 신호의 성질이나 고려 대상이 되는 노이즈의 종류와 성질 등에 따라 설정할 수 있다. 그리고, 음 신호 보정부(32)는 입력되는 디지털 신호와 지연처리부(31)에서 지연된 신호를 논리곱(AND) 연산하여 출력한다. 이 때, 음 신호 보정부(32)의 출력신호는 노이즈가 제거되어 보정된 디지털 신호이다.The delay processor 31 may set the delay of the input digital signal by using a reference clock depending on the characteristics of the input digital signal, the type and nature of the noise to be considered. The sound signal correcting unit 32 performs an AND operation on the digital signal input and the signal delayed by the delay processing unit 31 and outputs the result. At this time, the output signal of the sound signal correcting unit 32 is a digital signal corrected by removing noise.

도 4를 참조하자면, 로우 상태로 유지되어야 할 입력신호의 E 위치에서 노이즈가 발생하였고, 이 노이즈가 포함된 입력신호는 지연처리부(31)에서 하나의 기준 클록만큼 지연된다. 그리고, 입력신호와 지연신호에 대하여 음 신호 보정부(32)에서 논리곱(AND) 연산이 이루어지면 도시된 바와 같이 노이즈가 제거된다. 이 때, 굵은 점은 기준 클록의 상승 에지(Rising Edge)에서 논리곱 연산이 이루어지고 있음을 나타낸다.Referring to FIG. 4, noise is generated at the E position of the input signal to be kept low, and the input signal including the noise is delayed by one reference clock in the delay processor 31. In addition, when an AND operation is performed by the sound signal correcting unit 32 with respect to the input signal and the delay signal, noise is removed as shown. In this case, the thick dots indicate that the AND operation is being performed at the rising edge of the reference clock.

한편, 노이즈는 다양한 모습으로 나타날 수 있으므로 노이즈의 크기에 따라 유연하게 대처할 수 있도록 구성할 수도 있다.On the other hand, since noise may appear in various forms, it may be configured to flexibly cope with the size of the noise.

도 5를 참조하여 노이즈 제거장치(50)의 또 다른 실시예를 설명하자면, 지연처리부(51)는 기준 클록에 따라 디지털 입력신호를 각각 순차적으로 지연시켜 출력하는 복수의 지연신호생성부로 이루어질 수 있다. 즉, 지연신호생성부 #1은 입력신호를 기준 클록을 이용하여 지연시키고, 지연신호생성부 #2는 지연신호생성부 #1의 출력신호를 기준 클록을 이용하여 지연시킨다. 이와 같이 지연신호생성부 #n은 지연신호생성부 #(n-1)의 출력신호를 기준 클록을 이용하여 지연시킨다.5, a delay processor 51 may include a plurality of delay signal generators sequentially delaying and outputting digital input signals according to a reference clock. . That is, the delay signal generator # 1 delays the input signal using the reference clock, and the delay signal generator # 2 delays the output signal of the delay signal generator # 1 using the reference clock. As described above, the delay signal generator #n delays the output signal of the delay signal generator # (n-1) using the reference clock.

신호 보정부(52)는 외부에서 입력되는 노이즈 감도 신호에 따라 동작하는데, 각각의 지연신호생성부에서 지연된 신호 중 노이즈 감도 신호가 지시하는 지연시간 이하의 지연시간을 갖는 해당 지연신호와 디지털 입력신호에 대한 논리 연산을 수행하여 출력한다. 이 때, 신호 보정부(52)가 양 신호 보정을 하도록 구성된다면 논리합의 연산을 수행하게 되고, 음 신호 보정을 하도록 구성된다면 논리곱 연산을 수행하게 된다.The signal correction unit 52 operates according to the noise sensitivity signal input from the outside, and the corresponding delay signal and the digital input signal having a delay time less than or equal to the delay time indicated by the noise sensitivity signal among the delayed signal generators. Perform a logical operation on the output. In this case, if the signal correcting unit 52 is configured to correct the positive signal, the logical sum operation is performed. If the signal corrector 52 is configured to correct the negative signal, the logical product operation is performed.

구체적인 예로서 노이즈 감도 신호가 2회 지연을 표시한다고 가정하면, 신호 보정부(52)는 지연신호1과 지연신호2, 그리고 디지털 입력신호에 대하여 논리합 연산 또는 논리곱 연산을 수행한다.As a specific example, assuming that the noise sensitivity signal represents two delays, the signal correction unit 52 performs an OR operation or an OR operation on the delay signal 1, the delay signal 2, and the digital input signal.

도 6을 참조하여, 신호 보정부(52)가 음 신호 보정을 하도록 구성되고 노이즈 감도 신호가 2회 지연을 표시하는 경우를 설명하기로 한다. 즉, 노이즈가 2 기준 클록 이내에서 발생하는 상황을 상정한 예이다.Referring to FIG. 6, a case in which the signal correction unit 52 is configured to perform sound signal correction and the noise sensitivity signal displays two delays will be described. In other words, it is an example that assumes a situation where noise occurs within two reference clocks.

원래 디지털 입력신호의 E 위치에서 노이즈가 발생하였고, 지연신호생성부 #1에서 지연된 지연신호1과 지연신호생성부 #2에서 지연된 지연신호2 및 입력신호에 대하여 논리곱 연산을 수행하면, 도시한 바와 같이 음의 구간에 발생한 노이즈가 제거된 보정신호를 만들 수 있다. 이 때, 굵은 점은 기준 클록의 상승 에지(Rising Edge)에서 논리곱 연산이 이루어지고 있음을 나타낸다.When noise is generated at the E position of the original digital input signal and the delayed signal generator # 1 delays the delayed signal 1 and the delayed signal 2 delayed by the delayed signal generator # 2 and the input signal is shown, As described above, a correction signal in which noise generated in a negative section is removed may be generated. In this case, the thick dots indicate that the AND operation is being performed at the rising edge of the reference clock.

이제 본 발명에 따른 동기신호 보정장치에 관하여 상세히 설명하기로 한다.Now, the synchronization signal correction apparatus according to the present invention will be described in detail.

도 7은 디지털 티브이 등의 영상신호 처리장치에 있어서 외부 입력 영상 데이터를 처리하기 위한 동기신호의 예를 나타낸 것이다.7 shows an example of a synchronization signal for processing external input image data in a video signal processing apparatus such as a digital TV.

도 7a에 도시한 바와 같이 수평 동기신호는 수평 프런트 포치(Horizontal Front Porch), 수평 싱크(Horizontal Sync), 수평 백 포치(Horizontal Back Porch), 그리고 실제 비디오 영역(Horizontal Active Video)으로 이루어진다. 도 7b에 도시한 바와 같이 수직 동기신호도 수직 프런트 포치(Vertical Front Porch), 수직 싱크(Vertical Sync), 수직 백 포치(Vertical Back Porch), 그리고 실제 비디오 영역(Vertical Active Video)으로 이루어진다.As shown in FIG. 7A, the horizontal synchronization signal includes a horizontal front porch, a horizontal sync, a horizontal back porch, and a horizontal active video. As shown in FIG. 7B, the vertical synchronization signal also includes a vertical front porch, a vertical sync, a vertical back porch, and a vertical active video.

각각의 수평/수직 동기신호는 디지털 티브이 등 영상처리장치에서 재현할 영역의 수평/수직 방향의 길이와 주기를 나타내는 기준으로서 이 두 개의 기준 신호를 보고 시스템의 영상 재현 프로세스가 이루어지므로 외부 입력신호 중 클록과 함께 높은 안정성이 요구된다.Each horizontal / vertical sync signal is a standard that indicates the length and period of the horizontal / vertical direction of an area to be reproduced by an image processing apparatus such as a digital TV. High stability is required with the clock.

도 8을 참조하자면, 본 발명에 따른 동기신호 보정장치(80)는 극성판단부(81), 지연처리부(82), 양 신호 보정부(83), 음 신호 보정부(84), 출력신호선택부(85)를 포함하여 이루어질 수 있다.Referring to FIG. 8, the synchronization signal correction device 80 according to the present invention includes a polarity determination unit 81, a delay processing unit 82, a positive signal correction unit 83, a sound signal correction unit 84, and an output signal selection. It may comprise a portion (85).

극성판단부는 동기신호의 극성을 판단하고, 판단된 극성신호를 출력신호선택부(85)로 전달하여 현재 입력되는 동기신호의 극성에 맞도록 보정된 신호를 출력할 수 있도록 한다.The polarity determination unit determines the polarity of the synchronization signal and transmits the determined polarity signal to the output signal selector 85 so as to output a signal corrected to match the polarity of the synchronization signal currently input.

지연처리부(82)는 입력되는 동기신호를 기준 클록을 이용하여 지연시키는데 얼만큼 지연시킬 것인지는 입력되는 디지털 신호의 성질이나 고려 대상이 되는 노이즈의 종류와 성질 등에 따라 설정할 수 있다.The delay processor 82 may set the delay of the input synchronization signal by using the reference clock, depending on the nature of the input digital signal, the type and nature of the noise to be considered.

그리고, 양 신호 보정부(83)는 입력되는 동기신호와 지연처리부(82)에서 지연된 신호를 논리합(OR) 연산하여 출력하고, 음 신호 보정부(84)는 입력되는 동기신호와 지연처리부(82)에서 지연된 신호를 논리곱(AND) 연산하여 출력한다.The positive signal correcting unit 83 performs an OR operation on the input synchronization signal and the signal delayed by the delay processing unit 82, and outputs the negative signal correction unit 84. The AND is calculated by AND and output the delayed signal.

출력신호선택부(85)는 극성판단부(81)에서의 판단 결과에 따라 양 신호 보정부(83)와 음 신호 보정부(84)에서 처리된 신호를 선택적으로 출력한다. 즉, 동기신호가 양의 동기신호인지 또는 음의 동기신호인지의 여부에 관계없이 항상 노이즈가 제거된 상태의 보정된 동기신호를 출력할 수 있게 된다.The output signal selector 85 selectively outputs the signals processed by the positive signal correcting unit 83 and the sound signal correcting unit 84 according to the determination result of the polarity determining unit 81. That is, regardless of whether the synchronization signal is a positive synchronization signal or a negative synchronization signal, it is possible to always output the corrected synchronization signal in which the noise is removed.

이 때, 양 신호 보정부(83)에서는 도 2를 통해 설명한 바와 같이 하이 상태로 유지되어야 할 동기신호에 발생한 노이즈를 제거하게 되고, 음 신호 보정부(84)에서는 도 4를 통해 설명한 바와 같이 로우 상태로 유지되어야 할 동기신호에 발생한 노이즈를 제거하게 된다.At this time, the positive signal correction unit 83 removes noise generated in the synchronization signal to be kept high as described with reference to FIG. 2, and the sound signal correction unit 84 is low as described with reference to FIG. 4. The noise generated in the synchronization signal to be maintained is removed.

한편, 지연처리부(82)는 위에서 설명한 바와 같이 기준 클록에 따라 디지털 입력신호를 각각 순차적으로 지연시켜 출력하는 복수의 지연신호생성부로 이루어질 수 있다. 즉, 지연신호생성부 #1은 입력신호를 기준 클록을 이용하여 지연시키고, 지연신호생성부 #2는 지연신호생성부 #1의 출력신호를 기준 클록을 이용하여 지연시킨다. 이와 같이 지연신호생성부 #n은 지연신호생성부 #(n-1)의 출력신호를 기준 클록을 이용하여 지연시킨다.As described above, the delay processor 82 may include a plurality of delay signal generators which sequentially delay and output the digital input signals according to the reference clock. That is, the delay signal generator # 1 delays the input signal using the reference clock, and the delay signal generator # 2 delays the output signal of the delay signal generator # 1 using the reference clock. As described above, the delay signal generator #n delays the output signal of the delay signal generator # (n-1) using the reference clock.

이 때, 양 신호 보정부(83)와 음 신호 보정부(84)는 외부에서 입력되는 노이즈 감도 신호에 따라 동작하는데, 양 신호 보정부(83)는 각각의 지연신호생성부에서 지연된 신호 중 노이즈 감도 신호가 지시하는 지연시간 이하의 지연시간을 갖는 해당 지연신호와 동기신호를 논리합 연산하고, 음 신호 보정부(84)는 각각의 지연신호생성부에서 지연된 신호 중 노이즈 감도 신호가 지시하는 지연시간 이하의 지연시간을 갖는 해당 지연신호와 동기신호를 논리곱 연산한다.At this time, the positive signal correcting unit 83 and the negative signal correcting unit 84 operate according to the noise sensitivity signal input from the outside, and the positive signal correcting unit 83 is the noise of the delayed signal in each delay signal generating unit. Logic sum operation of a corresponding delay signal having a delay time less than or equal to the delay time indicated by the sensitivity signal and a synchronization signal, and the sound signal correcting unit 84 indicates the delay time indicated by the noise sensitivity signal among the delayed signals at each delay signal generation unit. The AND signal with the following delay time is ANDed.

구체적인 예로서 노이즈 감도 신호가 2회 지연을 표시한다고 가정하면, 양 신호 보정부(83)는 지연신호1과 지연신호2 및 동기신호에 대하여 논리합 연산을 수행하고, 음 신호 보정부(84)는 지연신호1과 지연신호2 및 동기신호에 대하여 논리곱 연산을 수행한다.As a specific example, assuming that the noise sensitivity signal represents two delays, the positive signal correction unit 83 performs an OR operation on the delay signal 1, the delay signal 2, and the synchronization signal, and the sound signal correction unit 84 The AND operation is performed on the delay signal 1, the delay signal 2, and the synchronization signal.

현재 동기신호의 극성이 음(Negative)이라고 가정하면, 도 6에 도시한 예와 같이 지연신호1과 지연신호2 및 동기신호에 대하여 논리곱 연산을 수행하는 음 신호 보정부(84)의 출력을 선택하여 노이즈가 제거된 보정신호를 만들 수 있다.Assuming that the polarity of the current synchronization signal is negative, the output of the sound signal correction unit 84 that performs an AND operation on the delay signal 1, the delay signal 2, and the synchronization signal as shown in FIG. Select to create a correction signal with noise removed.

한편, 지연처리부(82)를 여러 개의 지연신호생성부로 구성하는 실시예에서 지연신호처리부의 개수는 3개 정도로 제한할 수도 있다. 이것은 일반적으로 디지털 티브이 등의 영상처리장치에서는 3개의 기준 클록 이상의 노이즈는 실제 발생빈도가 극히 적으며, 그 정도의 노이즈면 이미 영상 데이터 정보 또한 많은 손상을 받았음이 분명하므로 외부 입력 자체를 노이즈 시그널이나 노 시그널(No Signal) 입력 상태로 판단할 수 있기 때문이다. 그러나, 지연신호처리부의 개수는 필요에 따라 다양하게 구성할 수 있는 것임은 물론이다.On the other hand, in the embodiment in which the delay processing unit 82 is composed of several delay signal generation units, the number of delay signal processing units may be limited to about three. In general, in image processing apparatuses such as digital TVs, the noise of more than three reference clocks is extremely rare, and if the noise is enough, the image data information is already damaged. This is because it can be judged as a no signal input state. However, of course, the number of delay signal processing units can be configured in various ways as necessary.

도 9를 참조하여 극성판단부(81)를 구성하는 일 실시예를 설명하자면, 극성판단부(81)는 양의 동기신호를 카운트하는 카운터(81-1), 음의 동기신호를 카운트하는 카운터(81-2), 분석부(81-3)를 포함하여 이루어질 수 있다. 여기서, 각 카운터(81-1,81-2)는 모두 동기신호의 하강(Falling) 시점에 0으로 리셋(Reset)된 후 카운트를 시작할 수 있다.Referring to FIG. 9, an example of configuring the polarity determination unit 81 will be described. The polarity determination unit 81 includes a counter 81-1 for counting positive sync signals and a counter for counting negative sync signals. (81-2), the analysis unit (81-3) can be made. Here, each of the counters 81-1 and 81-2 may reset the count to 0 at the falling time of the synchronization signal and then start counting.

분석부(81-3)는 각 카운터(81-1,81-2)가 카운트한 값을 비교하여 그 값이 큰 카운터에 대응하는 극성의 신호로 판단한다. 예로서, 매 동기신호의 하강 시점에 각 카운터(81-1,81-2)의 값을 비교하여 양의 동기신호를 카운트하는 카운터(81-1)의 값이 크면 음의 동기(Negative Sync)로 판단하고, 음의 동기신호를 카운트하는카운터(81-2)의 값이 크면 양의 동기(Positive Sync)로 판단한다.The analyzer 81-3 compares the values counted by the counters 81-1 and 81-2, and judges the signal as a polarity signal corresponding to a counter having a large value. For example, if the value of the counter 81-1 that counts the positive sync signal by comparing the values of the respective counters 81-1 and 81-2 at the time when each sync signal falls, negative sync is negative. If the value of the counter 81-2 that counts the negative sync signal is large, it is determined as positive sync.

또한, 분석부(81-3)는 각 카운터(81-1,81-2)의 값이 모두 일정 값 이상이고, 이러한 상태가 기 설정된 주기 이상 유지될 때만 유효한 극성 판단을 하도록 구성할 수 있다. 즉, 각 카운터(81-1,81-2)에서 카운트한 수가 모두 최소 오류 개수 이상이 되어야 유효한 상태로 판단하는 것이다. 영상신호처리에 사용되는 동기신호에 글리치 등이 발생해도 기준 클록 1~3개 이내의 범위에서 발생하는 것이 일반적이므로 하강 시점의 교란이 발생해도 하나의 카운터는 그 값이 1~3 이하일 것이다. 그러므로, 최소 오류 개수는 1~3 중 어느 하나로 설정할 수 있다.In addition, the analyzer 81-3 may be configured to make a valid polarity determination only when the values of each of the counters 81-1 and 81-2 are equal to or greater than a predetermined value and the state is maintained for a predetermined period or more. That is, it is determined that the valid state only when the number counted by the counters 81-1 and 81-2 is equal to or greater than the minimum error number. Even if a glitch or the like occurs in the synchronization signal used for the image signal processing, it is generally generated within a range of 1 to 3 reference clocks. Thus, one counter may have a value of 1 to 3 or less even if a disturbance occurs at the falling time. Therefore, the minimum number of errors can be set to any one of 1-3.

그리고, 분석부(81-3)는 이러한 유효 상태가 기 설정된 일정 주기 이상 유지될 때 최종적으로 동기신호의 극성을 판단하도록 구성할 수 있으며, 일정 주기는 예상되는 동기신호의 형태에 따라 사용자가 설정할 수 있도록 구성할 수 있다.And, the analysis unit 81-3 may be configured to finally determine the polarity of the synchronization signal when the valid state is maintained for a predetermined period or more, the predetermined period is set by the user according to the type of the expected synchronization signal It can be configured to be.

위에서 설명한 각 실시예의 동기신호 보정장치는 디지털 티브이와 같은 영상처리장치의 비디오 입력 부분에 사용될 수 있으며, 디지털 티브이 시스템 온 칩(System On Chip)의 부분 로직으로 구성될 수도 있다.The sync signal correcting apparatus of each embodiment described above may be used for a video input portion of an image processing apparatus such as a digital TV, or may be configured as partial logic of a digital TV system on chip.

이상에서 설명한 바와 같이, 복잡한 필터 로직을 첨가하지 않고도 효과적으로 디지털 입력 신호에 발생한 노이즈(Noise)를 제거할 수 있다.As described above, noise generated in the digital input signal can be effectively removed without adding complicated filter logic.

특히, 디지털 티브이 등 각종 영상처리장치에 입력되는 비디오 데이터의 수직/수평 동기신호가 불안정하게 인가되었을 때 이를 손쉽게 자동 보정할 수 있으므로, 영상처리장치가 보다 빠르고 안정적으로 영상을 처리할 수 있도록 한다.In particular, when vertical / horizontal synchronization signals of video data input to various image processing apparatuses such as digital TVs are unstable, they can be automatically corrected easily, thereby allowing the image processing apparatus to process images more quickly and stably.

또한, 영상처리장치의 외부 입력을 담당하는 프로세서 칩(Chip)에 구현하면 비교적 적은 비용과 부하로 노이즈에 대한 내구성을 증가시킬 수 있으며, 전제 시스템의 오동작을 방지할 수 있게 된다.In addition, when implemented in the processor chip (Chip) that is responsible for the external input of the image processing apparatus can increase the durability to noise at a relatively low cost and load, it is possible to prevent the malfunction of the entire system.

Claims (9)

삭제delete 삭제delete 기준 클록에 따라 디지털 입력신호를 각각 순차적으로 지연시켜 출력하는 복수의 지연신호생성부로 이루어지는 지연처리부; 및A delay processor comprising a plurality of delay signal generators for sequentially delaying and outputting digital input signals in accordance with a reference clock; And 노이즈 감도 신호에 따라, 상기 복수의 지연신호생성부에서 지연된 신호 중 상기 노이즈 감도 신호가 지시하는 지연시간 이하의 지연시간을 갖는 해당 지연신호와 상기 디지털 입력신호를 논리합 연산하여 출력하는 양 신호 보정부를 포함하여 이루어지는 디지털 신호의 노이즈 제거 장치.According to the noise sensitivity signal, both signal correction units for performing a logical sum operation on the corresponding delay signal having a delay time less than or equal to the delay time indicated by the noise sensitivity signal and the digital input signal among the delayed signals generated by the plurality of delay signal generators. Noise canceling device for digital signal comprising. 기준 클록에 따라 디지털 입력신호를 각각 순차적으로 지연시켜 출력하는 복수의 지연신호생성부로 이루어지는 지연처리부; 및A delay processor comprising a plurality of delay signal generators for sequentially delaying and outputting digital input signals in accordance with a reference clock; And 노이즈 감도 신호에 따라, 상기 복수의 지연신호생성부에서 지연된 신호 중 상기 노이즈 감도 신호가 지시하는 지연시간 이하의 지연시간을 갖는 해당 지연신호와 상기 디지털 입력신호를 논리곱 연산하여 출력하는 음 신호 보정부를 포함하여 이루어지는 디지털 신호의 노이즈 제거 장치.According to the noise sensitivity signal, among the signals delayed by the plurality of delay signal generators, the sound signal correction outputting a logical product of the corresponding delay signal having a delay time less than or equal to the delay time indicated by the noise sensitivity signal and the digital input signal are output. Noise canceling device for a digital signal comprising a. 영상 신호 처리에 사용되는 동기신호의 극성을 판단하는 극성판단부;A polarity judging unit for determining the polarity of the synchronization signal used for the image signal processing; 상기 동기신호를 기준 클록을 이용하여 지연시키는 지연처리부;A delay processor to delay the synchronization signal using a reference clock; 상기 동기신호와 상기 지연처리부에서 지연된 신호를 논리합 연산하는 양 신호 보정부;A two-signal corrector for performing an OR operation on the synchronization signal and the signal delayed by the delay processor; 상기 동기신호와 상기 지연처리부에서 지연된 신호를 논리곱 연산하는 음 신호 보정부; 및A sound signal corrector for performing an AND operation on the synchronization signal and the signal delayed by the delay processor; And 상기 극성판단부에서의 판단 결과에 따라 상기 양 신호 보정부와 음 신호 보정부에서 처리된 신호를 선택적으로 출력하는 출력신호선택부를 포함하여 이루어지는 동기신호 보정장치.And an output signal selector for selectively outputting the signal processed by the positive signal corrector and the sound signal corrector according to the determination result of the polarity determination unit. 제 5 항에 있어서,6. The method of claim 5, 상기 지연처리부는 상기 동기신호를 상기 기준 클록에 따라 각각 순차적으로 지연시켜 출력하는 복수의 지연신호생성부를 포함하여 구성되는 것을 특징으로 하는 동기신호 보정장치.And the delay processor comprises a plurality of delay signal generators which sequentially delay and output the sync signal according to the reference clock. 제 6 항에 있어서,The method of claim 6, 상기 양 신호 보정부는 노이즈 감도 신호에 따라 상기 복수의 지연신호생성부에서 지연된 신호 중 상기 노이즈 감도 신호가 지시하는 지연시간 이하의 지연시간을 갖는 해당 지연신호와 상기 동기신호를 논리합 연산하고,The both signal correction units perform an OR operation on the synchronization signal and the corresponding delay signal having a delay time less than or equal to the delay time indicated by the noise sensitivity signal among the signals delayed by the delay signal generators according to the noise sensitivity signal, 상기 음 신호 보정부는 상기 복수의 지연신호생성부에서 지연된 신호 중 상기 노이즈 감도 신호가 지시하는 지연시간 이하의 지연시간을 갖는 해당 지연신호와 상기 동기신호를 논리곱 연산하도록 구성되는 것을 특징으로 하는 동기신호 보정장치.And the sound signal corrector is configured to perform an AND operation on the corresponding delay signal having a delay time less than or equal to the delay time indicated by the noise sensitivity signal among the signals delayed by the plurality of delay signal generators. Signal compensator. 제 5 항 내지 제 7 항 중 어느 하나의 항에 있어서,The method according to any one of claims 5 to 7, 상기 극성판단부는 양의 동기신호를 카운트하는 카운터;The polarity determination unit includes a counter for counting a positive synchronization signal; 음의 동기신호를 카운트하는 카운터; 및A counter for counting negative sync signals; And 상기 동기신호의 극성을 상기 카운터들 중 그 값이 큰 카운터에 대응하는 극성의 신호로 판단하는 분석부를 포함하여 구성되는 것을 특징으로 하는 동기신호 보정장치.And an analyzer configured to determine the polarity of the synchronization signal as a signal having a polarity corresponding to a counter having a larger value among the counters. 제 8 항에 있어서,9. The method of claim 8, 상기 분석부는 상기 각 카운터의 값이 모두 일정 값 이상이고, 이러한 상태가 기 설정된 주기 이상 유지될 때만 유효한 극성 판단을 하도록 구성되는 것을 특징으로 하는 동기신호 보정장치.And the analyzing unit is configured to make a valid polarity determination only when the values of the counters are all equal to or greater than a predetermined value and this state is maintained for a predetermined period or more.
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