JP3058103B2 - Video mute signal generation circuit - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】この発明は、パーソナルコン
ピュータやエンジニアリングワークステーション等のＶ
ＧＡ、ＸＧＡ等と称される映像信号を、液晶やブラウン
管等の表示装置に表示する際に、垂直帰線期間に不要な
信号が表示されないようにするためのミュート信号を発
生する場合等に用いて好適な映像ミュート信号発生回路
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a personal computer and an engineering workstation.
Used to generate a mute signal for preventing unnecessary signals from being displayed during a vertical blanking period when displaying a video signal called GA, XGA, or the like on a display device such as a liquid crystal display or a cathode ray tube. And a video mute signal generation circuit that is suitable.

【０００２】[0002]

【従来の技術】従来の映像信号処理では、垂直帰線期間
に不要信号が表示されないようにするために、一般に垂
直同期信号を利用して映像信号にミュート処理を施して
いる。これにより例えば表示画面上の上部や下部を黒色
表示としたりして、不要信号の表示を避けて使用者へ与
える違和感を回避するようにしている。2. Description of the Related Art In conventional video signal processing, in order to prevent unnecessary signals from being displayed during a vertical blanking period, a video signal is generally subjected to mute processing using a vertical synchronization signal. In this way, for example, the upper and lower portions of the display screen are displayed in black, so that unnecessary signals are not displayed and a sense of discomfort given to the user is avoided.

【０００３】このようなミュート処理は、パーソナルコ
ンピュータやエンジニアリングワークステーション等の
ＶＧＡ、ＸＧＡ等と称される映像信号は通常のテレビジ
ョン信号のように統一規格化されておらず、例えば表示
ドット数が６４０×４８０、８００×６００、１０２４
×７６８、１２８０×１０２４等のように種々の方式が
存在しており、水平走査線数や水平及び垂直の同期周波
数、表示画像の縦横比等も各方式間で異なるために必要
となっている。In such a mute process, a video signal called VGA, XGA or the like of a personal computer or an engineering workstation is not standardized like a normal television signal. 640 × 480, 800 × 600, 1024
There are various schemes such as x768, 1280x1024, etc., and the number of horizontal scanning lines, the horizontal and vertical synchronization frequencies, the aspect ratio of the displayed image, and the like are also different between the schemes, which are necessary. .

【０００４】また、映像ミュート信号の発生方法として
は種々の方法が提案されており、例えば、特開昭６３−
９３８４号公報、特開昭６３−９３８３号公報、特開昭
６２−２００８８１号公報に開示される技術があるが、
いずれも画像蓄積媒体の未記録時や記録媒体の回転数不
安定期間に映像ミュートを行うというものであり、垂直
同期信号が伝送路上で遅延した場合に垂直帰線期間の映
像ミュート処理を良好に行う提案はなされていない。Various methods have been proposed for generating a video mute signal.
No. 9384, JP-A-63-9383, and JP-A-62-200881,
In both cases, video muting is performed when the image storage medium is not recorded or during the period when the rotation speed of the recording medium is unstable.If the vertical synchronization signal is delayed on the transmission path, the video muting process during the vertical blanking period is improved. No suggestions have been made.

【０００５】次に従来の垂直帰線期間の映像ミュート信
号発生回路の一例を図面を用いて説明する。図４は従来
の垂直帰線期間の映像ミュート信号発生回路の回路構成
図、図５は上記映像ミュート信号発生回路の動作タイミ
ング図である。Next, an example of a conventional video mute signal generation circuit during a vertical blanking period will be described with reference to the drawings. FIG. 4 is a circuit configuration diagram of a conventional video mute signal generation circuit during a vertical blanking period, and FIG. 5 is an operation timing diagram of the video mute signal generation circuit.

【０００６】図４において、ＶＤ信号９と表示している
のが垂直同期信号、ＨＤ信号１０と表示しているのが水
平同期信号（以下、同様）である。ＶＤ信号９は判別回
路２１により電圧レベルの高低を判定することにより信
号の有無を認識し、判別後ＶＤ信号２４として出力す
る。In FIG. 4, VD signal 9 is a vertical synchronizing signal, and HD signal 10 is a horizontal synchronizing signal (hereinafter the same). The VD signal 9 is recognized as the presence or absence of the signal by determining the level of the voltage level by the determination circuit 21, and is output as the VD signal 24 after the determination.

【０００７】この判別後ＶＤ信号２４は、遅延回路２２
とＨＤ信号１０とによって１水平同期期間または１水平
同期期間以上に遅延させ、遅延ＶＤ信号２５として次段
のＯＲ回路２３へ出力する。ＯＲ回路２３は判別後ＶＤ
信号２４と遅延ＶＤ信号２５とのＯＲをとり、映像ミュ
ート信号２６として出力する。このように構成する理由
は、映像ミュート信号２６が判別後ＶＤ信号２４の終了
後もしばらく継続するようにして映像ミュート動作に余
裕を持たせ、不要信号の表示を充分に抑圧するためであ
る。After the determination, the VD signal 24 is supplied to the delay circuit 22
And the HD signal 10 to delay the signal by one horizontal synchronization period or one horizontal synchronization period or more, and output the delayed VD signal 25 to the OR circuit 23 in the next stage. The OR circuit 23 determines VD
The signal 24 is ORed with the delayed VD signal 25 and output as a video mute signal 26. The reason for this configuration is to allow the video mute signal 26 to continue for a while after the end of the VD signal 24 after the determination, so that the video mute operation has a margin and the display of unnecessary signals is sufficiently suppressed.

【０００８】次に上記のように構成された映像ミュート
信号発生回路の動作タイミングを図５を用いて説明す
る。図５において、（ａ）はＨＤ信号１０、（ｂ）はＶ
Ｄ信号９であり、このＶＤ信号９は図示のように、判別
回路２１により電圧レベルの高低を判定するしきい値Ｖ
ｔｈで判別して（ｃ）の判別後ＶＤ信号２４を生成す
る。Next, the operation timing of the video mute signal generating circuit configured as described above will be described with reference to FIG. In FIG. 5, (a) shows the HD signal 10 and (b) shows the V signal.
The VD signal 9 is a threshold voltage V for judging the level of the voltage level by the discrimination circuit 21 as shown in FIG.
The VD signal 24 is generated after the determination of (c) by the determination of th.

【０００９】この図５では遅延回路２２の遅延時間量が
１水平同期期間の場合を例示しているが、遅延回路２２
とＨＤ信号１０とにより遅延ＶＤ信号２５を（ｄ）のご
とく生成する。次に、ＯＲ回路２３によって、判別後Ｖ
Ｄ信号２４と遅延ＶＤ信号２５とのＯＲがとられ、図５
（ｅ）に示すように映像ミュート信号２６を得ている。FIG. 5 illustrates a case where the delay time of the delay circuit 22 is one horizontal synchronization period.
And the HD signal 10 to generate a delayed VD signal 25 as shown in FIG. Next, after the determination, the V
The OR of the D signal 24 and the delayed VD signal 25 is obtained, and FIG.
As shown in (e), a video mute signal 26 is obtained.

【００１０】このように従来の方法では、ＶＤ信号９と
ＨＤ信号１０とから生成した映像ミュート信号２６は、
図５に示すようにＶＤ信号９の終了後もｔｄ２の期間は
継続するようにして、映像ミュート動作に余裕を持た
せ、不要信号の表示を充分に抑圧するように構成してい
る。As described above, in the conventional method, the video mute signal 26 generated from the VD signal 9 and the HD signal 10
As shown in FIG. 5, the period of td2 is continued even after the end of the VD signal 9, so that the video mute operation has a margin and the display of unnecessary signals is sufficiently suppressed.

【００１１】[0011]

【発明が解決しようとする課題】しかしながら、上述し
た従来の垂直帰線期間の映像ミュート信号発生回路で
は、垂直同期信号の終了時に映像ミュート動作に余裕を
持たせ不要信号の表示を充分に抑圧するように構成して
いるが、以下に述べる問題点があった。However, in the above-described conventional video mute signal generation circuit for the vertical blanking period, a margin is provided for the video mute operation at the end of the vertical synchronizing signal, and the display of unnecessary signals is sufficiently suppressed. However, there are the following problems.

【００１２】その問題点とは、一般に液晶やブラウン管
等の映像表示装置とパーソナルコンピュータやエンジニ
アリングワークステーション等のＶＧＡ、ＸＧＡ等の映
像信号源は接続ケーブル等に代表される伝送路によって
接続されるが、この伝送路上での信号の時間遅延劣化に
対して、良好な映像ミュート特性が得られないというこ
とである。The problem is that a video display device such as a liquid crystal or a cathode ray tube is generally connected to a video signal source such as a VGA or an XGA such as a personal computer or an engineering workstation by a transmission path represented by a connection cable. In other words, a good image mute characteristic cannot be obtained with respect to the time delay deterioration of the signal on the transmission path.

【００１３】ＶＧＡ、ＸＧＡ等の映像信号源は、一般に
映像情報であるＲＧＢ信号と水平同期信号、垂直同期信
号で構成され、ＲＧＢ信号は比較的ランダムな信号、水
平同期信号は約１５ＫＨｚから４０ＫＨｚ程度の比較的
くり返し周期が短い信号であるが、垂直同期信号はくり
返し周期が約６０Ｈｚから１５０Ｈｚ程度と長く、しか
も垂直帰線期間のみに現れる休み期間の長いパルス信号
であるため、伝送路上での時間遅延劣化の影響を最も大
きく受ける。Video signal sources such as VGA and XGA are generally composed of RGB signals, which are video information, a horizontal synchronizing signal and a vertical synchronizing signal. The RGB signal is a relatively random signal, and the horizontal synchronizing signal is about 15 to 40 KHz. However, the vertical synchronization signal is a pulse signal having a long repetition period of about 60 Hz to about 150 Hz and a long rest period appearing only in the vertical retrace period. Most affected by delay degradation.

【００１４】伝送路上での時間遅延劣化は、例えば接続
ケーブル等の接続距離が長くなった場合等に、浮遊容量
や信号線の抵抗値および誘導成分の影響が増加していき
時間遅延劣化も増加する。次に、この劣化に対して従来
では良好な映像ミュート特性が得られないということを
図５を用いて説明する。[0014] The time delay deterioration on the transmission line is caused by the effect of the stray capacitance, the resistance value of the signal line, and the inductive component, for example, when the connection distance of the connection cable or the like becomes long, and the time delay deterioration also increases. I do. Next, the fact that good video mute characteristics cannot be obtained conventionally with respect to this deterioration will be described with reference to FIG.

【００１５】伝送路上での時間遅延劣化を受けたＶＤ信
号９は図５（ｂ）に示すように立上がりと立ち下がりが
なまったパルス波形となり、この信号を判別回路２１に
より電圧レベルの高低を判定するしきい値Ｖｔｈで判別
して（ｃ）の判別後ＶＤ信号２４を生成する。The VD signal 9 which has undergone the time delay deterioration on the transmission path has a pulse waveform with rising and falling edges as shown in FIG. 5 (b). The VD signal 24 is generated after the discrimination at the threshold value Vth.

【００１６】この判別結果である判別後ＶＤ信号２４は
図５（ｃ）のような波形となり、図示から明らかなよう
に、ＶＤ信号９終了後はｔｄ２の期間の映像ミュート動
作余裕を持っているが、ＶＤ信号９の開始時点ではｔ６
からｔ７の期間、すなわちｔｄ１の遅延を生じてしま
い、このｔｄ１の期間は映像ミュート処理が行われず、
不要信号の表示を充分に抑圧することができない。The determined VD signal 24, which is the result of this determination, has a waveform as shown in FIG. 5C. As is apparent from the drawing, after the VD signal 9 ends, there is a margin for the video mute operation during the period of td2. However, at the start of the VD signal 9, t6
To t7, that is, a delay of td1 occurs. During this period of td1, the video mute process is not performed.
The display of the unnecessary signal cannot be sufficiently suppressed.

【００１７】ここで、しきい値Ｖｔｈの判定電圧レベル
を低く設定して判別回路２１の動作速度を早くすること
も考えられるが、原理的に時間遅延劣化の影響を皆無と
することはできず、従来の映像ミュート信号発生回路で
は、この問題の根本的な解決策を得ることは困難であ
る。Here, it is conceivable to increase the operation speed of the determination circuit 21 by setting the determination voltage level of the threshold value Vth low, but in principle, it is impossible to eliminate the influence of the time delay deterioration. With a conventional video mute signal generation circuit, it is difficult to obtain a fundamental solution to this problem.

【００１８】また、ＶＤ信号９とＨＤ信号１０から固定
長のパルス信号を生成して、ＶＤ信号９の開始時と終了
時の両方に時間余裕を持たせた映像ミュート信号を得る
ことも可能ではあるが、前に述べたようにＶＧＡ、ＸＧ
Ａ等の映像信号は通常のテレビジョン信号のように統一
規格化されておらず、種々の方式が存在しており、水平
走査線数も各方式間で異なるために、上記の方法では全
てのＶＧＡ、ＸＧＡ信号に対応することは困難である。It is not possible to generate a fixed-length pulse signal from the VD signal 9 and the HD signal 10 to obtain a video mute signal having a time margin at both the start and end of the VD signal 9. However, as mentioned earlier, VGA, XG
Video signals such as A are not standardized as in the case of ordinary television signals, and there are various systems, and the number of horizontal scanning lines differs between each system. It is difficult to support VGA and XGA signals.

【００１９】そこで本発明の目的は、垂直同期信号終了
時点において映像ミュート信号を継続してミュート余裕
を持つのみでなく、垂直同期信号開始時点以前にも映像
ミュート信号を発生させて垂直同期信号の時間遅延劣化
に対して常に良好な映像ミュート動作が可能で、なおか
つ映像信号の水平走査線数に依存せず全てのＶＧＡ、Ｘ
ＧＡ信号に対応することが可能な映像信号垂直帰線期間
の映像ミュート信号発生回路を提供することにある。Therefore, an object of the present invention is to not only have a video mute signal continued at the end of the vertical synchronizing signal but also have a mute margin, and also generate a video mute signal before the start of the vertical synchronizing signal to generate the vertical synchronizing signal. Good video mute operation is always possible against time delay deterioration, and all VGA and X are independent of the number of horizontal scanning lines of video signals.
An object of the present invention is to provide a video mute signal generation circuit for a video signal vertical blanking period that can respond to a GA signal.

【００２０】[0020]

【課題を解決するための手段】本発明においては、上記
目的を達成するために請求項１記載の発明は、映像信号
における垂直同期期間にハイレベルとなる垂直同期信号
（ＶＤ信号）と水平同期期間にハイレベルとなる水平同
期信号（ＨＤ信号）が入力され、ＶＤ信号をＨＤ信号の
立ち上がり時刻ｔ０で１水平同期期間遅延させこの時刻
ｔ０で立ち上がる第１ミュート信号を生成し、第１ミュ
ート信号をさらにＨＤ信号の時刻ｔ０の次の時刻の立ち
下がり時刻ｔ１で遅延および反転させた波形ｄを生成
し、第１のミュート信号と波形ｄのＮＡＮＤ論理をとっ
たラッチタイミング信号を生成し、時刻ｔ１の次時刻に
来るＨＤ信号の立ち上がり時刻ｔ２で波形ｄを遅延させ
た波形ｇを生成し、この波形ｇをさらにＨＤ信号の時刻
ｔ２の次時刻の立ち下がり時刻ｔ３で遅延および反転し
た波形ｉを生成し、波形ｇと該波形ｉのＡＮＤ論理をと
ったクリアタイミング信号を生成し、ＨＤ信号をカウン
トし、クリアタイミング信号によってクリアされるｎビ
ット２進数の第１のカウンタ手段と、ＨＤ信号をカウン
トし、ラッチタイミング信号によってｎビットの２進数
が時刻ｔ３でプリセットされるよう構成したｎビット２
進数の第２のカウンタ手段と、第２のカウンタ手段のカ
ウント値に基き、ＶＤ信号の開始時刻以前の時点で立ち
上がり時刻ｔ３で立ち下がる第２ミュート信号を発生す
るように構成した論理手段と、第１ミュート信号と第２
ミュート信号とのＯＲ論理合成により映像ミュート信号
を発生する合成手段と、第２のカウンタ手段にプリセッ
トする所定のｎビットの２進数は時刻ｔ０においての第
１のカウンタ手段の２進数カウンタ値の反転値がプリセ
ット値として入力されるように構成した論理反転手段と
を備え、映像ミュート信号発生動作を巡回的に繰り返す
ことを特徴としている。According to the present invention, in order to achieve the above object, the invention according to the first aspect is characterized in that a vertical synchronizing signal (VD signal) which becomes a high level during a vertical synchronizing period of a video signal and a horizontal synchronizing signal are provided. A horizontal synchronizing signal (HD signal) which becomes high level during the period is input, the VD signal is delayed by one horizontal synchronizing period at the rising time t0 of the HD signal, a first mute signal rising at this time t0 is generated, and the first mute signal is generated. Further, a waveform d which is delayed and inverted at the falling time t1 of the time following the time t0 of the HD signal is generated, and a latch timing signal having NAND logic of the first mute signal and the waveform d is generated. A waveform g is generated by delaying the waveform d at the rising time t2 of the HD signal that comes next to the time t1, and this waveform g is further added to the rising edge of the HD signal at the next time t2. At time t3, a waveform i delayed and inverted is generated, a clear timing signal obtained by taking AND logic of the waveform g and the waveform i is generated, an HD signal is counted, and an n-bit binary number cleared by the clear timing signal And an n-bit 2 which is configured to count an HD signal and preset an n-bit binary number at a time t3 by a latch timing signal.
Second counter means of a base number, and logic means configured to generate a second mute signal falling at a rising time t3 at a time before a start time of the VD signal based on a count value of the second counter means, The first mute signal and the second
A synthesizing means for generating a video mute signal by OR logic synthesis with a mute signal, and a predetermined n-bit binary number preset in the second counter means are the inverse of the binary counter value of the first counter means at time t0. Logic inverting means configured to input a value as a preset value, wherein a video mute signal generation operation is cyclically repeated.

【００２１】[0021]

【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて説明する。図１は本発明による映像ミュート信
号発生回路の回路構成図、図２は動作タイミング図、図
３は部分的動作タイミング図である。Embodiments of the present invention will be described below with reference to the drawings. 1 is a circuit configuration diagram of a video mute signal generation circuit according to the present invention, FIG. 2 is an operation timing diagram, and FIG. 3 is a partial operation timing diagram.

【００２２】図１において、ＶＤ信号９とＨＤ信号１０
とを遅延論理回路１に入力し、この遅延論理回路１の出
力として図２の（ｃ）ラッチタイミング信号１１、
（ｄ）クリアタイミング信号１２、（ｋ）第１ミュート
信号２０を得るが、遅延論理回路１がこれらの信号を得
る過程を、以下に図３を用いて説明する。In FIG. 1, a VD signal 9 and an HD signal 10
Are input to the delay logic circuit 1, and as the output of the delay logic circuit 1, the latch timing signal 11, (c) in FIG.
(D) The clear timing signal 12 and (k) the first mute signal 20 are obtained. The process by which the delay logic circuit 1 obtains these signals will be described below with reference to FIG.

【００２３】図３において（ｂ）ＶＤ信号９を（ａ）Ｈ
Ｄ信号１０の立上がりで１水平同期期間遅延させた波形
が、図３のｔ０で立上がる（ｃ）第１ミュート信号２０
である。この（ｃ）第１ミュート信号２０をさらに
（ａ）ＨＤ信号１０の立ち下がりで遅延させた波形がｔ
１で立上がる（ｄ）である。また、（ｅ）はｔ１で立ち
下がる（ｄ）を反転した波形であり、この（ｅ）と
（ｃ）第１ミュート信号２０とのＮＡＮＤ論理をとるこ
とによって、（ｆ）ラッチタイミング信号１１を得る。In FIG. 3, (b) the VD signal 9 is changed to (a) H
The waveform delayed by one horizontal synchronization period at the rise of the D signal 10 rises at t0 in FIG. 3 (c) The first mute signal 20
It is. The waveform obtained by further delaying the (c) first mute signal 20 at the falling edge of the (a) HD signal 10 is represented by t
It is (d) which rises at 1 (one). (E) is a waveform obtained by inverting (d) falling at t1. By taking NAND logic of (e) and (c) the first mute signal 20, (f) sets the latch timing signal 11 to (f). obtain.

【００２４】次に、ｔ２で立上がる（ｇ）は、（ｄ）を
（ａ）ＨＤ信号１０の立上がりで遅延させた波形であ
り、ｔ３で立上がる（ｈ）は（ａ）ＨＤ信号１０の立下
がりで遅延させた波形、ｔ３で立ち下がる（ｉ）は
（ｈ）を反転した波形である。Next, (g) rising at t2 is a waveform obtained by delaying (d) at the rising of the (a) HD signal 10, and (h) rising at t3 is (a) the waveform of (a) HD signal 10. The waveform delayed at the falling edge and the waveform (i) falling at t3 are the inverted waveforms of (h).

【００２５】ここで（ｉ）と（ｇ）のＡＮＤ論理をとる
ことにより、（ｊ）クリアタイミング信号１２を得る。
以上の論理で（ｆ）ラッチタイミング信号１１は（ｊ）
クリアタイミング信号１２よりもＶＤ信号９内で時間的
に１水平同期期間分早く出力するように構成している。Here, by taking the AND logic of (i) and (g), (j) a clear timing signal 12 is obtained.
With the above logic, (f) the latch timing signal 11 becomes (j)
It is configured to output one horizontal synchronization period earlier in the VD signal 9 than the clear timing signal 12.

【００２６】次に、図１と図２により本発明の動作説明
を続ける。クリア機能付カウンタ２は、クリアタイミン
グ信号１２が０（０＝ローレベル、以下同様）の間はＨ
Ｄ信号１０の立上がりで通常通りカウンタを進め、クリ
アタイミング信号１２が１（１＝ハイレベル、以下同
様）になるとクリアタイミング信号１２の立上がりでカ
ウント値を全て０にクリアする構成になっている。Next, the operation of the present invention will be described with reference to FIGS. The counter 2 with the clear function keeps the H level while the clear timing signal 12 is 0 (0 = low level, the same applies hereinafter).
The counter advances as usual at the rise of the D signal 10, and when the clear timing signal 12 becomes 1 (1 = high level, the same applies hereinafter), the count value is all cleared to 0 at the rise of the clear timing signal 12.

【００２７】一方、プリセット型カウンタ６は、ロード
信号１６が１の間はＨＤ信号１０の立下がりで通常通り
カウンタを進めるが、ロード信号１６が０になると、ロ
ード信号１６が０である期間中のＨＤ信号１０の立下が
りでプリセット値１５のデータをカウント値としてプリ
セットする構成になっている。On the other hand, the preset type counter 6 advances the counter as usual at the falling of the HD signal 10 while the load signal 16 is 1, but when the load signal 16 becomes 0, the preset type counter 6 is set during the period when the load signal 16 is 0. , The data of the preset value 15 is preset as the count value at the falling edge of the HD signal 10.

【００２８】クリア機能付カウンタ２とプリセット型カ
ウンタ６とはいずれもｎビットの２進アップカウンタで
あり、クリア機能付カウンタ出力１３およびプリセット
型カウンタ出力１７とプリセット値１５、そしてラッチ
回路３の出力であるラッチ回路出力１４はいずれもｎ本
の信号線数である。Each of the counter 2 with a clear function and the preset type counter 6 is an n-bit binary up counter. The counter output 13 with a clear function, the preset type counter output 17, the preset value 15, and the output of the latch circuit 3 are provided. Are the number of n signal lines.

【００２９】ｎビットのｎの具体的数値は、２の（ｎ−
１）乗の１０進数値が種々のＶＧＡ、ＸＧＡ信号の最大
水平走査線数よりも大きければいくつでも良いが、ここ
では説明を容易にするために仮に１１ビットとする。ま
た現在入力されている映像信号の水平走査線数が５２５
本であると仮定し、図２における（ｅ）クリア機能付カ
ウンタ出力１３と（ｉ）プリセット型カウンタ出力１７
のカウント値と（ｆ）ラッチ回路出力１４および（ｇ）
プリセット値１５の値（１０進数変換値）に関する各記
載もこの仮定に基づき記している。The specific numerical value of n of n bits is 2 (n−
1) Any number may be used as long as the decimal value of the power is larger than the maximum number of horizontal scanning lines of various VGA and XGA signals, but here, it is assumed to be 11 bits for ease of explanation. The number of horizontal scanning lines of the currently input video signal is 525.
As shown in FIG. 2, (e) the counter output 13 with a clear function and (i) the preset type counter output 17 in FIG.
And (f) latch circuit output 14 and (g)
Each description regarding the value of the preset value 15 (decimal number conversion value) is also described based on this assumption.

【００３０】ここで、図１の回路にＶＤ信号９とＨＤ信
号１０とを入力すると、前に説明したタイミング動作に
より、まず、図２の（ｄ）クリアタイミング信号１２が
時刻ｔ２の時点でクリア機能付カウンタ２をクリアする
ことにより、クリア機能付カウンタ出力１３は１１本の
データ全てが０にクリアされ、時刻ｔ４の時点から新た
にＨＤ信号１０の立上がりによってクリア機能付カウン
タ２はカウント動作を行う。Here, when the VD signal 9 and the HD signal 10 are input to the circuit of FIG. 1, the (d) clear timing signal 12 of FIG. 2 is first cleared at the time t2 by the above-described timing operation. By clearing the counter 2 with the function, the counter output 13 with the clear function clears all 11 data to 0, and the counter 2 with the clear function starts the counting operation by the rising of the HD signal 10 from time t4. Do.

【００３１】クリア機能付カウンタ２のカウント動作が
１巡して再びｔ０の時点に至ると、入力されている映像
信号の水平走査線数が５２５本であると仮定しているの
でクリア機能付カウンタ出力１３の２進数のデータ値は
ＬＳＢから順に０、０、１、１、０、０、０、０、０、
１、０となり、この値を１０進数に換算すると５２４と
なる。When the counting operation of the counter 2 with a clear function completes one cycle and reaches the time point t0 again, it is assumed that the number of horizontal scanning lines of the input video signal is 525. The binary data values of the output 13 are 0, 0, 1, 1, 0, 0, 0, 0, 0,
It becomes 1, 0, and when this value is converted into a decimal number, it becomes 524.

【００３２】このクリア機能付カウンタ出力１３の２進
数の値は図２の時刻ｔ１の時点のラッチタイミング信号
１１の立上がりによってラッチ回路３にラッチされラッ
チ回路出力１４は次にラッチタイミング信号１１の立上
がりが来るまで上記０、０、１、１、０、０、０、０、
０、１、０の値が固定される。The binary value of the counter output 13 with the clear function is latched by the latch circuit 3 at the rise of the latch timing signal 11 at the time t1 in FIG. 0, 0, 1, 1, 0, 0, 0, 0,
The values 0, 1, 0 are fixed.

【００３３】このラッチ回路出力１４を反転回路４によ
って反転しプリセット値１５となるが、ここでプリセッ
ト値１５の２進数のデータ値はＬＳＢから順に１、１、
０、０、１、１、１、１、１、０、１となり、この値を
１０進数に換算すると１５２３となる。The latch circuit output 14 is inverted by the inverting circuit 4 to become a preset value 15. Here, the binary data value of the preset value 15 is 1, 1,.
0, 0, 1, 1, 1, 1, 1, 0, 1 and 1523 when this value is converted into a decimal number.

【００３４】次に図２の時刻ｔ２の時点で（ｄ）クリア
タイミング信号１２がクリア機能付カウンタ２をクリア
してクリア機能付カウンタ出力１３は１１本のデータ全
てが再び０にクリアされるが、クリア機能付カウンタ出
力１３は図１のＯＲ回路Ａ５にも入力しており、１１本
のデータ全てが再び０にクリアされるのでＯＲ回路出力
であるロード信号１６は図２の時刻ｔ２からｔ４の期間
０（ローレベル）となる。Next, at time t2 in FIG. 2, (d) the clear timing signal 12 clears the counter 2 with clear function, and the counter output 13 with clear function clears all 11 data to 0 again. The counter output 13 with a clear function is also input to the OR circuit A5 in FIG. 1, and since all the eleven data are cleared to 0 again, the load signal 16 which is the output of the OR circuit is output from the time t2 to t4 in FIG. During period 0 (low level).

【００３５】従って、ロード信号１６が０である図２の
時刻ｔ２からｔ４の期間の間の時刻ｔ３の時点のＨＤ信
号１０の立ち下がりによって、プリセット型カウンタ６
はそのカウント値、即ちプリセット型カウンタ出力１７
に、１０進数換算の値が１５２３であるプリセット値１
５がプリセットされる。そしてプリセット型カウンタ６
は、時刻ｔ５以後に到来するＨＤ信号１０の立ち下がり
によって１０進数換算値の１５２３に順次１を加算して
いく形でカウント動作を行う。Accordingly, the falling of the HD signal 10 at the time t3 during the period from the time t2 to the time t4 in FIG.
Is the count value, that is, the preset type counter output 17
Preset value 1 whose decimal value is 1523
5 is preset. And preset type counter 6
Performs a counting operation in such a manner that 1 is sequentially added to the decimal converted value 1523 at the fall of the HD signal 10 arriving after the time t5.

【００３６】さらにカウント動作が一巡して、図２のｔ
１の時点でのプリセット型カウンタ出力１７は、入力さ
れている映像信号の水平走査線数が５２５本であると仮
定しているので、１５２３＋５２４＝２０４７となり、
これを２進数表示にすれば１１ビットのデータが全て１
（ハイレベル）である。Further, the counting operation completes one cycle, and t in FIG.
The preset type counter output 17 at the time of 1 is 1523 + 524 = 2047 because it is assumed that the number of horizontal scanning lines of the input video signal is 525.
If this is expressed in binary, all 11-bit data is 1
(High level).

【００３７】ここで通常であれば、図２のｔ３時点でプ
リセット型カウンタ出力１７はクリアされて全て０（ロ
ーレベル）となるところであるが、前の説明と同じよう
に、この時点ではクリア機能付カウンタ出力１３は１１
本のデータ全てが再び０にクリアされ、ロード信号１６
が０である図２の時刻ｔ２からｔ４の期間の間の時刻ｔ
３の時点のＨＤ信号１０の立ち下がりによって、再びプ
リセット型カウンタ出力１７に１０進数換算の値が１５
２３であるプリセット値１５がプリセットされる。Normally, the preset counter output 17 is cleared at time t3 in FIG. 2 and becomes all 0 (low level). However, as described above, the clear function is performed at this time. Counter output 13 is 11
All the data of the book is cleared to 0 again, and the load signal 16
Is 0 during the period from time t2 to t4 in FIG.
Due to the falling edge of the HD signal 10 at the time point 3, the decimal-converted value is again output to the preset-type counter output 17.
The preset value 15 which is 23 is preset.

【００３８】この結果、プリセット型カウンタ６は時刻
ｔ５以後に到来するＨＤ信号１０の立ち下がりによって
１０進数換算値の１５２３に順次１を加算していく形で
カウント動作を再び繰り返し、以後この動作を順次巡回
的に繰り返す。As a result, the preset counter 6 repeats the counting operation again by sequentially adding 1 to the decimal converted value 1523 at the falling edge of the HD signal 10 arriving after the time t5, and thereafter repeats this operation. Iteratively repeats sequentially.

【００３９】次に、プリセット型カウンタ出力１７は論
理回路７を介して第２ミュート信号１８を発生させる。
この論理回路７はＡＮＤ、ＯＲ、ＮＡＮＤ等の論理の組
合わせによるが、これによってＶＤ信号９の開始以前の
任意の時点から第２ミュート信号１８を発生させること
が可能である。例えば、プリセット型カウンタ出力１７
のＬＳＢから３ビット目から１１ビット目までのＡＮＤ
論理をとれば、図２（ｊ）に示すように時刻ｔ−３から
時刻ｔ３までの期間ハイレベルを出力する第２ミュート
信号１８を得ることができる。Next, the preset type counter output 17 generates a second mute signal 18 via the logic circuit 7.
Although the logic circuit 7 is based on a combination of logics such as AND, OR, and NAND, it is possible to generate the second mute signal 18 at any time before the start of the VD signal 9. For example, the preset type counter output 17
AND from 3rd bit to 11th bit from LSB of
According to the logic, the second mute signal 18 that outputs a high level during the period from time t-3 to time t3 can be obtained as shown in FIG. 2 (j).

【００４０】そして、次段のＯＲ回路Ｂ８によって、図
２の（ｂ）ＶＤ信号９と（ｋ）第１ミュート信号２０と
（ｊ）第２ミュート信号１８とのＯＲ論理をとることに
より、図２の（ｌ）映像ミュート信号１９が得られる。
図２から判るように（ｌ）映像ミュート信号１９は
（ｂ）ＶＤ信号９の開始以前の時刻ｔ−３に立上がり、
（ｂ）ＶＤ信号９の終了以後も継続した後に時刻ｔ４で
終了する。The OR logic of the VD signal 9, (k) first mute signal 20, and (j) second mute signal 18 of FIG. 2 (l) video mute signal 19 is obtained.
As can be seen from FIG. 2, (l) the video mute signal 19 rises at time t-3 before (b) the start of the VD signal 9,
(B) The processing is continued at time t4 after continuing even after the end of the VD signal 9.

【００４１】従って、この（ｌ）映像ミュート出力１９
を映像ミュートに使用すれば垂直同期信号終了以後、開
始以前いずれにおいても映像ミュート信号を継続してミ
ュート余裕を持ち、垂直同期信号の時間遅延劣化に対し
て常に良好な映像ミュート動作が可能であり、なおかつ
水平走査線数に依存せず全てのＶＧＡ、ＸＧＡ信号に対
応することが可能な映像信号垂直帰線期間の映像ミュー
ト処理が可能となる。Accordingly, this (l) video mute output 19
If the is used for video mute, after the end of the vertical sync signal and before the start, the video mute signal is continued and there is a mute margin, and a good video mute operation can always be performed against the time delay deterioration of the vertical sync signal. In addition, video mute processing can be performed in a video signal vertical blanking period that can support all VGA and XGA signals without depending on the number of horizontal scanning lines.

【００４２】以上の動作説明は説明を容易にするため
に、クリア機能付カウンタ２とプリセット型カウンタ６
はいずれも１１ビット、入力されている映像信号の水平
走査線数が５２５本であると仮定したが、本発明は原理
的には、プリセット型カウンタ６にクリア機能付カウン
タ２のカウント値の反転値をプリセットする構成なの
で、入力映像信号の水平走査線数２の１０乗＝２０４８
本以下であればどのようなＶＧＡ、ＸＧＡ信号にも対応
可能である。In the above description of the operation, the counter 2 with a clear function and the preset type counter 6
Are assumed to be 11 bits and the number of horizontal scanning lines of the input video signal is 525. However, in principle, in the present invention, the preset type counter 6 inverts the count value of the counter 2 with the clear function. Since the value is preset, the number of horizontal scanning lines of the input video signal is 2 to the 10th power = 2048.
Any number of VGA and XGA signals can be used as long as the number is less than this.

【００４３】言い換えれば本発明では、入力映像信号の
水平同期信号と垂直同期信号に一定の巡回的な時間関係
がある水平走査線数２０４８本以下の信号であれば、ど
のようなＶＧＡ、ＸＧＡ信号であっても、クリア機能付
カウンタ２とプリセット型カウンタ６が１１ビットの場
合は、プリセット型カウンタ６のカウント値は必ず図２
の時刻ｔ−３において２０４４、ｔ１の時刻において２
０４７となり、垂直同期信号以前の時間関係がこれによ
って特定されるので、垂直同期信号開始時点以前に映像
ミュート信号を発生させることが可能になる。In other words, according to the present invention, any VGA or XGA signal can be used as long as the horizontal synchronizing signal and the vertical synchronizing signal of the input video signal have a fixed cyclical time relationship and the number of horizontal scanning lines is 2048 or less. However, when the counter 2 with the clear function and the preset type counter 6 are 11 bits, the count value of the preset type counter 6 must be as shown in FIG.
2044 at time t-3, 2 at time t1
047, the time relationship before the vertical synchronizing signal is specified by this, so that the video mute signal can be generated before the vertical synchronizing signal starts.

【００４４】また、水平走査線数２０４８本以上の信号
に対しては、単純にクリア機能付カウンタ２とプリセッ
ト型カウンタ６を１１ビット以上にすれば、簡単に対応
可能なことは今までの説明から明白である。It is to be noted that signals having a horizontal scanning line number of 2048 or more can be easily handled by simply setting the counter 2 with a clear function and the preset type counter 6 to 11 bits or more. Is obvious from.

【００４５】さらに今までの説明では、各信号論理のハ
イレベル、ローレベル、１、０そして信号の立上がり、
立ち下がりを特定して説明したが、これらは説明を容易
にするためであって、各々の信号の一部または全てが逆
の論理であっても本発明の動作としては何ら支障なく動
作させることが可能である。Further, in the description so far, the high level, low level, 1, 0 of each signal logic and the rise of the signal,
Although the falling is specified and described, these are for the sake of simplicity, and even if some or all of the signals have the opposite logic, the operation of the present invention can be performed without any problem. Is possible.

【００４６】[0046]

【発明の効果】以上説明したように本発明は、水平同期
信号をカウントする第１、第２のカウンタ手段を設け、
第１のカウンタ手段を垂直同期信号期間に発生させたク
リアタイミング信号でクリアさせると共に、この第１の
カウンタ手段のカウント値の反転値で第２のカウンタ手
段をプリセットし、垂直同期信号を水平同期期間以上遅
延させた第１のミュート信号と、上記第２のカウンタ手
段のカウント値に基づいて発生させた垂直同期期間の開
始点以前の第２のミュート信号と、垂直同期信号とを合
成して映像ミュート信号を得るように構成した。As described above, according to the present invention, the first and second counter means for counting the horizontal synchronizing signal are provided.
The first counter means is cleared by the clear timing signal generated during the vertical synchronization signal period, and the second counter means is preset by an inverted value of the count value of the first counter means, and the vertical synchronization signal is horizontally synchronized. The first mute signal delayed by a period or more, the second mute signal generated before the start of the vertical synchronization period generated based on the count value of the second counter means, and the vertical synchronization signal are combined. It was configured to obtain a video mute signal.

【００４７】上記のように構成された本発明によれば、
垂直同期信号終了時点において映像ミュート信号を継続
してミュート余裕を持つのみでなく、垂直同期信号開始
時点以前にも映像ミュート信号を発生させているので、
従来方式では困難であった垂直同期信号の時間遅延劣化
に対して常に良好な映像ミュート動作を得ることができ
る効果が得られる。According to the present invention configured as described above,
Since the video mute signal is not only continued at the end of the vertical synchronization signal but also has a mute margin, the video mute signal is generated even before the start of the vertical synchronization signal.
There is obtained an effect that a good video mute operation can always be obtained with respect to the time delay deterioration of the vertical synchronization signal, which is difficult in the conventional method.

【００４８】また、水平走査線数に依存せず動作できる
ので、水平同期信号と垂直同期信号に一定の巡回的な時
間関係がある全てのＶＧＡ、ＸＧＡ信号に対応すること
ができる。Further, since the operation can be performed independently of the number of horizontal scanning lines, it is possible to cope with all VGA and XGA signals having a fixed cyclic time relationship between the horizontal synchronization signal and the vertical synchronization signal.

【００４９】また、第２のカウンタ手段の出力値をデコ
ードする論理手段の構成を変えることにより、垂直同期
信号の開始以前の任意の時点から映像ミュート信号を発
生することができる効果が得られる。Further, by changing the configuration of the logic means for decoding the output value of the second counter means, it is possible to obtain an effect that a video mute signal can be generated at an arbitrary time before the start of the vertical synchronizing signal.

【００５０】第１、第２のカウンタ手段のビット数を増
加させることのみで、非常に多くの水平走査線数を持つ
映像信号にも対応できる効果が得られる。Only by increasing the number of bits of the first and second counter means, it is possible to obtain an effect capable of coping with a video signal having an extremely large number of horizontal scanning lines.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の実施の形態による映像ミュート発生回
路のブロック図である。FIG. 1 is a block diagram of a video mute generation circuit according to an embodiment of the present invention.

【図２】本発明の実施の形態による動作タイミング図で
ある。FIG. 2 is an operation timing chart according to the embodiment of the present invention.

【図３】本発明の実施の形態の部分的動作タイミング図
である。FIG. 3 is a partial operation timing chart according to the embodiment of the present invention.

【図４】従来の垂直帰線期間の映像ミュート信号発生回
路の一例を示すブロック図である。FIG. 4 is a block diagram showing an example of a conventional video mute signal generation circuit during a vertical blanking period.

【図５】従来の垂直帰線期間の映像ミュート信号発生回
路の動作タイミング図である。FIG. 5 is an operation timing diagram of a conventional video mute signal generation circuit during a vertical blanking period.

【符号の説明】[Explanation of symbols]

１ 遅延論理回路 ２ クリア機能付カウンタ ３ ラッチ回路 ４ 反転回路 ５ ＯＲ回路Ａ ６ プリセット型カウンタ ７ 論理回路 ８ ＯＲ回路Ｂ ９ ＶＤ信号 １０ ＨＤ信号 １１ ラッチタイミング信号 １２ クリアタイミング信号 １３ クリア機能付カウンタ出力 １４ ラッチ回路出力 １５ プリセット値 １６ ロード信号 １７ プリセット型カウンタ出力 １８ 第２ミュート信号 １９ 映像ミュート信号 ２０ 第１ミュート信号 Reference Signs List 1 delay logic circuit 2 counter with clear function 3 latch circuit 4 inverting circuit 5 OR circuit A 6 preset type counter 7 logic circuit 8 OR circuit B 9 VD signal 10 HD signal 11 latch timing signal 12 clear timing signal 13 counter output with clear function 14 Latch circuit output 15 Preset value 16 Load signal 17 Preset type counter output 18 Second mute signal 19 Video mute signal 20 First mute signal

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 映像信号における垂直同期期間にハイレ
ベルとなる垂直同期信号（ＶＤ信号）と水平同期期間に
ハイレベルとなる水平同期信号（ＨＤ信号）が入力さ
れ、 前記ＶＤ信号を前記ＨＤ信号の立ち上がり時刻ｔ０で１
水平同期期間遅延させ該時刻ｔ０で立ち上がる第１ミュ
ート信号を生成し、第１ミュート信号をさらに前記ＨＤ
信号の時刻ｔ０の次の時刻の立ち下がり時刻ｔ１で遅延
および反転させた波形ｄを生成し、前記第１のミュート
信号と波形ｄのＮＡＮＤ論理をとったラッチタイミング
信号を生成し、 前記時刻ｔ１の次時刻に来るＨＤ信号の立ち上がり時刻
ｔ２で波形ｄを遅延させた波形ｇを生成し、該波形ｇを
さらに前記ＨＤ信号の時刻ｔ２の次時刻の立ち下がり時
刻ｔ３で遅延および反転した波形ｉを生成し、前記波形
ｇと該波形ｉのＡＮＤ論理をとったクリアタイミング信
号を生成し、 前記ＨＤ信号をカウントし、前記クリアタイミング信号
によってクリアされるｎビット２進数の第１のカウンタ
手段と、 前記ＨＤ信号をカウントし、前記ラッチタイミング信号
によって前記ｎビットの２進数が時刻ｔ３でプリセット
されるよう構成したｎビット２進数の第２のカウンタ手
段と、 前記第２のカウンタ手段のカウント値に基き、前記ＶＤ
信号の開始時刻以前の時点で立ち上がり時刻ｔ３で立ち
下がる第２ミュート信号を発生するように構成した論理
手段と、 前記第１ミュート信号と前記第２ミュート信号とのＯＲ
論理合成により映像ミュート信号を発生する合成手段
と、 前記第２のカウンタ手段にプリセットする所定のｎビッ
トの２進数は時刻ｔ０においての前記第１のカウンタ手
段の２進数カウンタ値の反転値がプリセット値として入
力されるように構成した論理反転手段とを備え、 前記映像ミュート信号発生動作を巡回的に繰り返すこと
を特徴とする映像ミュート信号発生回路。1. A vertical synchronizing signal (VD signal) having a high level during a vertical synchronizing period of a video signal and a horizontal synchronizing signal (HD signal) having a high level during a horizontal synchronizing period are input. 1 at rise time t0
A first mute signal that rises at the time t0 after a horizontal synchronization period is generated, and the first mute signal is further transmitted to the HD
A waveform d delayed and inverted at a falling time t1 following the time t0 of the signal is generated, and a latch timing signal having a NAND logic of the first mute signal and the waveform d is generated. A waveform g is generated by delaying the waveform d at the rising time t2 of the HD signal that comes at the next time, and the waveform i is further delayed and inverted at the falling time t3 following the time t2 of the HD signal. And generating a clear timing signal obtained by taking an AND logic of the waveform g and the waveform i; counting the HD signal; n-bit binary first counter means cleared by the clear timing signal; An n-bit binary number configured to count the HD signal and preset the n-bit binary number at a time t3 by the latch timing signal. A second counter means, based on the count value of said second counter means, said VD
Logic means configured to generate a second mute signal that falls at a rising time t3 before the start time of the signal, and an OR of the first mute signal and the second mute signal
Synthesizing means for generating a video mute signal by logic synthesis; and a predetermined n-bit binary number preset in the second counter means is a preset value obtained by inverting a binary counter value of the first counter means at time t0. A logic inversion means configured to be input as a value, wherein the video mute signal generation circuit cyclically repeats the video mute signal generation operation.