KR101229804B1 - 고압 수소 열처리를 이용한 나노선 전계효과 트랜지스터 메모리 소자 및 이의 제조 방법 - Google Patents
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Abstract
고압 수소 열처리를 이용한 나노선 전계효과 트랜지스터 메모리 소자 및 이의 제조 방법을 제공한다. 고압 수소 열처리를 이용한 나노선 전계효과 트랜지스터 메모리 소자는 p형 기판, 상기 p형 기판 상에 형성된 도핑 산화막, 상기 도핑 산화막 상에 형성된 나노선 및 상기 나노선 양단에 형성된 소스 전극과 드레인 전극을 포함하고, 상기 도핑 산화막은 고압 수소 열처리에 의해 주입된 양성자를 포함하는 나노선 전계효과 트랜지스터 메모리 소자를 포함한다. 따라서, 고압 수소 열처리를 통하여 산화막 내에 양성자를 주입하여 도핑 산화막을 형성하므로 비교적 저온(400℃ 이하)에서의 열처리가 가능하고 나노 재료들과 소자에 열 손상을 주는 영향을 줄일 수 있다. 또한, 상보성 금속 산화물 반도체 소자와 호환 가능할 수 있다.
Description
본 발명은 나노선 전계효과 트랜지스터 메모리 소자 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 고압 수소 열처리를 이용한 나노선 전계효과 트랜지스터 메모리 소자 및 이의 제조 방법에 관한 것이다.
현재의 반도체 제조 기술은 고집적화를 통한 대량생산 및 생산비용 절감을 기본으로 하고 있으나, 이와 같은 고직접화 기술은 명백한 한계를 가지고 있으며, 이러한 한계는 나노 소재와 나노 소자에 대한 관심과 연구에 대한 동기가 되었다. 나노 소재와 나노 소자 기술은 다양한 분야에서 광범위하게 적용되고 그 분야의 기술을 획기적으로 발전시키고 있다.
그 중에서도 특히 나노 재료를 기반으로 한 반도체 소자들의 계면을 조절하는 것은 그 동작 원리와 특성을 변화시킬 수 있어 상당한 관심을 끌고 있다.
나노 재료 중에서 나노선은 부피에 비해 큰 표면적을 가지고 있으므로 나노선을 이용하여 전계효과 트랜지스터를 제조할 경우, 전계효과 트랜지스터의 기본 전송 특성의 조절과 관련하여 나노선의 계면 특성은 중요한 역할을 할 수 있다.
최근 나노선을 이용한 전계효과 트랜지스터에서 이동할 수 있는 양성자를 이용하여 새로운 메모리 기능을 만드는 연구가 진행되어 왔다. 그러나, 양성자를 생성하기 위한 공정은 1000℃ 이상의 고온을 이용하게 되어 나노 재료들과 소자들에 심각한 영향을 줄 수 있는 문제가 있다.
예컨대, 이온 주입 또는 확산 공정에 따라 양성자를 생성하는 경우, 고온에서 공정이 진행됨에 따라 나노선이 적용된 전계효과 트랜지스터의 특성의 균일도를 보장하기 곤란한 문제점이 있었다.
따라서, 저온에서 양성자를 생성할 수 있는 공정에 대한 필요성이 있다.
본 발명이 해결하고자 하는 기술적 과제는 저온 공정을 통하여 산화막 내에 이동할 수 있는 양성자를 주입한 나노선 전계효과 트랜지스터 메모리 소자 및 이의 제조 방법을 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 p형 기판, 상기 p형 기판 상에 형성된 도핑 산화막, 상기 도핑 산화막 상에 형성된 나노선 및 상기 나노선 양단에 형성된 소스 전극과 드레인 전극을 포함하고, 상기 도핑 산화막은 고압 수소 열처리에 의해 주입된 양성자를 포함하는 나노선 전계효과 트랜지스터 메모리 소자를 제공한다.
상기 p형 기판은 p형 Si 기판일 수 있다.
상기 도핑 산화막은 도핑 실리콘 열산화막일 수 있다.
상기 도핑 산화막의 두께는 30nm 내지 100nm일 수 있다.
상기 나노선은 반도체 나노선, 나노 튜브, 탄소 나노 튜브, 나노 입자 또는 그래핀을 포함할 수 있다.
상기 소스 전극과 드레인 전극은 접착층과 산화방지막층의 2층 구조일 수 있다.
상기 접착층은 Ti, Ta, Al 또는 Nb이고 상기 산화방지막층은 Au, Pt 또는 Pd일 수 있다.
상기 고압 수소 열처리의 압력은 2기압 내지 20기압일 수 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 측면은 p형 기판을 준비하는 단계, 상기 p형 기판 상에 산화막을 형성하는 단계, 상기 산화막 상에 마스크를 형성하는 단계, 상기 마스크를 패터닝 하여 패턴된 마스크를 형성하는 단계, 상기 패턴된 마스크의 개방 공간을 통해 상기 산화막 내에 2기압 내지 20기압의 고압 수소 열처리를 이용하여 양성자를 주입하여 도핑 산화막을 형성하는 단계, 상기 도핑 산화막 상의 상기 패턴된 마스크를 제거하는 단계, 상기 패턴된 마스크가 제거된 도핑 산화막 상에 나노선을 형성하는 단계 및 상기 나노선 양단에 소스 전극과 드레인 전극을 형성하는 단계를 포함하는 나노선 전계효과 트랜지스터 메모리 소자의 제조방법을 제공한다.
상기 고압 수소 열처리의 온도는 200℃ 내지 400℃일 수 있다.
상기 도핑 산화막 내 이동할 수 있는 양성자를 이용하여 상기 나노선 의 전도도를 조절하는 것을 특징으로 할 수 있다.
상술한 바와 같이 본 발명에 따르면, 고압 수소 열처리를 통하여 산화막 내에 양성자를 주입한다. 따라서 비교적 저온(400℃ 이하)에서의 열처리를 통해 나노 재료들과 소자에 주는 열 손상의 영향을 줄일 수 있다. 또한, 상보성 금속 산화막 반도체 소자(CMOS - Complementary Metal Oxide Semiconductor)와 호환 가능할 수 있다.
다만, 본 발명의 효과들은 이상에서 언급한 효과로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 나노선 전계효과 트랜지스터 메모리 소자의 제조방법을 공정단계에 따라 나타낸 사시도들이다.
도 2는 본 발명의 일 실시예에 따른 나노선 전계효과 트랜지스터 메모리 소자의 이미지이다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 나노선 전계효과 트랜지스터 메모리 소자의 모식도와 기본 동작원리를 나타낸 일 측면도들이다.
도 4는 본 발명의 일 실시예에 따른 나노선 전계효과 트랜지스터 메모리 소자의 메모리 스위칭 동작을 나타내는 그래프이다.
도 5a와 도 5b는 본 발명의 일 실시예에 따른 나노선 전계효과 트랜지스터 메모리 소자의 게이트에 전압을 주는 시간(Pulse width)(sec)에 따른 나노선 메모리 소자의 문턱전압(Threshold voltage)(V) 변화를 보여준 그래프이다.
도 6은 본 발명의 일 실시예에 따른 나노선 전계효과 트랜지스터 메모리 소자의 재현성 있는 전기적인 특성을 보여준 그래프이다.
도 2는 본 발명의 일 실시예에 따른 나노선 전계효과 트랜지스터 메모리 소자의 이미지이다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 나노선 전계효과 트랜지스터 메모리 소자의 모식도와 기본 동작원리를 나타낸 일 측면도들이다.
도 4는 본 발명의 일 실시예에 따른 나노선 전계효과 트랜지스터 메모리 소자의 메모리 스위칭 동작을 나타내는 그래프이다.
도 5a와 도 5b는 본 발명의 일 실시예에 따른 나노선 전계효과 트랜지스터 메모리 소자의 게이트에 전압을 주는 시간(Pulse width)(sec)에 따른 나노선 메모리 소자의 문턱전압(Threshold voltage)(V) 변화를 보여준 그래프이다.
도 6은 본 발명의 일 실시예에 따른 나노선 전계효과 트랜지스터 메모리 소자의 재현성 있는 전기적인 특성을 보여준 그래프이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.
실시예
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 나노선 전계효과 트랜지스터 메모리 소자의 제조방법을 공정단계에 따라 나타낸 사시도들이다.
도 1a를 참조하면, p형 기판(100)이 제공된다. 상기 p형 기판(100)은 p형 Si 기판일 수 있다. 바람직하게 비저항 0.05Ω·cm 이하를 갖는 고농도 불순물이 주입된 p형 Si 기판일 수 있다.
상기 p형 기판(100)은 아세톤, 메탄올 및 DI 용액에 순차적으로 세정하여 준비될 수 있다.
상기 p형 기판(100) 상에 절연막인 산화막(200)을 형성한다. 상기 산화막(200)은 기판이 p형 Si 기판일 경우 실리콘 열산화막일 수 있다. 즉, 500℃ 이상의 온도에서 산소 기체를 공급하여 Si 기판 표면을 산화 처리하여 실리콘 열산화막을 형성할 수 있다.
상기 산화막(200)의 두께는 30nm 내지 100nm일 수 있다. 만일 산화막(200)의 두께가 30nm 미만인 경우, 이후에 주입되는 양성자의 거동을 제어하기 곤란해진다. 또한, 산화막(200)의 두께가 100nm를 상회하는 경우, p형 기판(100)으로부터 바이어스의 인가시, 나노선 채널의 표면 특성 제어가 원활하게 이루어지지 못할 우려가 있다.
상기 산화막(200) 상에 마스크(300)를 형성한다. 상기 마스크(300)는 다결정 실리콘일 수 있다.
예를 들어, 저압 화학기상증착장치(Low Pressure Chemical Vapour Deposition, LPCVD)를 이용하여 실리콘 열산화막 상에 다결정 실리콘을 증착할 수 있다.
도 1b를 참조하면, 상기 마스크(300)를 포토리소그라피(Photolithograohy) 공정을 이용하여 패터닝하여 패턴된 마스크(310)가 형성된다.
예를 들어, 마스크는 고농도 불순물이 주입된 n형 다결정 실리콘막이고, 상기 n형 다결정 실리콘막을 습식 식각(wet etching) 공정을 통해 패터닝하여 패턴된 n형 다결정 실리콘막을 형성할 수 있다.
도 1c를 참조하면, 상기 패턴된 마스크(310)의 개방 공간을 통해 산화막 내에 고압 수소 열처리를 이용하여 양성자를 주입하여 도핑 산화막(210)이 형성된다.
예를 들어, p형 실리콘 기판 상에 실리콘 산화막을 형성하고 상기 실리콘 산화막 상에 습식 식각(wet etching) 공정을 통해 형성된 패턴된 고농도 불순물이 주입된 n형 다결정 실리콘막을 준비한다. 상기 패턴된 다결정 실리콘막의 개방 공간을 통해 산화막 내에 고순도 수소 기체를 이용한 고압 수소 열처리 공정을 수행하여 도핑 실리콘 산화막을 형성한다. 따라서, 실리콘 산화막 내부에는 양성자가 주입되고, 실리콘 산화막은 양성자가 주입된 도핑 실리콘 산화막으로 개질된다.
상기 고압 수소 열처리의 압력은 2기압 내지 20기압일 수 있다. 만일 상기 고압 수소 열처리의 압력이 2기압 미만일 경우, 산화막 내 양성자가 충분히 주입되지 못할 우려가 있다. 또한, 압력이 20기압을 상회하는 경우 고압 수소 열처리 효율이 떨어지는 문제가 있다.
상기 고압 수소 열처리의 온도는 200℃ 내지 400℃ 이하일 수 있다. 만일 상기 고압 수소 열처리의 온도가 200℃ 미만일 경우, 열처리 효율이 떨어질 우려가 있다. 또한 온도가 400℃를 상회하는 경우 소자의 손상 문제가 있다.
따라서, 도핑 산화막(210) 내 이동할 수 있는 양성자(10)를 이용하여 후술할 나노선(400) 채널의 전도도를 조절할 수 있다.
도 1d를 참조하면, 상기 도핑 산화막(210) 상의 상기 패턴된 마스크(310)가 제거된다. 예를 들어, 패턴된 고농도 불순물이 주입된 n형 다결정 실리콘막은 습식 식각(wet etching)을 통해 제거된다. 따라서, p형 기판(100)과 도핑 산화막(210)이 잔류된다.
도 1e를 참조하면, 상기 패턴된 마스크가 제거된 도핑 산화막(210) 상에 나노선(400)을 형성한다. 상기 나노선(400)은 반도체 나노선, 나노 튜브, 탄소 나노 튜브, 나노 입자 또는 그래핀을 포함할 수 있다.
상기 나노선(400) 양단에 소스 전극(500)과 드레인 전극(600)을 형성한다. 일반적으로 포토리소그래피 공정을 통해 소스 전극(500)과 드레인 전극(600)을 형성시킬 수 있다. 상기 소스 전극(500)과 상기 드레인 전극(600)은 접착층과 산화방지막층의 2층 구조로 이루어지는 것이 바람직하다. 예컨대 나노선 상에 접착층이 배치되고, 접착층 상부에 접착층의 산화를 방지하기 위한 산화방지막층의 적층구조가 형성될 수 있다.
예를 들어, 나노선(400)으로 산화아연 나노선이 사용될 경우, 먼저 접착층으로는 타이타늄(Ti), 탄탈륨(Ta), 알루미늄(Al) 및 나이오븀(Nb) 금속들 중 어느 하나로 이루어질 수 있으며, 산화아연 나노선과 오믹 컨택(ohmic contact)을 이루는 금속이어야 한다. 다만, 이에 한정되지는 않는다.
또한, 접착층의 산화를 방지하기 위한 산화방지막층은 금(Au), 백금(Pt) 및 팔라듐(Pd) 금속들 중 어느 하나가 사용될 수 있다. 다만, 이에 한정되지는 않는다.
실험예
이하, 본 발명의 이해를 돕기 위하여 바람직한 실험예(example)를 제시한다. 다만, 하기의 실험예는 본 발명의 이해를 돕기 위한 것일 뿐, 본 발명이 하기의 실험예에 의해 한정되는 것은 아니다.
도 2는 본 발명의 일 실시예에 따른 나노선 전계효과 트랜지스터 메모리 소자의 이미지이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 나노선 전계효과 트랜지스터 메모리 소자의 SEM(Scanning Electron Microscope) 이미지이다. 나노선(400)의 직경이 약 100nm임을 나타낸다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 나노선 전계효과 트랜지스터 메모리 소자의 모식도와 기본 동작원리를 나타낸 일 측면도들이다.
도 3a를 참조하면, 고농도 불순물 주입된 p형 기판(100)이 준비된다. 특히, 상기 p형 기판(100)은 0.05Ω·cm의 비저항을 가진 p형 실리콘 기판이다. 또한, 상기 p형 기판(100) 상에 도핑 산화막(210), 나노선(400) 및 소스 전극(500)과 드레인 전극(600)이 연속적으로 적층되어 있다. 상기 도핑 산화막(210)의 두께는 약 100nm이다.
상기 도핑 산화막(210)은 도 1a 내지 도 1e에 개시된 공정에 의하여 생성된다. 고압 수소 열처리 조건으로 400℃, 10기압에서 약 40분간 고순도 수소(H2)가스가 산화막(200) 내에 주입되어 산화막(200)이 양성자가 주입된 도핑 산화막(210)으로 개질된다.
상기 나노선(400)은 ZnO 나노선이고, 직경은 약 100nm이다.
상기 소스 전극(500)과 드레인 전극(600)은 약 30nm 두께의 Ti 접착층 및 약 40nm 두께의 Au 산화방지막층이 차례로 적층된 2층 구조를 포함한다.
상기 p형 기판(100)은 기판 역할과 제작되어진 금속 산화물 반도체(MOS - Metal Oxide Semiconductor)의 게이트 전극 역할을 동시에 수행한다.
또한, 상기 도핑 산화막(210)은 게이트 절연막의 역할을 수행한다. 또한, 상기 나노선(400)은 채널 역할을 수행한다.
상기 p형 기판(100)을 통해 인가된 바이어스에 의해 상기 도핑 산화막(210) 내 전기장이 형성된다.
형성된 전기장에 의해 상기 도핑 산화막(210) 내에 잔류하는 양성자들(10)은 도핑 산화막(210)의 표면 영역으로 이동할 수 있다. 즉, 양성자들(10)의 이동은 p형 기판(100)에 인가되는 바이어스에 의해 수행된다. 전술한 바대로 양성자들(10)은 고압 수소 열처리에 의해 주입된 상태이다.
예컨대, 도 3b에서 개시된 바와 같이, p형 기판(100)에 (-) 전압이 인가되는 경우, 정전기적인 인력에 의해 양성자(10)는 p형 기판(100)과 접하는 계면으로 이동한다.
또한, 도 3c에서 개시된 바와 같이, p형 기판(100)에 (+) 전압이 인가되는 경우, 정전기적인 척력에 의해 양성자(10)는 나노선(400)이 형성된 방향으로 이동한다.
따라서, 상기 양성자(10)의 전기장에 의한 이동에 의해 나노선(400)의 전도도가 영향을 받아 메모리 효과를 얻게 된다.
즉, 도 3b의 경우, 소스 전극(500)과 드레인 전극(600) 사이에 일정한 바이어스가 인가되어, 나노선(400)의 전자가 이동하더라도, 상대적으로 먼 거리에 배치된 양성자들(10)의 정전기적 인력의 영향을 미세하게 받는다. 따라서, 도 3c에 비해 나노선(400)은 높은 전도도를 가진다.
반면, 도 3c의 경우, 채널 역할을 수행하는 나노선(400)에 대해 상대적으로 가까운 거리에 양성자들(10)이 배치된다. 따라서, 나노선(400) 상의 전자들은 정전기적 인력에 의해 트랩(trap)되는 경향을 가진다. 전자의 트랩에 의해 나노선(400)의 저항은 증가하는 양상을 가진다.
도 4는 본 발명의 일 실시예에 따른 나노선 전계효과 트랜지스터 메모리 소자의 메모리 스위칭 동작을 나타내는 도면이다. 도 3a에서 상술한 나노선 전계효과 트랜지스터 메모리 소자를 이용하여 그 특성을 측정한다.
도 4를 참고하면, VDS(Drain Source Voltage)는 0.1V로 고정하고 게이트에 주는 전압(Gate voltage)(V)을 시간(Time)(sec)에 따라 극성을 바꾸어 주면서 그에 따른 드레인 전류(Drain current)(A)의 크기의 변화를 측정한다.
게이트에 주는 전압의 극성이 음에서 양으로 바뀌면서 도핑 산화막(210) 내에 주입된 양성자들(10)이 나노선에 가까워 질 때, 전도도가 낮아지면서 낮은 드레인 전류가 측정된다.
상기 양성자들(10)이 나노선에 가까워지면 나노선 내에 있는 전자를 포획(trap)하여 전도도가 감소되기 때문이다.
반면에, 게이트 전압의 극성이 양에서 음으로 바뀌면서 도핑 산화막(210) 내 형성된 양성자들(10)이 나노선에서 멀어지고, 전도도가 높아지면서 높은 드레인 전류가 측정된다.
따라서, 도 4는 메모리 스위칭 특성이 시간(Time)(sec)에 따라 반복적으로 잘 유지되는 것을 나타낸다.
도 5a와 도 5b는 본 발명의 일 실시예에 따른 나노선 전계효과 트랜지스터 메모리 소자의 게이트에 전압을 주는 시간(Pulse width)(sec)에 따른 나노선 메모리 소자의 문턱전압(Threshold voltage)(V) 변화를 보여준 그래프이다. 도 3a에서 상술한 나노선 전계효과 트랜지스터 메모리 소자를 이용하여 그 특성을 측정한다.
도 5a는 VG(Gate voltage)는 -20V이고 IDS(Drain Source current)는 1nA의 조건에서 특성을 관찰한다.
도 5a는 게이트에 시간을 점차 길게 주면서 음의 극성을 갖는 전압을 주었을 때, 도핑 산화막(210) 내 양성자들(10)의 이동에 따라 문턱전압(Threshold voltage)이 음의 전압 방향으로 이동한다.
도 5b는 VG는 +15V이고 IDS는 1nA의 조건에서 특성을 관찰한다.
도 5b는 게이트에 시간을 점차 길게 양의 극성을 갖는 전압을 주었을 때에는, 메모리 소자의 문턱전압(Threshold voltage)이 양의 전압 방향으로 이동한다.
도 6은 본 발명의 일 실시예에 따른 나노선 전계효과 트랜지스터 메모리 소자의 재현성 있는 전기적인 특성을 보여준 그래프이다.
도 3a에서 상술한 나노선 전계효과 트랜지스터 메모리 소자를 이용하여 그 특성을 측정한다.
나노선 전계효과 트랜지스터 메모리 소자의 게이트 역할을 하는 p형 기판(100)에 양의 극성을 갖는 전압을 짧게 준 후에 도 6의 드레인 전류(Drain current)(nA)와 게이트 전압(Gate voltage)(V)의 그래프에서 보이는 것처럼 소자의 전달특성 내 문턱전압(Threshold voltage)이 양의 방향으로 이동한다. 이는 채널 역할을 수행하는 나노선의 하부에 양성자들이 집중되고, 양성자의 트랩현상에 의해 전자들이 포획되어 채널을 통한 전류의 이동이 원활하지 않음을 나타낸다.
반면에 음의 극성을 갖는 전압을 짧게 준 후에는 소자의 전달특성 내 문턱전압(Threshold voltage)이 음의 방향으로 이동한다.
이는 채널 역할을 수행하는 나노선의 하부로부터 상대적으로 먼 거리에 양성자들이 배치되어 양성자의 트랩 영향이 크지 않아서 채널을 통한 전류의 이동이 원활함을 나타낸다. 또한, 상기 양성자들(10)이 도핑 산화막(210) 내에 남아 있어 부가적인 전계를 형성하여 나노선(400) 내 전도 전자들이 더 많이 형성된다.
게이트 전극에 주어지는 전압의 극성에 따라 나노선(400) 내 전도 전자들의 양이 변화되고, 그에 따라 나노선(400)의 전도도가 변하여 도 6과 같이 소자의 전달특성 내 문턱전압(Threshold voltage)이 반복적으로 이동할 수 있게 된다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형 및 변경이 가능하다.
10: 양성자 100: p형 기판
200: 산화막 210: 도핑 산화막
300: 마스크 310: 패턴된 마스크
400: 나노선 500 : 소스 전극
600: 드레인 전극
200: 산화막 210: 도핑 산화막
300: 마스크 310: 패턴된 마스크
400: 나노선 500 : 소스 전극
600: 드레인 전극
Claims (13)
- p형 기판;
상기 p형 기판 상에 형성된, 두께 30nm 내지 100nm의 도핑 산화막;
상기 도핑 산화막 상에 형성된 나노선; 및
상기 나노선 양단에 형성된 소스 전극과 드레인 전극을 포함하고,
상기 도핑 산화막은 2기압 내지 20기압에서 고압 수소 열처리하여 주입된 양성자를 포함하며,
상기 주입된 양성자는 상기 p형 기판에 인가되는 전압의 극성에 따라 상기 나노선의 전기 전도 문턱전압을 조절하는 나노선 전계효과 트랜지스터 메모리 소자. - 제1항에 있어서,
상기 p형 기판은 p형 Si 기판인 나노선 전계효과 트랜지스터 메모리 소자. - 제1항에 있어서,
상기 도핑 산화막은 도핑 실리콘 열산화막인 나노선 전계효과 트랜지스터 메모리 소자. - 삭제
- 제1항에 있어서,
상기 나노선은 반도체 나노선, 나노 튜브, 탄소 나노 튜브, 나노 입자 또는 그래핀을 포함하는 나노선 전계효과 트랜지스터 메모리 소자. - 제1항에 있어서,
상기 소스 전극과 드레인 전극은 접착층과 산화방지막층의 2층 구조인 나노선 전계효과 트랜지스터 메모리 소자. - 제6항에 있어서,
상기 접착층은 Ti, Ta, Al 또는 Nb이고 상기 산화방지막층은 Au, Pt 또는 Pd인 나노선 전계효과 트랜지스터 메모리 소자. - 제1항에 있어서,
상기 고압 수소 열처리의 온도는 200℃ 내지 400℃인 나노선 전계효과 트랜지스터 메모리 소자. - p형 기판을 준비하는 단계;
상기 p형 기판 상에 두께 30nm 내지 100nm의 산화막을 형성하는 단계;
상기 산화막 상에 마스크를 형성하는 단계;
상기 마스크를 패터닝 하여 패턴된 마스크를 형성하는 단계;
상기 패턴된 마스크의 개방 공간을 통해 상기 산화막 내에 2기압 내지 20기압의 고압 수소 열처리를 이용하여 양성자를 주입하여 도핑 산화막을 형성하는 단계;
상기 도핑 산화막 상의 상기 패턴된 마스크를 제거하는 단계;
상기 패턴된 마스크가 제거된 도핑 산화막 상에 나노선을 형성하는 단계; 및
상기 나노선 양단에 소스 전극과 드레인 전극을 형성하는 단계를 포함하는 나노선 전계효과 트랜지스터 메모리 소자의 제조방법. - 제9항에 있어서,
상기 고압 수소 열처리의 온도는 200℃ 내지 400℃인 나노선 전계효과 트랜지스터 메모리 소자의 제조방법. - 제9항에 있어서,
상기 나노선은 반도체 나노선, 나노 튜브, 탄소 나노 튜브, 나노 입자 또는 그래핀을 포함하는 나노선 전계효과 트랜지스터 메모리 소자의 제조방법. - 제9항에 있어서,
상기 소스 전극과 드레인 전극은 접착층과 산화방지막층의 2층 구조인 나노선 전계효과 트랜지스터 메모리 소자의 제조방법. - 제9항에 있어서,
상기 도핑 산화막 내 이동할 수 있는 양성자를 이용하여 상기 나노선 의 전도도를 조절하는 것을 특징으로 하는 나노선 전계효과 트랜지스터 메모리 소자의 제조방법.
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