KR101026160B1 - 하이브리드형 나노소자 논리회로 및 그 제조 방법 - Google Patents

하이브리드형 나노소자 논리회로 및 그 제조 방법 Download PDF

Info

Publication number
KR101026160B1
KR101026160B1 KR1020080117857A KR20080117857A KR101026160B1 KR 101026160 B1 KR101026160 B1 KR 101026160B1 KR 1020080117857 A KR1020080117857 A KR 1020080117857A KR 20080117857 A KR20080117857 A KR 20080117857A KR 101026160 B1 KR101026160 B1 KR 101026160B1
Authority
KR
South Korea
Prior art keywords
logic circuit
drain electrode
type semiconductor
transistor
carbon nanotube
Prior art date
Application number
KR1020080117857A
Other languages
English (en)
Other versions
KR20100059179A (ko
Inventor
이탁희
조건호
홍웅기
김계령
Original Assignee
한국원자력연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국원자력연구원 filed Critical 한국원자력연구원
Priority to KR1020080117857A priority Critical patent/KR101026160B1/ko
Publication of KR20100059179A publication Critical patent/KR20100059179A/ko
Application granted granted Critical
Publication of KR101026160B1 publication Critical patent/KR101026160B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes

Abstract

본 발명은 하이브리드형 나노소자 논리회로에 관한 것으로서, 더욱 상세하게는 n형 반도체 나노와이어 트랜지스터와 p형 반도체 탄소나노튜브 트랜지스터를 이용하여 하이브리드형 나노소자 논리회로를 제조함으로써, 별도의 추가 장치 없이 회로를 구성하는 트랜지스터의 문턱전압을 정확하게 제어하고, 양성자 빔을 조사하여, 조사하는 양성자 빔의 도즈량에 따라 나노소자 논리회로의 구동전압을 선택적으로 조절 가능한 저전압, 고성능의 하이브리드형 나노소자 논리회로 및 그 제조 방법에 관한 것이다.
본 발명은, 실리콘 산화막이 형성되어 있는 실리콘 기판과, 상기 기판 일측에 형성된 소스 전극과 드레인 전극 및 이를 연결하는 반도체 탄소나노튜브로 이루어진 p형 반도체 탄소나노튜브 트랜지스터와, 상기 기판 타측에 형성된 소스 전극과 드레인 전극 및 이를 연결하는 산화아연(ZnO)반도체 나노와이어로 이루어진 n형 반도체 나노와이어 트랜지스터와, 상기 p형 반도체 탄소나노튜브 트랜지스터의 드레인 전극과 상기 n형 반도체 나노와이어 트랜지스터의 드레인 전극을 연결하는 금속라인으로 구성되는 것을 특징으로 하는 하이브리드형 나노소자 논리회로를 제공한다.
하이브리드형 나노소자 논리회로, n형 반도체 나노와이어, p형 반도체 탄소 나노튜브, 양성자 빔, 구동전압 제어, 빔 조사

Description

하이브리드형 나노소자 논리회로 및 그 제조 방법{Hybrid nano-logic circutis and the method of manufacturing the same}
본 발명은 하이브리드형 나노소자 논리회로에 관한 것으로서, 더욱 상세하게는 n형 반도체 나노와이어 트랜지스터와 p형 반도체 탄소나노튜브 트랜지스터를 이용하여 하이브리드형 나노소자 논리회로를 제조함으로써, 별도의 추가 장치 없이 회로를 구성하는 트랜지스터의 문턱전압을 정확하게 제어하고, 양성자 빔을 조사하여, 조사하는 양성자 빔의 도즈량에 따라 나노소자 논리회로의 구동전압을 선택적으로 조절 가능한 저전압, 고성능의 하이브리드형 나노소자 논리회로 및 그 제조 방법에 관한 것이다.
종래의 반도체 제조기술에 있어서는, 일정한 파장의 빛을 이용하여 설계한 웨이퍼상에 패턴을 형성하는 리소그래피 기술과 식각과정을 중심으로 소자를 제조하는 탑-다운(top-down) 방식이 주를 이루었으나, 반도체 소자의 크기 감소 및 집적화가 급격히 진행됨에 따라 고전적인 구조의 상보형 금속 산화막 반도체(Complementary metal oxide semiconductor : CMOS)소자의 축소에 있어 물리적·기술적 한계로 인해, 새로운 패러다임(Paradigm)을 제공할 나노구조체를 이용한 바 텀-업(bottom-up)방식의 기술에 대한 관심과 연구가 활발히 이루어지고 있다.
특히 이러한 바텀-업 방식의 일환으로 반도체 나노와이어와 탄소나노튜브 관련 기술은 세계를 변화시킬 10대 신기술 가운데 하나로 꼽히며, 현재 나노테크놀리지 분야에서 가장 효율적인 분야 가운데 하나로 평가되고 있다.
실제 나노구조체를 이용한 전자소자 응용에서 나노와이어 및 탄소나노튜브 채널(Channel)로 구성된 트랜지스터를 제조하고 차세대 CMOS 기술로서의 가능성을 타진하는 나노와이어 및 탄소나노튜브 논리회로 개발에 대한 보고가 일부 진행되어 왔다. 그러나 이러한 모든 시도는 근본적으로 트랜지스터의 문턱전압 제어능력(Threshold voltage controllability)이 보장되어, 논리회로를 구성하는 트랜지스터들 간의 전압 및 전류가 잘 매칭(Matching)되어야만 논리회로의 소비전력 감소와 성능 향상을 기대할 수 있다.
최근 마(Ma) 연구팀[Ma e al., Nano Lett. 7, 3300. (2007)]은 n형 나노와이어를 이용한 인버터(Inverter or Not) 논리회로를 발표하였고, 바치톨드(Bachtold) 연구팀[Bachtold et al., Science 9, 1317. (2001)]은 p형 탄소나노튜브를 이용한 인버터 논리회로에 대한 연구를 보고하였다. 또한, 장(Zhang) 연구팀은[Zhang et al., Nano Lett. 7, 3603. (2007)] n형과 p형이 제어된 탄소나노튜브를 이용하여 상보성 나노소자 인버터를 보고하였다.
그러나, 나노와이어 및 탄소나노튜브를 이용한 논리회로 구현에 있어서, 논리회로를 구성하고 있는 트랜지스터의 문턱전압을 정확하게 제어하기 어려운 문제점으로 인해 올바른 논리소자의 구동에 큰 제약을 가져왔다. 예를 들어, 인버터 논 리회로의 구동은 입력전압이 로지컬(logical) 0일 때 출력전압이 로지컬 1에 해당하는 결과 값이 나와야 하는데, 잘못된 논리회로의 동작전압을 가질 경우 정확한 회로의 구동을 보일 수 없다. 이러한 경우, 추가적인 장치로 레벨 쉬프팅 엘레멘트(level shifting element)를 장착하여 문제점을 해결할 수 있지만, 회로의 복잡성과 전력소모의 증가를 가져오기 때문에 고집적회로를 구현함에 있어서 단점으로 작용하다.
또한, 나노와이어 및 탄소나노튜브와 같은 나노구조체는 단일물질에 대해 동일한 전기적 특성을 갖는 n형과 p형 반도체의 제어에 한계점을 가지고 있다. 예를 들어, 탄소나노튜브 트랜지스터는 우수한 p형 반도체 특성을 보여주지만, 상대적으로 낮은 n형 반도체 탄소나노튜브 트랜지스터의 전기적 특성과 대기 중에서 불안정한 소자 특성으로 시간에 따른 전기적 특성의 변화를 가져온다.
이와 같이, 종래의 기술을 이용한 나노구조체의 상보성 도핑(Complementary doping)을 통해 나노소자의 전기적 특성을 정확하게 동일하게 제어하기 위한 기술적 어려움으로, 나노소자를 이용한 고성능 논리회로 구현에 제약으로 작용한다.
본 발명은 상기한 종래 기술에 따른 문제점을 해결하기 위한 것이다. 즉, 본 발명의 목적은, n형 반도체 나노와이어 트랜지스터와 p형 반도체 탄소나노튜브 트랜지스터를 이용하여 하이브리드형 나노소자 논리회로를 제조함으로써, 별도의 추가 장치 없이 회로를 구성하는 트랜지스터의 문턱전압을 정확하게 제어하고, 양성자 빔을 조사하여, 조사하는 양성자 빔의 도즈량에 따라 나노소자 논리회로의 구동전압을 선택적으로 조절 가능한 저전압, 고성능의 하이브리드형 나노소자 논리회로 및 그 제조 방법을 제공함에 있다.
상기의 목적을 달성하기 위한 기술적 사상으로서 본 발명은, 실리콘 산화막이 형성되어 있는 실리콘 기판과, 상기 기판 일측에 형성된 소스 전극과 드레인 전극 및 이를 연결하는 반도체 탄소나노튜브로 이루어진 p형 반도체 탄소나노튜브 트랜지스터와, 상기 기판 타측에 형성된 소스 전극과 드레인 전극 및 이를 연결하는 산화아연(ZnO)반도체 나노와이어로 이루어진 n형 반도체 나노와이어 트랜지스터와, 상기 p형 반도체 탄소나노튜브 트랜지스터의 드레인 전극과 상기 n형 반도체 나노와이어 트랜지스터의 드레인 전극을 연결하는 금속라인으로 구성되는 것을 특징으로 하는 하이브리드형 나노소자 논리회로를 제공한다.
또한, 본 발명은 실리콘 산화막이 형성되어 있는 실리콘 기판상의 미리 설정된 일정 영역에 반도체 탄소나노튜브를 도포하는 단계와, 상기 도포된 반도체 탄소나노튜브 위에 소스 전극과 드레인 전극을 형성하는 단계와, 상기 소스 전극과 드레인 전극 사이에 도포되어 상기 소스 전극과 드레인 전극을 연결하고 있는 소정 부위의 반도체 탄소나노튜브를 제외한 나머지 영역의 탄소나노튜브를 제거하는 단계와, 상기 실리콘 기판상의 미리 설정된 일정 영역에 반도체 나노와이어를 도포하는 단계와, 상기 도포된 반도체 나노와이어 위에 소스 전극과 드레인 전극을 형성하는 단계와, 상기 반도체 탄소나노튜브와 연결된 드레인 전극과 상기 반도체 나노와이어와 연결된 드레인 전극을 금속라인으로 연결하는 단계를 포함하여 구성되되, 상기 기판상에 형성된 반도체 탄소나노튜브와 반도체 나노와이어에 양성자 빔을 조사하는 단계가 추가로 포함되는 것을 특징으로 하는 하이브리드형 나노소자 논리회로 제조 방법을 제공한다.
본 발명에 따른 하이브리드형 나노소자 논리회로 및 그 제조 방법은, n형 반도체 나노와이어 트랜지스터와 p형 반도체 탄소나노튜브 트랜지스터를 이용하여 제조된 하이브리드형 나노소자 논리회로에 양성자 빔을 조사하여, 조사하는 양성자 빔의 도즈량에 따라 나노소자 논리회로의 구동전압이 선택적으로 조절 가능하며, 올바른 회로 구동과 소자의 소비전력 감소 및 성능 향상을 용이하게 구현 가능할 수 있게 한다.
또한, 본 발명은 양성자 빔을 이용해 논리회로에 별도의 추가 장치 없이 회로를 구성하는 트랜지스터들의 문턱전압을 제어하고, 양성자 빔의 도즈량에 따라 올바른 회로의 동작과 성능 향상을 위한 회로 디자인 방법을 제공한다.
이하, 본 발명의 바람직한 실시예를 첨부 도면에 의거하여 상세하게 설명하 기로 한다.
도 1 및 도 2는 본 발명의 일실시예에 따라 하이브리드형 나노소자 논리회로를 제조하는 과정을 순차적으로 보여주고 있는 순서도이며, 도 3은 도 1 및 도 2에 도시된 과정에 따라 제조된 바텀-게이트 구조를 가진 n형 반도체 나노와이어와 p형 반도체 탄소나노튜브 하이브리드 채널로 구성된 상보성 인버터 회로에 양성자 빔을 조사하는 과정을 보여주는 단면도이다.
하이브리드형 나노소자 논리회로를 제조하기 위해서는 먼저, 도 2의 (a)와 같이 분산된 p형 반도체 탄소나노튜브(250)를 실리콘 산화막(220)이 형성된 실리콘 기판(210) 위에 도포한다(S110). 이때, p형 반도체 탄소나노튜브(250)가 도포되는 영역 외에는 포토레지스터(photoresist, 280)를 이용하여 커버함으로써 후에 도포될 반도체 나노와이어 영역과 반도체 탄소나노튜브 영역을 구분시킨다.
반도체 탄소나노튜브를 제조하는 과정에 있어서는, 아크 방전법(Arc-discharge), 플라즈마 반응법(Plasma reaction), 화학증착법(Chemical Vapor Deposition), 단일벽 탄소나노튜브, 다중벽 탄소나노튜브, 탄소나노튜브 번들을 제조하는 방법 등이 모두 사용 가능하다.
도포방법으로는 탄소나노튜브를 용액과 함께 드롭(drop)한 후 용액을 증발시키는 용액드롭(solution drop)방법 또는 스핀코팅(spin coating)방법 등을 사용할 수 있으며, 분산방법으로는 기계적 분산 방법인 초음파 처리, 볼밀링, 연마와 마찰, 높은 전단력을 이용한 분산과, 용매와 분산제를 이용한 분산, 강산을 이용한 분산, 고분자를 이용한 분산 등을 사용할 수 있다. 도 4는 본 발명의 일실시예에 따라 다이클로벤젠(1,2-diclhlorobenzene)용액에서 초음파 처리로 분산되어 용액과 함께 기판에 뿌려진 단일벽 탄소나노튜브 네트워크의 원자힘현미경(Atomic Force Microscope) 사진이다.
이후, 포토레지스터(280)를 제거한 뒤, 분산 및 도포용액으로 사용된 다이클로벤젠을 탄소나노튜브 표면에서 제거하기 위해 180℃의 진공 오븐에서 24시간 동안 열처리를 진행한다.
이어서 도 2의 (b)와 같이, 리소그래피 공정을 통해 반도체 탄소나노튜브의 소스 전극(230a)과 드레인 전극(230b)을 형성한다(S120). 이때, 소스 전극(230a)과 드레인 전극(230b) 사이의 거리는 3-4μm정도, 두께는 100nm~200nm로 형성하는 것이 바람직하며, 반도체 탄소나노튜브와의 접촉저항을 최소화하기 위해 반도체 탄소나노튜브와 오믹컨텍(Ohmic Contact)을 이루는 금속층으로 형성한다. 바람직하게는, 상기 소스 전극(230a)과 드레인 전극(230b)은 50nm~100nm 두께의 타이타늄(Ti), 백금(Pt), 금(Au), 팔라듐(Pd) 등의 오믹접촉층(232)과, 그 위에 50nm~100nm 두께로 금(Au), 백금(Pt), 혹은 팔라듐(Pd) 등의 금속으로 형성된 산화 방지막(234)으로 구성한다.
이후, 도 2의 (c)와 같이 소스 전극(230a)과 드레인 전극(230b) 사이에 복수개의 탄소나노튜브가 연결되어 형성된 영역을 포토레지스터(280)를 이용해 커버한 뒤, 이산화탄소 스노우 젯 세척기법(CO2 Snow Jet cleaning) 또는 화학적 에칭 방 법(Reactive ion etch, RIE)등을 이용하여 포토레지스터가 도포된 영역 외의 탄소나노튜브를 제거한다. 이후, 도 2의 (d)와 같이 탄소나노튜브 영역의 포토레지스터(280)를 제거한다. 도 5는 본 발명의 일실시예로서 소스와 드레인 전극이 형성된 반도체 탄소나노튜브 트랜지스터의 원자힘현미경 사진이다. 도 5에 도시된 바와 같이, 본 발명에 따른 반도체 탄소나노튜브 트랜지스터에서는 다수개의 반도체 탄소나노튜브가 네트워크를 형성하며 소스와 드레인 전극을 연결하고 있음을 알 수 있다.
다음으로 도 2의 (e)와 같이 p형 반도체 탄소나노튜브 트랜지스터가 형성된 영역을 포토레지스터(photoresist, 280)를 이용하여 커버하고, n형 반도체 나노와이어(240)를 실리콘 산화막(220)이 형성된 실리콘 기판(210) 위에 도포한다(S130).
여기서, 나노와이어와 탄소나노튜브를 각각 논리회로의 반도체 채널로 사용하는 경우, 각각의 탄소나노튜브의 전류밀도는 나노와이어의 전류밀도에 비해 상대적으로 낮으므로 나노와이어 트랜지스터와 탄소나노튜브 트랜지스터간의 전류밀도의 균형을 이루기 위해서는 나노와이어 트랜지스터의 경우 단일 나노와이어를 이용하여 채널을 형성하고, 탄소나노튜브 트랜지스터의 경우에는 본 실시예에서와 같이 다수개의 탄소나노튜브를 통해 채널을 형성하는 것이 안정적이다.
반도체 나노와이어는 실리콘 기판, 알루미나 기판 등의 반도체 나노와이어 합성을 위한 기판상에서 반도체 나노와이어를 합성시켜 성장시키며, 반도체 나노와이어를 합성시키는데 있어서는, 화학기상증착법(Chemical Vapor Deposition, CVD), 유기금속화학기상증착법(Metalorganic Chemical Vapor Deposition), 레이저증착 법(Pulsed Laser Deposition, PLD), 분자선결정성장시스템(Molecular Beam Epitaxy, MBE)등, 촉매를 이용한 방법 또는 촉매를 이용하지 않은 방법 등이 모두 사용 가능하다. 도 6은 본 발명의 일실시예에 따라 금촉매 코팅된 알루미나 기판위에서 수직으로 성장된 산화아연(ZnO) 나노와이어의 주사전자현미경(Scanning Electron Microscope) 사진이다. 나노와이어가 합성되어 성장되면 반도체 나노와이어 기판을 용액에 담군 후 초음파진동(Sonication)을 통하여 합성된 나노와이어를 기판에서 분리시킨다.
상기 도포방법으로는 반도체 나노와이어를 용액과 함께 드롭한 후 용액을 증발시키는 용액드롭(solution drop)방법 또는 스핀코팅(spin coating)방법 등을 사용할 수 있으며, 상기 용액으로는 증류수, 에탄올, 아세톤, 메탄올 등을 사용할 수 있다.
이어서 도 2의 (f)와 같이, 리소그래피 공정을 통해 반도체 나노와이어의 소스 전극(230d)과 드레인 전극(230c)을 형성한다(S140). 이때, 소스 전극(230d)과 드레인 전극(230c) 사이의 거리는 3-4μ정도, 두께는 100nm~200nm로 형성하는 것이 바람직하며, 반도체 나노와이어와의 접촉저항을 최소화하기 위해 반도체 나노와이어와 오믹컨텍(Ohmic Contact)을 이루는 금속층으로 형성한다.
바람직하게는, 상기 소스 전극(230d)과 드레인 전극(230c)은 50nm~100nm 두께의 타이타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 나이오븀(Nb) 등의 일함수(work function)가 작은 금속들로 형성된 오믹접촉층(232)과, 그 위에 50nm~100nm 두께로 금(Au), 백금(Pt), 혹은 팔라듐(Pd) 등의 금속으로 형성된 산화 방지막(234)으로 구성한다. 도 7은 본 발명의 일실시예로서 소스와 드레인 전극이 형성된 산화아연(ZnO) 나노와이어 트랜지스터의 주사전자현미경 사진이다.
이어서 도 2의 (g)와 같이, 리소그래피 공정 혹은 새도우 마스크(Shadow mask)를 통해 n형 반도체 나노와이어 트랜지스터의 드레인 전극(230c)과 p형 반도체 탄소나노튜브 트랜지스터의 드레인 전극(230b)을 금속 라인(260)으로 연결하여 인버터 회로를 구성한다(S150). 바람직하게는, 상기 금속 라인(260)은 50nm~100nm 두께의 알루미늄(Al), 금(Au), 백금(Pt), 혹은 구리 등의 금속으로 구성한다.
이와 같이 제조된 나노소자 인버터 회로에 도 3과 같이, 양성자 빔(270)을 조사한다(S160). 양성자 빔의 조사는 상술한 바와 같이 형성된 논리회로에 있어서 n형 반도체 나노와이어 트랜지스터의 문턱전압을 보다 정밀하게 조절하여, 논리회로의 전기적 특성을 사용목적에 적합하게 특정하기 위한 것으로서, 논리회로의 구동전압의 변화에 대한 모델링을 가능하게 한다. 이와 관련하여서는, 후술하는 도 8 내지 도 10에 관련된 설명에서 보다 상세하게 설명하기로 한다.
본 실시예에서는 10MeV의 에너지를 갖는 양성자 빔을 6~60분의 시간동안 조사하여 회로에 조사되는 양성자의 조사량을 1011~1012protons/cm2 정도로 조절하였다. 또한, 본 실시예에서는 n형 반도체 나노와이어 트랜지스터와 p형 반도체 탄소나노튜브 트랜지스터로 구성된 나노소자 인버터의 제조를 완료한 후, 제조된 나노소자 인버터에 양성자 빔을 조사하였으나, 양성자 빔의 조사는 반드시 인버터의 제조완료후 수행될 필요는 없으며, 실리콘 기판 위에 나노와이어와 탄소나노튜브를 도포한 이후에는 언제든지 실시할 수 있다.
이하, 이와 같은 방법으로 형성된 하이브리드형 상보성 논리회로에 양성자 빔 조사에 따른 트랜지스터의 문턱전압 변화 및 논리회로의 구동전압 변화를 도 8 내지 도 10의 도면과 함께 설명하기로 한다.
도 8은 본 발명의 일실시예에 따라 하이브리드형 상보성 논리회로를 구성하는 n형 반도체 나노와이어 트랜지스터와 p형 반도체 탄소나노튜브 트랜지스터에 양성자 빔을 조사함에 따른 트랜지스터 소자의 전기적 특성 변화를 비교하여 보여주는 그래프로서, 게이트 전압에 따른 소스-드레인 전류의 변화를 살펴보기 위해, 나노와이어 트랜지스터와 탄소나노튜브 트랜지스터에 각각 1011protons/cm2, 1012protons/cm2의 도즈량으로 양성자 빔을 조사한 경우, 게이트 전압에 따른 소스-드레인 전류를 보여주고 있다.
도 8에 도시된 바와 같이, n형 반도체 나노와이어 트랜지스터의 경우, 양성자 빔이 조사되지 않은 소스-드레인 전류를 나타내는 흰구슬과 양성자 빔이 조사된 소스-드레인 전류를 나타내는 빨간구슬을 비교해보면, 1011protons/cm2의 낮은 도즈량을 조사한 경우에는 그래프가 문턱전압의 양의 방향으로 2.19V 이동하고, 1012protons/cm2의 높은 도즈량을 조사한 경우 문턱전압의 양의 방향으로 4.42V이동하여 더 큰 문턱전압의 변화가 나타남을 알 수 있다. 이와 달리, p형 반도체 탄소 나노튜브 트랜지스터의 경우, 양성자 빔이 조사되지 않은 소스-드레인 전류를 나타내는 흰구슬과 양성자 빔이 조사된 소스-드레인 전류를 나타내는 파란구슬을 비교해보면, 1011protons/cm2과 1012protons/cm2의 도즈량으로 양성자 빔을 각각 조사한 경우 모두 문턱전압의 변화가 없음을 알 수 있다.
상술한 바와 같이 n형 반도체 나노와이어 트랜지스터의 문턱전압 변화의 크기는 양성자 빔의 도즈량에 따라 조절이 가능하다. 다시 말해서, 양성자 빔 조사에 따라 선택적으로 n형 반도체 나노와이어 트랜지스터에 대해서만 문턱전압의 변화가 나타남을 알 수 있으며, 양성자 빔의 도즈량 변화로 n형 반도체 나노와이어 트랜지스터의 문턱전압 크기를 쉽게 제어할 수 있게 된다.
따라서, 이와 같이 양성자 빔을 이용하여 n형 반도체 나노와이어 트랜지스터의 문턱전압만을 변경 시킬 수 있는 구조로 인해, 나노와이어와 탄소나노튜브 하이브리드 채널을 이용한 인버터등의 논리회로 제조 후 양성자 빔 조사에 따라 전기적 특성변화가 더 용이하게 예측이 가능해지며, 양성자 빔 조사후 논리회로의 구동전압의 변화에 대한 모델링을 가능하게 한다.
도 9는 본 발명의 일실시예에 따라 나노와이어와 탄소나노튜브 나노소자로 구성된 하이브리드형 상보성 인버터 논리회로에 양성자 빔을 조사하여, 양성자 빔의 조사량에 따른 구동전압과 스위칭 특성 변화를 보여주는 그래프로서, 입력전압에 따른 출력전압과 입력전압에 따른 인버터 게인의 변화를 각각 1011protons/cm2, 1012protons/cm2의 도즈량으로 양성자 빔을 조사한 경우에 대해 보여주고 있다. 도 9에 도시된 바와 같이, 1011protons/cm2의 도즈량에서 보다 1012protons/cm2의 도즈량에서 n형 반도체 나노와이어 트랜지스터의 문턱전압의 변화가 더 큰 것을 보여주었고, 이러한 이유로 1011protons/cm2의 도즈량에서 보다 1012protons/cm2의 도즈량에서 인버터의 구동전압의 변화가 더 크게 나타남을 알 수 있다.
바람직하게는, 상기에 언급한 바와 같이 도즈량의 변화에 따른 트랜지스터의 문턱전압 변화를 알 수 있으며, 이는 인버터 논리회로의 동작전압 변화의 크기를 쉽게 예측 가능함을 보여준다. 또한, 잘못된 나노소자 논리회로의 동작전압을 별도의 추가 장치인 레벨 쉬프팅 엘레멘트없이 올바른 구동을 보이는 인버터 논리회로로 변화시킬 수 있음을 보여준다. 그리고, 양성자 빔 조사 후 인버터 게인이 크게 증가하여 논리회로의 스위칭 특성 또한 향상되었음을 알 수 있다. 인버터 게인의 증가는 로지컬 1에서 로지컬 0으로의 변화가 더욱 급격하게 변화하는 것을 의미하며, 이는 노이즈 마진의 향상으로 고집적 논리회로의 구현시 높은 신뢰성을 제공한다.
이와 같은 논리회로의 특성변화는 조사되는 양성자 빔의 에너지와 조사량에 따라 달라질 수 있으며, 통상 10KeV~800MeV 정도의 에너지를 갖는 양성자 빔을 108~1014protons/cm2의 범위에서 조사함으로써 다양한 특성변화를 도출해낼 수 있다.
따라서, 다른 도즈량을 갖는 양성자 빔을 각각의 인버터 소자에 선택적으로 조사하여 n형 반도체 나노와이어 트랜지스터와 p형 반도체 탄소나노튜브 트랜지스터 간의 문턱전압을 매치(Match)시킴으로서, 별도의 추가 장치 없이 원하는 동작전압 구간으로 인버터 회로를 디자인 및 변화시킬 수 있으며, 이를 통해 소비전력을 감소시키고, 인버터 게인과 노이즈 마진을 향상시켜 우수한 성능을 갖는 논리 소자 특성을 가능하게 하여 나노소자를 이용한 고집적 논리회로의 실용화에 대한 높은 신뢰성과 현실감을 제공한다.
도 10은 본 발명의 일실시예에 따라 n형 반도체 나노와이어와 p형 반도체 탄소나노튜브 하이브리드 채널로 구성된 NOR 게이트, NAND 게이트의 구조와 양성자 빔의 조사후 시간-출력전압 결과를 보여주는 그래프이다. 하이브리드 채널로 구성된 NOR 게이트, NAND 게이트에 양성자 빔을 조사한 경우, 도 10에서 나타나는 결과와 같이, 논리게이트는 바람직한 출력결과를 보여준다. 논리게이트는 0 또는 1로 입력되는 2진 정보를 처리하는 논리 회로로써, 2개 이상의 입력단자와 하나의 출력단자로 구성된다.
NOR게이트는 입력, 출력 중에 하나 이상의 입력이 1이면 출력은 0이 되고, 모든 입력이 0이면 출력은 1이 된다. 그리고 NAND 게이트는 논리역이 출력, 입력 중에 하나 이상의 입력이 0이면 출력이 1이 되고, 모든 입력이 1이 되면 출력은 0이 된다. 이러한 논리게이트는 논리게이트를 구성하는 반도체 소자들 간에 전류 및 문턱전압의 매치가 잘 이루어져야 바람직한 출력결과를 얻을 수 있다. 본 발명에서는, 논리게이트를 구성하는 나노와이어 트랜지스터와 탄소나노튜브 트랜지스터의 문턱전압을 양성자 빔을 이용해 선택적인 제어를 가능하게 하여 하이브리드형 상보성 논리회로의 바람직한 구동 결과를 보여준다.
상기 도 1 및 도 2에서는 바텀-게이트 구조를 갖는 나노와이어 트랜지스터와 탄소나노튜브 트랜지스터로 구성된 인버터 구조와 그 제조 과정을 보여주고 있으나, 본 발명은 바텀-게이트 구조를 가진 트랜지스터와 인버터에 한정되지 않고, 탑-로컬 게이트(top-local gate)구조를 가진 트랜지스터로 구성된 인버터와, 나노와이어 트랜지스터와 탄소나노튜브 트랜지스터에 금속게이트(metal gate) 전극이 직접 접촉된 구조를 가진 트랜지스터로 구성된 인버터에서도 응용이 가능함은 물론이다.
도 11은 본 발명의 다른 실시예에 따른 탑-로컬 게이트 구조를 가진 하이브리드형 상보성 인버터의 단면도이다.
도 11에 도시된 탑-로컬 게이트 구조를 가진 하이브리드형 상보성 인버터는 실리콘 산화막(220)이 형성된 실리콘 기판(210) 위에 n형 반도체 나노와이어(240)와 p형 반도체 탄소나노튜브(250)가 도포된 후 소스와 드레인 전극(230)이 형성된다. 또한, 도포된 n형 반도체 나노와이어(240)와 p형 반도체 탄소나노튜브(250) 상부에 게이트 절연막(310)이 형성되며, 게이트 절연막(310) 위에 탑게이트 전극(320)이 형성된다. 게이트 절연막(310)은 실리콘 산화막, 알루미늄 산화 막(Al2O3), 하프늄산화막(Hf20), 지르코늄산화막(ZrO2) 및 고분자 절연막 중의 하나를 사용할 수 있으며, 스퍼터링 증착기(Sputtering Deposition), 원자층증착기(Atomic Layer Depostion), 저압화학기상증착법(LPCVD) 등의 방법을 사용하여, 10nm~300nm의 두께로 형성된다.
이어서 리소그래피 공정 혹은 새도우 마스크(Shadow mask)를 통해 n형 반도체 나노와이어 트랜지스터의 드레인 전극(230c)과 p형 반도체 탄소나노튜브 트랜지스터의 드레인 전극(230b)을 금속 라인(260)으로 연결하여 인버터 회로를 구성한다.
도 12는 본 발명의 또 다른 실시예로서, 금속 탑-로컬 게이트 전극이 n형 반도체 나노와이어와 p형 반도체 탄소나노튜브 하이브리드 채널에 직접 접촉된 구조를 갖는 반도체 나노와이어와 탄소나노튜브 트랜지스터로 구성된 하이브리드형 상보성 인버터의 도면이다.
도 12에 도시된 바와 같이, 트랜지스터 채널에 금속게이트 전극이 직접 접촉된 구조를 가진 n형 반도체 나노와이어 트랜지스터와 p형 반도체 탄소나노튜브 트랜지스터로 구성된 하이브리드형 상보성 인버터는, 실리콘 산화막(220)이 형성된 실리콘 기판(210) 위에 n형 반도체 나노와이어(240)와 p형 반도체 탄소나노튜브(250)가 도포된 후 소스와 드레인 전극(230)이 형성되며, 상기 도포된 n형 반도체 나노와이어(240)와 p형 반도체 탄소나노튜브(250) 상부에 탑게이트 전극(320)이 n형 반도체 나노와이어(240)와 p형 반도체 탄소나노튜브(250)에 직접 접촉하여 형성된다.
이어서 리소그래피 공정 혹은 새도우 마스크(Shadow mask)를 통해 n형 반도체 나노와이어 트랜지스터의 드레인 전극(230c)과 p형 반도체 탄소나노튜브 트랜지스터의 드레인 전극(230b)을 금속 라인(260)으로 연결하여 인버터 회로를 구성한다.
상기 도 11 및 도 12에 도시된 구조와 같은 나노와이어 트랜지스터와 탄소나노튜브 트랜지스터로 구성된 인버터에 있어서도, 양성자 빔을 조사하여 그 구동전압을 선택적으로 조절하여 논리회로의 올바른 동작전압, 소비전력 감소, 소자 성능향상을 위한 방법으로 사용할 수 있음은 상술한 바와 같다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것은 아니며, 본 발명의 기술적 사상을 벗어나지 않는?뉩活? 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백하다 할 것이다.
본 발명은 양성자 빔의 도즈량 변화에 따라 트랜지스터의 문턱전압 변화를 알 수 있으며, 이는 인버터 논리회로의 동작전압 변화의 크기를 쉽게 예측 및 제어가 가능하여 회로디자인을 용이하게 한다.
또한, 논리회로에 별도의 추가 장치 없이 양성자 빔의 조사만으로 인버터 회로가 올바른 연산결과를 보여주는 방법을 제공하고, 높은 인버터 게인과 우수한 노이즈 마진을 갖는 인버터의 스위칭 특성을 개선하여 저소비전력과 논리회로 구현을 가능하게 하여 나노소자를 이용한 고집적 논리회로의 실용화에 대한 높은 신뢰성과 현실감을 제공한다.
도 1은 본 발명의 일실시예에 따라 하이브리드형 나노소자 논리회로를 제조하는 과정을 순차적으로 보여주고 있는 순서도.
도 2는 본 발명의 일실시예에 따라 하이브리드형 나노소자 논리회로를 제조하는 과정을 순차적으로 보여주고 있는 도면.
도 3은 바텀-게이트 구조를 가진 n형 반도체 나노와이어와 p형 반도체 탄소나노튜브 하이브리드 채널로 구성된 상보성 인버터 회로에 양성자 빔을 조사하는 과정을 보여주는 단면도.
도 4는 본 발명의 일실시예에 따라 기판에 뿌려진 단일벽 탄소나노튜브 네트워크의 원자힘현미경 사진.
도 5는 본 발명의 일실시예로서 소스와 드레인 전극이 형성된 반도체 탄소나노튜브 트랜지스터의 원자힘현미경 사진.
도 6은 본 발명의 일실시예에 따라 금촉매 코팅된 알루미나 기판위에서 수직으로 성장된 산화아연(ZnO) 나노와이어의 주사전자현미경 사진.
도 7은 본 발명의 일실시예로서 소스와 드레인 전극이 형성된 반도체 나노와이어 트랜지스터의 주사전자현미경 사진.
도 8은 본 발명의 일실시예에 따라 나노와이어와 탄소나노튜브 나노소자로 구성된 하이브리드형 상보성 인버터 논리회로에 양성자 빔을 조사함에 따른 트랜지스터 소자의 전기적 특성 변화를 비교하여 보여주는 그래프.
도 9는 본 발명의 일실시예에 따라 나노와이어와 탄소나노튜브 나노소자로 구성된 하이브리드형 상보성 인버터 논리회로에 조사된 양성자 빔의 조사량에 따른 구동전압과 스위칭 특성 변화를 보여주는 그래프.
도 10은 본 발명의 일실시예에 따라 n형 반도체 나노와이어와 p형 반도체 탄소나노튜브 하이브리드 채널로 구성된 NOR 게이트, NAND 게이트의 구조와 양성자 빔의 조사후 시간-출력전압 결과를 보여주는 그래프.
도 11은 본 발명의 다른 실시예에 따른 탑-로컬 게이트 구조를 가진 하이브리드형 상보성 인버터의 단면도.
도 12는 본 발명의 또 다른 실시예로서, 금속 탑-로컬 게이트 전극이 n형 반도체 나노와이어와 p형 반도체 탄소나노튜브 하이브리드 채널에 직접 접촉된 구조를 갖는 반도체 나노와이어와 탄소나노튜브 트랜지스터로 구성된 하이브리드형 상보성 인버터의 도면.
*도면의 주요 부분에 대한 부호의 설명*
210 : 실리콘 기판 220 : 실리콘 산화막
230 : 소스/드레인 전극 240 : 반도체 나노와이어
250 : 반도체 탄소나노튜브 260 : 금속 라인
270 : 양성자 빔 280 : 포토레지스터
310 : 게이트 절연막 320 : 탑게이트 전극

Claims (9)

  1. 하이브리드형 나노소자 논리회로에 있어서,
    실리콘 산화막이 형성되어 있는 실리콘 기판과;
    상기 기판 일측에 형성된 소스 전극과 드레인 전극 및 이를 연결하는 반도체 탄소나노튜브로 이루어진 p형 반도체 탄소나노튜브 트랜지스터와;
    상기 기판 타측에 형성된 소스 전극과 드레인 전극 및 이를 연결하는 산화아연(ZnO)반도체 나노와이어로 이루어진 n형 반도체 나노와이어 트랜지스터와;
    상기 p형 반도체 탄소나노튜브 트랜지스터의 드레인 전극과 상기 n형 반도체 나노와이어 트랜지스터의 드레인 전극을 연결하는 금속라인;
    으로 구성되는 것을 특징으로 하는 하이브리드형 나노소자 논리회로.
  2. 제 1항에 있어서,
    상기 p형 반도체 탄소나노튜브 트랜지스터는,
    다수개의 반도체 탄소나노튜브가 네트워크를 이루어 소스 전극과 드레인 전극을 연결하는 형태로 구성되는 것을 특징으로 하는 하이브리드형 나노소자 논리회로.
  3. 삭제
  4. 하이브리드형 나노소자 논리회로를 제조하는 방법에 있어서,
    실리콘 산화막이 형성되어 있는 실리콘 기판상의 미리 설정된 일정 영역에 반도체 탄소나노튜브를 도포하는 단계와;
    상기 도포된 반도체 탄소나노튜브 위에 소스 전극과 드레인 전극을 형성하는 단계와;
    상기 소스 전극과 드레인 전극 사이에 도포되어 상기 소스 전극과 드레인 전극을 연결하고 있는 소정 부위의 반도체 탄소나노튜브를 제외한 나머지 영역의 탄소나노튜브를 제거하는 단계와;
    상기 실리콘 기판상의 미리 설정된 일정 영역에 반도체 나노와이어를 도포하는 단계와;
    상기 도포된 반도체 나노와이어 위에 소스 전극과 드레인 전극을 형성하는 단계와;
    상기 반도체 탄소나노튜브와 연결된 드레인 전극과 상기 반도체 나노와이어와 연결된 드레인 전극을 금속라인으로 연결하는 단계;
    를 포함하여 구성되되,
    상기 기판상에 형성된 반도체 탄소나노튜브와 반도체 나노와이어에 양성자 빔을 조사하는 단계가 추가로 포함되는 것을 특징으로 하는 하이브리드형 나노소자 논리회로 제조 방법.
  5. 제 4항에 있어서,
    상기 하이브리드형 나노소자 논리회로 제조 방법은,
    상기 소스 전극과 드레인 전극을 연결하는 반도체 탄소나노튜브를 다수개의 네트워크로 형성함으로써 반도체 나노와이어와 상기 반도체 탄소나노튜브간의 전류밀도의 균형을 이루도록 구성하는 것을 특징으로 하는 하이브리드형 나노소자 논리회로 제조 방법.
  6. 삭제
  7. 제 4항에 있어서,
    상기 양성자 빔의 조사는 10KeV~800MeV의 에너지를 갖는 양성자 빔을 108~1014protons/cm2의 도즈량으로 조사하는 것을 특징으로 양성자 빔을 이용한 하이브리드형 나노소자 논리회로 제조 방법.
  8. 제 4항에 있어서,
    상기 양성자 빔의 조사는 실리콘 기판 상에 반도체 나노와이어 및 반도체 탄소나노튜브를 도포한 후 이루어지는 제조공정 중에 실시되는 것을 특징으로 하는 양성자 빔을 이용한 하이브리드형 나노소자 논리회로 제조 방법.
  9. 제 4항에 있어서,
    상기 양성자 빔의 조사는 하이브리드형 나노소자 논리회로의 제조가 완료된 후에 실시되는 것을 특징으로 하는 양성자 빔을 이용한 하이브리드형 나노소자 논리회로 제조 방법.
KR1020080117857A 2008-11-26 2008-11-26 하이브리드형 나노소자 논리회로 및 그 제조 방법 KR101026160B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080117857A KR101026160B1 (ko) 2008-11-26 2008-11-26 하이브리드형 나노소자 논리회로 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080117857A KR101026160B1 (ko) 2008-11-26 2008-11-26 하이브리드형 나노소자 논리회로 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20100059179A KR20100059179A (ko) 2010-06-04
KR101026160B1 true KR101026160B1 (ko) 2011-04-05

Family

ID=42360523

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080117857A KR101026160B1 (ko) 2008-11-26 2008-11-26 하이브리드형 나노소자 논리회로 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR101026160B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101172729B1 (ko) 2011-03-28 2012-08-14 한국과학기술연구원 금속 산화물 나노선을 갖는 인버터 및 그 제조 방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230163952A (ko) 2022-05-24 2023-12-01 김인겸 신형 전자회로소자 및 이의 제조방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6706566B2 (en) 2001-01-03 2004-03-16 International Business Machines Corporation Methodology for electrically induced selective breakdown of nanotubes
JP2007134721A (ja) 2005-11-10 2007-05-31 Internatl Business Mach Corp <Ibm> 相補型カーボン・ナノチューブ・トリプル・ゲート技術

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6706566B2 (en) 2001-01-03 2004-03-16 International Business Machines Corporation Methodology for electrically induced selective breakdown of nanotubes
JP2007134721A (ja) 2005-11-10 2007-05-31 Internatl Business Mach Corp <Ibm> 相補型カーボン・ナノチューブ・トリプル・ゲート技術

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101172729B1 (ko) 2011-03-28 2012-08-14 한국과학기술연구원 금속 산화물 나노선을 갖는 인버터 및 그 제조 방법

Also Published As

Publication number Publication date
KR20100059179A (ko) 2010-06-04

Similar Documents

Publication Publication Date Title
CN102576726B (zh) 隧道场效应晶体管及其制造方法
US6566704B2 (en) Vertical nano-size transistor using carbon nanotubes and manufacturing method thereof
US8524562B2 (en) Method for reducing Fermi-Level-Pinning in a non-silicon channel MOS device
US8022393B2 (en) Lithographic process using a nanowire mask, and nanoscale devices fabricated using the process
US10872973B2 (en) Semiconductor structures with two-dimensional materials
WO2009039338A1 (en) Dense array of field emitters using vertical ballasting structures
KR101076767B1 (ko) 나노소자 논리회로 및 그 제조방법
CN105247696A (zh) 制造有机电子装置的方法及有机电子装置
US7858147B2 (en) Interconnect structure and method of fabricating the same
KR101026160B1 (ko) 하이브리드형 나노소자 논리회로 및 그 제조 방법
CN207009481U (zh) 一种极化电场调控二维半导体能带结构
US8895425B2 (en) Method of forming channel layer of electric device and method of manufacturing electric device using the same
JP2010503994A (ja) 電界効果ヘテロ構造トランジスタ
US7436033B2 (en) Tri-gated molecular field effect transistor and method of fabricating the same
JP4774665B2 (ja) 半導体装置の製造方法
JP3707811B2 (ja) 量子効果装置及びその製造方法
KR102127740B1 (ko) 전계 효과 트랜지스터의 제조 방법 및 그래핀 소자에서 pmma를 제거하는 방법
KR20060050134A (ko) 캐리어 트래핑 물질을 구비한 유니폴라 나노튜브트랜지스터 및 그 제조방법
TW201041136A (en) Group III-V MOSFET having metal diffusion regions
KR100907241B1 (ko) 양성자 빔을 이용한 나노와이어 트랜지스터의 작동모드제어 방법
US9490300B2 (en) Complementary carbon nanotube neuron device
Legallais et al. Toward the integration of Si nanonets into FETs for biosensing applications
KR102545055B1 (ko) 다진법 연산을 위한 준-이종 반도체 접합 전자소자 및 이의 제조방법
US20220216306A1 (en) Producing an ohmic contact and electronic component with ohmic contact
US20200203646A1 (en) N-type end-bonded metal contacts for carbon nanotube transistors

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20131227

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170801

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180306

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20200303

Year of fee payment: 10