KR101228320B1 - Embedded substrate and method for manufacturing the embedded substrate - Google Patents
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Abstract
본 발명은, 반도체 칩 및 내층 회로 패턴이 배치된 내층 회로 기판과, 상기 내층 회로 기판 위에 배치되며 외층 회로 패턴이 형성된 외층 회로 기판과, 상기 내층 회로 기판과 상기 외층 회로 기판 사이에 배치되는 이방성 도전 물질을 포함하는 임베디드 회로 기판과 그 제조 방법을 제공한다. The present invention provides an inner circuit board having a semiconductor chip and an inner circuit pattern disposed thereon, an outer circuit board disposed on the inner circuit board and having an outer circuit pattern formed thereon, and an anisotropic conductive layer disposed between the inner circuit board and the outer circuit board. An embedded circuit board comprising a material and a method of manufacturing the same are provided.
임베디드 회로 기판, 이방성 도전 물질 Embedded circuit boards, anisotropic conductive materials
Description
본 발명은 임베디드 회로 기판에 관한 것으로서, 보다 상세하게는, 이방성 도전 물질을 사용하여 내부의 전기적인 연결을 수행하는 임베디드 회로 기판 및 그 제조 방법에 관한 것이다.The present invention relates to an embedded circuit board, and more particularly, to an embedded circuit board for performing electrical connection therein using an anisotropic conductive material and a manufacturing method thereof.
전자 산업의 발달에 따라, 전자 부품의 소형화 및 다기능화에 대한 요구가 점차 증가하고 있다.With the development of the electronic industry, the demand for miniaturization and multifunctionalization of electronic components is gradually increasing.
전자 부품의 소형화 및 다기능을 추구하려면, 전자 부품을 구성하고 있는 회로 기판도 고밀도로 집적화되어야 한다. 따라서, 최근에는 다층의 구조를 가지는 기판의 개발이 활발히 진행되고 있다.In order to miniaturize and multifunctional electronic components, circuit boards constituting the electronic components must also be integrated at high density. Therefore, in recent years, development of the board | substrate which has a multilayered structure is progressing actively.
다층의 구조를 가지는 기판은 그 내부에 능동 소자, 수동 소자 등의 회로 소자 및 내부 회로 패턴이 매립되는 임베디드 회로 기판(embedded substrate)의 형식을 가진다.A substrate having a multilayer structure has a form of an embedded substrate in which circuit elements such as active elements and passive elements and internal circuit patterns are embedded.
임베디드 회로 기판을 제조하는 방법은 여러 가지 방법이 있는데, 일반적으로 임베디드 회로 기판을 제조하기 위해서는 절연재를 적층시키는 방식이 많이 사 용된다. 그러한 방식에서는, 매립된 회로 소자 등과 외부 회로 패턴과의 인터커넥션(interconnection)이 중요한 문제가 된다. 즉, 그러한 인터커넥션을 위해서는 적층된 절연재를 관통하는 비어홀을 형성하고 형성된 비어홀을 도전성 물질로 충진하는 공정이 필요한데, 비어홀을 형성하는 과정에서 디스미어(Desmear) 공정의 어려움 등의 문제가 발생할 뿐만 아니라, 전체적으로 작업 시간 및 작업 공정이 많이 소요되는 문제점이 있었다.There are several methods for manufacturing an embedded circuit board. In general, in order to manufacture an embedded circuit board, a method of stacking insulating materials is widely used. In such a manner, interconnection with embedded circuit elements or the like and an external circuit pattern becomes an important problem. That is, for such interconnection, a process of forming a via hole penetrating the laminated insulation material and filling the formed via hole with a conductive material is required. In addition, a problem such as difficulty in a desmear process occurs in forming the via hole. In general, there was a problem that a large amount of time and work process.
따라서, 임베디드 회로 기판을 제조함에 있어, 제조 공정 및 제조 시간을 줄이면서 정밀도가 높은 회로 기판을 제조할 수 있는 새로운 제조 방법의 개발이 필요한 실정이다. Therefore, in manufacturing an embedded circuit board, it is necessary to develop a new manufacturing method capable of manufacturing a circuit board with high precision while reducing a manufacturing process and manufacturing time.
본 발명은, 이방성 도전 물질을 사용하여 내부의 전기적인 연결을 수행하는 임베디드 회로 기판 및 그 제조 방법을 제공하는 것을 주된 과제로 한다. It is a main object of the present invention to provide an embedded circuit board and a method for manufacturing the same, which perform electrical connection therein by using an anisotropic conductive material.
본 발명은, 반도체 칩 및 내층 회로 패턴이 배치된 내층 회로 기판;과, 상기 내층 회로 기판 위에 배치되며, 외층 회로 패턴이 형성된 외층 회로 기판;과, 상기 내층 회로 기판과 상기 외층 회로 기판 사이에 배치되는 이방성 도전 물질;을 포함하는 임베디드 회로 기판을 제공한다.The present invention includes an inner circuit board having a semiconductor chip and an inner circuit pattern disposed thereon, and an outer circuit board disposed on the inner circuit board and having an outer circuit pattern formed therebetween, and disposed between the inner circuit board and the outer circuit board. It provides an embedded circuit board comprising an anisotropic conductive material.
여기서, 상기 이방성 도전 물질은, 상기 내층 회로 패턴과 상기 외층 회로 패턴 사이의 전기적 연결을 수행할 수 있다.Here, the anisotropic conductive material may perform electrical connection between the inner circuit pattern and the outer circuit pattern.
여기서, 상기 이방성 도전 물질은 상기 반도체 칩과 상기 외층 회로 패턴 사이에 배치됨으로써, 상기 이방성 도전 물질의 도전성 물질은 상기 반도체 칩과 상기 외층 회로 패턴 사이의 전기적인 연결을 수행할 수 있다.Here, the anisotropic conductive material is disposed between the semiconductor chip and the outer layer circuit pattern, the conductive material of the anisotropic conductive material can perform an electrical connection between the semiconductor chip and the outer layer circuit pattern.
여기서, 상기 내층 회로 기판과 상기 외층 회로 기판 사이의 부분 중 상기 반도체 칩이 배치되지 않은 부분에는 절연층이 배치될 수 있다.Here, an insulating layer may be disposed in a portion of the portion between the inner layer circuit board and the outer layer circuit board where the semiconductor chip is not disposed.
또한, 본 발명은, (a) 반도체 칩 및 내층 회로 패턴이 배치된 내층 회로 기판을 준비하는 단계;와, (b) 상기 반도체 칩의 상면에는 이방성 도전 물질을 배치하고, 상기 내층 회로 기판의 부분 중 상기 반도체 칩이 배치되지 않는 부분에는 절연층을 배치하는 단계;와, (c) 상기 반도체 칩과 외층 회로 기판의 외층 회로 패 턴 사이의 전기적인 연결은 상기 이방성 도전 물질에 의해 수행되도록, 상기 절연층 및 상기 이방성 도전 물질의 상면에 상기 외층 회로 기판을 배치하는 단계;를 포함하는 임베디드 회로 기판의 제조 방법을 제공한다.In addition, the present invention comprises the steps of (a) preparing an inner layer circuit board on which a semiconductor chip and an inner layer circuit pattern are disposed; and (b) an anisotropic conductive material is disposed on an upper surface of the semiconductor chip, and part of the inner layer circuit board Arranging an insulating layer in a portion where the semiconductor chip is not disposed; and (c) the electrical connection between the semiconductor chip and the outer circuit pattern of the outer circuit board is performed by the anisotropic conductive material. Disposing the outer circuit board on the insulating layer and the top surface of the anisotropic conductive material.
여기서, 상기 내층 회로 패턴과 상기 외층 회로 패턴과의 전기적인 연결을 위해 상기 절연층에 연결홀을 형성하는 단계;와, 상기 연결홀에 연결부를 형성하는 단계를 더 포함할 수 있다.The method may further include forming a connection hole in the insulating layer to electrically connect the inner circuit pattern and the outer circuit pattern. The method may further include forming a connection part in the connection hole.
여기서, 상기 연결부는 도금법에 의해 형성될 수 있다.Here, the connection portion may be formed by a plating method.
여기서, 상기 (b)단계에 있어서, 상기 절연층은 스크린 프린팅 방법으로 배치될 수 있다.Here, in the step (b), the insulating layer may be arranged by the screen printing method.
여기서, 상기 (c)단계에 있어서, 상기 이방성 도전 물질을 가압하고 가열함으로써, 상기 반도체 칩과 상기 외층 회로 패턴 사이의 전기적인 연결은 상기 이방성 도전 물질의 도전성 물질에 의해 수행될 수 있다.In the step (c), by pressing and heating the anisotropic conductive material, electrical connection between the semiconductor chip and the outer layer circuit pattern may be performed by the conductive material of the anisotropic conductive material.
또한, 본 발명은, (a) 반도체 칩과 내층 회로 패턴이 배치된 내층 회로 기판을 준비하는 단계;와, (b) 상기 내층 회로 기판의 상면에 이방성 도전 물질을 배치하는 단계;와, (c) 상기 반도체 칩 및 상기 내층 회로 패턴과 외층 회로 기판의 외층 회로 패턴 사이의 전기적인 연결은, 상기 이방성 도전 물질에 의해 수행되도록, 상기 이방성 도전 물질의 상면에 상기 외층 회로 기판을 배치하는 단계;를 포함하는 임베디드 회로 기판의 제조 방법을 제공한다.In addition, the present invention comprises the steps of (a) preparing an inner layer circuit board on which a semiconductor chip and an inner layer circuit pattern are disposed; and (b) disposing an anisotropic conductive material on the upper surface of the inner layer circuit board; and (c Disposing the outer circuit board on the top surface of the anisotropic conductive material such that the electrical connection between the semiconductor chip and the inner circuit pattern and the outer circuit pattern of the outer circuit board is performed by the anisotropic conductive material. It provides a method of manufacturing an embedded circuit board comprising.
여기서, 상기 (c)단계에 있어서, 상기 이방성 도전 물질을 가압하고 가열함으로써, 상기 반도체 칩 및 상기 내층 회로 패턴과 상기 외층 회로 패턴 사이의 전 기적인 연결은, 상기 이방성 도전 물질의 도전성 물질에 의해 수행될 수 있다.Here, in the step (c), by pressing and heating the anisotropic conductive material, the electrical connection between the semiconductor chip and the inner layer circuit pattern and the outer layer circuit pattern, by the conductive material of the anisotropic conductive material Can be performed.
본 발명에 따르면, 적은 비용 및 제조 공수로도 정밀도가 높은 임베디드 회로 기판을 제조할 수 있는 효과가 있다.According to the present invention, it is possible to manufacture an embedded circuit board with high precision even at a low cost and a man-hour.
이하, 첨부된 도면을 참조하여 바람직한 실시예에 따른 본 발명을 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 제1 실시예에 관한 임베디드 회로 기판의 단면도이다. 1 is a cross-sectional view of an embedded circuit board according to a first embodiment of the present invention.
도 1에 도시된 바와 같이, 임베디드 회로 기판(100)은 2층으로 이루어진 다층 기판이다.As shown in FIG. 1, the embedded
본 제1 실시예에 따르면, 임베디드 회로 기판(100)은 2층으로 이루어진 기판이나, 본 발명은 이에 한정하지 않는다. 즉, 본 발명에 따른 회로 기판은, 2층뿐만 아니라, 3층, 4층 등의 다수의 층을 가질 수 있다. 즉, 본 발명에 따른 제조 방법을 사용하여 제조할 수 있다면, 형성되는 층의 개수에는 특별한 제한은 없다. According to the first embodiment, the embedded
임베디드 회로 기판(100)은, 내층 회로 기판(110), 반도체 칩(111), 내층 회로 패턴(112), 절연층(120), 외층 회로 기판(130), 외층 회로 패턴(131), 이방성 도전 물질(140), 연결부(150)를 포함한다.The embedded
내층 회로 기판(110)은 레진(resin)의 소재를 포함한 필름으로 이루어지는데, 폴리 이미드(polyimide), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate) 등으로 이루어진다.The
본 제1 실시예에 따르는 임베디드 회로 기판(100)은 연성 회로 기판(flexible printed circuit board)이므로, 내층 회로 기판(110)도 연성의 성질을 가지는 소재로 구성되나, 본 발명은 이에 한정하지 않는다. 즉, 본 발명에 따른 회로 기판은 경성 회로 기판으로 이루어질 수 있고, 그렇게 되면, 회로 기판의 소재로서 경도가 높은 복합 소재가 사용될 수도 있다.Since the embedded
반도체 칩(111)은 내층 회로 기판(110)의 상면에 배치되는데, 반도체 칩(111)의 상면에는 칩패드(111a)가 형성되어 있다.The
내층 회로 패턴(112)은 내층 회로 기판(110)의 상면에 배치되는데, 구리(Cu)등을 포함한 도전성의 소재로 이루어진다.The
한편, 절연층(120)은, 내층 회로 기판(110)의 상면에 배치되되, 내층 회로 패턴(112)을 매립하도록 구성되는데, 에폭시 계열의 수지로 이루어진다.On the other hand, the
절연층(120)에는 연결홀(121)이 형성되고, 연결홀(121)의 내부에는 구리(Cu)가 도금되어 연결부(150)를 형성한다.A
본 제1 실시예에 따르면, 절연층(120)은 에폭시 계열의 소재로 이루어지지만, 본 발명은 이에 한정하지 않는다. 즉, 본 발명에 따른 절연층의 소재는, 에폭시 계열 이외의 소재로도 이루어질 수 있다.According to the first embodiment, the
외층 회로 기판(130)은 레진의 소재를 포함한 필름으로 이루어지는데, 폴리 이미드(polyimide), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate) 등으로 이루어지며, 외층 회로 기판(130)에는 홀(130a)이 형성된다.The
외층 회로 기판(130)에는 외층 회로 패턴(131)이 형성되는데, 외층 회로 패 턴(131)은 외층 회로 기판(130)의 상면과 하면 및 홀(130a)의 내면에 형성된다. An
도금층(131a)은 외층 회로 기판(130)의 홀(130a)의 내부에 형성되는데, 연결부(150)를 도금법으로 형성하면서 같이 형성된다. 도금층(131a)은, 외층 회로 패턴(131)의 최종적 형상을 이루며, 외층 회로 패턴(131)과 연결부(150)의 전기적 연결을 좋게 하는 기능을 수행한다. The
이방성 도전 물질은 필름 또는 페이스트 형태를 가질 수 있는데, 본 실시예에서는 이방성 도전 물질의 일 예로서 이방성 도전 필름(ACF: anisotropic conduction film)을 사용한다. 이방성 도전 물질(140)은 반도체 칩(111)의 상면에 배치된다. 즉, 이방성 도전 물질(140)은 외층 회로 패턴(131)과 반도체 칩(111) 사이에 배치되어, 외층 회로 패턴(131)과 반도체 칩(111) 사이의 전기적인 연결을 수행하게 된다.The anisotropic conductive material may have a film or paste form. In this embodiment, an anisotropic conduction film (ACF) is used as an example of the anisotropic conductive material. The anisotropic
이방성 도전 물질(140)은 도전성 물질(141)을 포함하는데, 그 도전성 물질(141)은 볼(ball)의 형상을 가지고 있다. 도전성 물질(141)이 외층 회로 패턴(131)과 반도체 칩(111)의 칩패드(111a)에 동시에 접촉하도록 가압되면, 외층 회로 패턴(131)과 칩패드(111a)를 전기적으로 연결하게 된다.The anisotropic
본 제1 실시예에 따른 이방성 도전 물질(140)의 도전성 물질(141)은 볼의 형상을 가지고 있으나, 본 발명은 이에 한정하지 않는다. 즉, 본 발명에 따른 이방성 도전 물질의 종류에 따라 도전성 물질은 볼의 형상을 가지지 않을 수도 있다.The
연결부(150)는, 구리로 이루어지며 도금법에 의해 형성되는데, 외층 회로 기판(130)의 외층 회로 패턴(131)과 내층 회로 패턴(112)을 전기적으로 연결시키는 기능을 수행하게 된다.The
이상과 같은 구조의 임베디드 회로 기판(100)은, 크게 두 개의 회로 기판, 즉, 내층 회로 기판(110)과 외층 회로 기판(130)을 포함하고 있으며, 이방성 도전 물질(140)은 반도체 칩(111)과 외층 회로 패턴(131) 사이를 전기적으로 연결하도록 구성되어 있다. 특히, 외층 회로 패턴(131) 사이의 피치(P2)는, 그에 대응하는 반도체 칩(111)의 칩패드(111a) 사이의 피치(P1) 보다 크게 되는데, 이러한 구성으로, 회로 구성이 용이하며, 미세 피치 구현을 위해 일반적으로 필요한 외층 회로 패턴(131)의 추가적인 재배열 공정이 필요 없게 되는 장점이 있다.The embedded
이하, 도 2 내지 도 5를 참조하여, 본 제1 실시예에 관한 임베디드 회로 기판(100)의 제조 방법에 대해 살펴보기로 한다.Hereinafter, a method of manufacturing the embedded
도 2 내지 도 4는 본 제1 실시예에 관한 임베디드 회로 기판의 각 제조 공정별 단계를 도시한 도면들이고, 도 5는 본 제1 실시예에 관한 임베디드 회로 기판의 제조 방법을 도시한 흐름도이다.2 to 4 are diagrams showing the steps for each manufacturing process of the embedded circuit board according to the first embodiment, and FIG. 5 is a flowchart showing the manufacturing method of the embedded circuit board according to the first embodiment.
먼저, 도 2에 도시된 바와 같이, 제조자는 내층 회로 기판(110)을 준비한다(SA1 단계). 내층 회로 기판(110)에는 반도체 칩(111)과 내층 회로 패턴(112)이 배치되어 있다. 여기서, 내층 회로 패턴(112)은 구리 소재로 이루어지며 스크린 프린팅 방법, 잉크젯 프린팅 방법, 포토 리소그래피 공정 등의 방식으로 형성된다.First, as shown in Figure 2, the manufacturer prepares the inner circuit board 110 (step SA1). The
그 다음, 도 3에 도시된 바와 같이, 반도체 칩(111)의 상면에는 이방성 도전 물질(140)을 배치하고, 내층 회로 기판(110)의 부분 중 반도체 칩(111)이 배치되지 않는 부분에는 절연층(120)을 배치한다(SA2 단계). Next, as shown in FIG. 3, an anisotropic
여기서, 절연층(120)은 스크린 프린팅 방법으로 배치되는데, 배치되는 절연층(120)의 높이는, 차후에 외층 회로 기판(130)이 배치되면서 이방성 도전 물질(140)을 가압할 경우, 이방성 도전 물질(140)의 도전성 물질(141)이 외층 회로 패턴(131)과 칩패드(111a)에 동시에 접촉할 정도로 형성된다. 즉, 절연층(120)이 너무 높게 형성되면 외층 회로 기판(130)을 가압하더라도 외층 회로 패턴(131) 및 칩패드(111a)에 도전성 물질(141)의 접촉이 이루어지지 않게 되므로, 적절한 높이의 절연층(120)을 형성하는 것이 필요하다. Here, the insulating
그 다음, 도 4에 도시된 바와 같이, 제조자는 절연층(120)의 일부에 연결홀(121)을 형성하고, 외층 회로 기판(130)을 절연층(120)과 이방성 도전 물질(140)의 상면에 올려놓고 가압하여 이방성 도전 물질(140)에 의해 외층 회로 패턴(131)과 반도체 칩(111)이 전기적으로 연결되도록 한다(SA3 단계). Next, as shown in FIG. 4, the manufacturer forms a
여기서, 연결홀(121)은 레이저 드릴링의 방식으로 형성되는데, 내층 회로 패턴(112)의 일부 상부에 형성하게 된다. 그러한 구조는, 차후 연결홀(121)에 도전성 물질을 채우도록 도금하여 내층 회로 패턴(112)과 외층 회로 패턴(131)이 서로 전기적으로 연결되게 하기 위함이다. In this case, the
본 제1 실시예의 연결홀(121)은 레이저 드릴링의 방식으로 형성되나, 본 발명은 이에 한정하지 않고, 여러 가지 방법으로 연결홀을 형성할 수 있다. 예를 들면, 연결홀을 형성하는데 있어 일반적인 기계적인 드릴을 사용하거나 화학적 식각의 방식으로 연결홀을 형성할 수 있다.The
상기 SA3 단계에서는, 이방성 도전 물질(140)으로 외층 회로 패턴(131)과 반 도체 칩(111)의 칩패드(111a)를 전기적으로 연결하기 위해서, 이방성 도전 물질(140)의 상부에 배치된 외층 회로 기판(130)을 아래로 가압하면서 이방성 도전 물질(140)을 소정의 온도로 가열한다. 그렇게 되면, 이방성 도전 물질(140)의 도전성 물질(141)이 외층 회로 패턴(131)과 칩패드(111a)에 동시에 접촉하게 됨으로써, 반도체 칩(111)과 외층 회로 패턴(131)이 전기적으로 연결되게 된다. In the SA3 step, the outer layer disposed on the anisotropic
그 다음, 도금법으로 연결홀(121) 및 홀(130a)을 구리로 도금하여 채움으로써, 연결부(150) 및 도금층(131a)을 형성하여 도 1의 임베디드 회로 기판(100)의 형상이 된다(SA4 단계). Then, the
여기서, 연결부(150)는 구리로 이루어져 있어, 내층 회로 패턴(111)과 외층 회로 패턴(131)을 전기적으로 연결하는 기능을 수행한다. 또한, 외층 회로 기판(130)의 홀(130a)에 형성되는 도금층(131a)은, 전술한 바와 같이, 외층 회로 패턴(131)의 최종적 형상을 이루며, 외층 회로 패턴(131)과 연결부(150)의 전기적 연결을 좋게 하는 기능을 수행한다. Here, the
본 제1 실시예의 경우에, 연결홀(121)의 내부에는 도전층이 없기 때문에, 연결홀(121)의 내부에 연결부(150)를 형성하기 위해서는, 일단 무전해 도금을 수행하여 연결홀(121)의 내부에 얇은 구리도금층을 형성한 후, 전해 도금을 수행하여 연결홀(121)의 내부에도 두꺼운 도금층을 형성하게 된다.In the case of the first embodiment, since there is no conductive layer inside the
본 제1 실시예의 경우에는, 연결홀(121)의 내부에 연결부(150)가 꽉 차도록 도금을 수행하지만, 본 발명은 이에 한정하지 않는다. 즉, 본 발명에 따르면, 연결홀(121)의 내부에 형성된 연결부(150)가 형성되더라도 소정의 빈공간이 존재하도록 도금을 수행할 수도 있다. 다만, 그 경우에도 내층 회로 패턴(112)과 외층 회로 패턴(131)이 연결부(150)에 의해 서로 전기적으로 연결되도록 구성하여야 한다.In the first embodiment, the plating is performed so that the
또한, 본 제1 실시예의 경우에는, 외층 회로 기판(130)의 홀(130a)안에 도금층(131a)이 형성되나, 본 발명은 이에 한정하지 않는다. 즉, 본 발명에 따르면, 도금을 통하여 연결홀(121)의 내부를 채우는 연결부(150)만을 형성할 수 있다. 그 경우 외층 회로 패턴(131)이 제대로 기능을 발휘하기 위해서는, 도금층(131a)이 없이도 외층 회로 패턴(131)이 최종적인 형상으로 미리 패터닝이 되어 있어야 한다.In the first embodiment, the
이상과 같이, 본 제1 실시예에 따른 임베디드 회로 기판(100)은, 반도체 칩(111)의 상면에 이방성 도전 물질(140)을 배치하여, 반도체 칩(111)과 외층 회로 패턴(131)의 전기적인 연결을 수행함으로써, 그 구조가 간단하고, 제조 시 제조 공수 및 제조 비용을 줄일 수 있는 장점이 있다.As described above, in the embedded
또한, 본 제1 실시예에 따른 임베디드 회로 기판(100)은, 반도체 칩(111)의 전기적 연결을 위해, 반도체 칩(111)의 칩패드(111a)의 상부에 비아홀을 형성할 필요가 없으므로, 비어홀 가공에 따른 반도체 칩(111)의 칩패드(111a)의 손상 등의 여러 문제점을 방지할 수 있는 장점이 있다. In addition, the embedded
또한, 본 제1 실시예에 따른 임베디드 회로 기판(100)은, 반도체 칩(111)의 칩패드(111a)에 대응되는 외층 회로 패턴(131)을 구성하되, 외층 회로 패턴(131) 사이의 피치(P2)는 그에 대응하는 칩패드(111a)의 피치(P1)보다 더 크게 형성할 수 있으므로, 임베디드 회로 기판(100)의 제조 시, 용이한 회로 구성이 가능하며, 미세 피치를 가지는 칩패드(111a)를 구비한 반도체 칩(111)을 포함할 수 있는 장점이 있다.In addition, the embedded
이하, 도 6 내지 도 9를 참조하여, 본 발명의 제2 실시예에 따른 임베디드 회로 기판(200) 및 그 제조 방법을 설명하되, 상기 제1 실시예와 상이한 사항을 중심으로 하여 설명한다.6 to 9, an embedded
도 6은 본 발명의 제2 실시예에 관한 임베디드 회로 기판(200)의 단면도이다. 6 is a cross-sectional view of an embedded
임베디드 회로 기판(200)은, 내층 회로 기판(210), 반도체 칩(211), 내층 회로 패턴(212), 외층 회로 기판(220), 외층 회로 패턴(221), 이방성 도전 물질(230)을 포함한다. The embedded
내층 회로 기판(210)은 레진(resin)의 소재를 포함한 필름으로 이루어지는데, 폴리 이미드(polyimide), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate) 등으로 이루어진다.The
반도체 칩(211)은 내층 회로 기판(210)의 상면에 배치되는데, 반도체 칩(211)의 상면에는 칩패드(211a)가 형성되어 있다.The
내층 회로 패턴(212)은 내층 회로 기판(210)의 상면에 배치되는데, 구리(Cu)등을 포함한 도전성의 소재로 이루어진다. 내층 회로 패턴(212)의 형성 두께(t2)는 반도체 칩(211)의 두께(t1)와 동일하도록 형성되는데, 이는 반도체 칩(211) 뿐만 아니라 내층 회로 패턴(212)도 이방성 도전 물질(230)의 도전성 물질(231)에 의해 외층 회로 패턴(221)과 전기적으로 연결되기 때문이다.The
한편, 외층 회로 기판(220)도 레진의 소재를 포함한 필름으로 이루어지는데, 폴리 이미드(polyimide), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate) 등으로 이루어지며, 외층 회로 기판(220)에는 홀(220a)이 형성된다.On the other hand, the outer
외층 회로 기판(220)에는 외층 회로 패턴(221)이 형성되는데, 외층 회로 패턴(221)은 외층 회로 기판(220)의 상면과 하면에 모두 형성된다. An
이방성 도전 물질(230)은 반도체 칩(211)의 상면 뿐만 아니라, 내층 회로 기판(210)의 상면에 고루 배치된다. 이러한 구조로, 외층 회로 패턴(221)과 반도체 칩(211) 사이와, 외층 회로 배턴(221)과 내층 회로 패턴(212) 사이의 전기적인 연결을 이방성 도전 물질(230)이 수행하게 된다.The anisotropic
이방성 도전 물질(230)은 필름 또는 페이스트 형태를 가질 수 있는데, 본 실시예에서는 이방성 도전 물질의 일 예로서 이방성 도전 필름(ACF: anisotropic conduction film)을 사용한다.The anisotropic
또한, 이방성 도전 물질(230)은 도전성 물질(231)을 포함하는데, 그 도전성 물질(231)은 볼의 형상을 가지고 있으나, 본 발명은 이에 한정하지 않는다. 즉, 본 발명에 따른 이방성 도전 물질의 종류에 따라 도전성 물질은 볼의 형상을 가지지 않을 수도 있다.In addition, the anisotropic
도전성 물질(231)이 외층 회로 패턴(221)과 칩패드(211a)에 동시에 접촉하도록 가압되면, 외층 회로 패턴(221)과 칩패드(211a)가 전기적으로 연결된다. 또한, 도전성 물질(231)이 외층 회로 패턴(221)과 내층 회로 패턴(212)에 동시에 접촉하도록 가압되면, 외층 회로 패턴(221)과 내층 회로 패턴(212)이 전기적으로 연결된 다. When the
이상과 같은 구조의 임베디드 회로 기판(200)은, 크게 두 개의 회로 기판, 즉, 내층 회로 기판(210)과 외층 회로 기판(220)을 포함하고 있으며, 이방성 도전 물질(230)은, 반도체 칩(211) 및 내층 회로 패턴(212)과 외층 회로 패턴(221) 사이를 전기적으로 연결하도록 구성되어 있다. 특히, 외층 회로 패턴(221) 사이의 피치(P4)는, 그에 대응하는 반도체 칩(211)의 칩패드(211a) 사이의 피치(P3) 보다 크게 되는데, 이러한 구성으로, 회로 구성이 용이하며, 미세 피치 구현을 위해 일반적으로 필요한 외층 회로 패턴(221)의 추가적인 재배열 공정이 필요 없게 되는 장점이 있다.The embedded
이하, 도 7 내지 도 9를 참조하여, 본 제2 실시예에 관한 임베디드 회로 기판(200)의 제조 방법에 대해 살펴보기로 한다.Hereinafter, a method of manufacturing the embedded
도 7 내지 도 8은 본 제2 실시예에 관한 임베디드 회로 기판의 각 제조 공정별 단계를 도시한 도면들이고, 도 9는 본 제2 실시예에 관한 임베디드 회로 기판의 제조 방법을 도시한 흐름도이다.7 to 8 are diagrams showing the steps for each manufacturing process of the embedded circuit board according to the second embodiment, and FIG. 9 is a flowchart showing the manufacturing method of the embedded circuit board according to the second embodiment.
먼저, 도 7에 도시된 바와 같이, 제조자는 내층 회로 기판(210)을 준비한다(SB1 단계). 내층 회로 기판(210)에는 반도체 칩(211)과 내층 회로 패턴(212)이 배치되어 있다. 여기서, 내층 회로 패턴(212)은 구리 소재로 이루어지며 스크린 프린팅 방법, 잉크젯 프린팅 방법, 포토 리소그래피 공정 등의 방식으로 형성되는데, 형성되는 두께(t2)는 반도체 칩(211)의 두께(t1)와 동일한 두께로 형성된다.First, as shown in FIG. 7, the manufacturer prepares the inner circuit board 210 (step SB1). The
본 제2 실시예에 따르면, 내층 회로 패턴(212)의 두께(t2)는 반도체 칩(211) 의 두께(t1)와 동일한 두께로 형성되나, 본 발명은 이에 한정하지 않는다. 즉, 본 발명에 따르면, 이방성 도전 물질(230)에 의해 내층 회로 패턴(212)과 반도체 칩(211)이 외층 회로 패턴(221)에 전기적으로 연결될 수 있도록 구성된다면, 내층 회로 패턴(212)과 반도체 칩(211)의 두께가 서로 상이하여도 된다.According to the second embodiment, the thickness t2 of the
그 다음, 도 8에 도시된 바와 같이, 내층 회로 기판(210)의 상면에는 이방성 도전 물질(230)을 배치하고, 이방성 도전 물질(230)의 상면에는 외층 회로 기판(220)을 배치한 후, 외층 회로 기판(220)을 가압하여 이방성 도전 물질(230)에 의해 반도체 칩(211) 및 내층 회로 패턴(212)을 외층 회로 패턴(221)에 전기적으로 연결되도록 함으로써, 도 6의 임베디드 회로 기판(200)의 형상이 완성된다(SB2 단계). Next, as shown in FIG. 8, after the anisotropic
상기 SB2 단계에서, 이방성 도전 물질(230)으로 외층 회로 패턴(221)과 칩패드(211a) 및 내층 회로 패턴(212)을 전기적으로 연결하기 위해서, 이방성 도전 물질(230)의 상부에 배치된 외층 회로 기판(220)을 아래로 가압하면서 이방성 도전 물질(230)을 소정의 온도로 가열한다. In the SB2 step, an outer layer disposed on the anisotropic
그렇게 되면, 이방성 도전 물질(230)의 도전성 물질(231)이, 외층 회로 패턴(221)과 칩패드(211a)에 동시에 접촉하고, 외층 회로 패턴(221)과 내층 회로 패턴(212)에 동시에 접촉하게 됨으로써, 외층 회로 패턴(221)과 칩패드(211a)가 전기적으로 연결되고, 외층 회로 패턴(221)과 내층 회로 패턴(212)이 전기적으로 연결되게 된다. 그리고, 이방성 도전 물질(230)의 부분 중 전기적 연결 부분을 제외한 나머지 부분들은 도전성 물질(231)이 전기적으로 분리되어 있으므로 절연층의 기능 을 수행하게 된다.In this case, the
이상과 같이, 본 제2 실시예에 따른 임베디드 회로 기판(200)은, 내층 회로 기판(210)의 상면에 이방성 도전 물질(230)을 배치하여, 반도체 칩(211)과 외층 회로 패턴(231) 사이와, 내층 회로 패턴(212)과 외층 회로 패턴(231) 사이의 전기적인 연결을 수행함으로써, 그 설치가 간단하여, 제조 공수 및 제조 비용을 줄일 수 있는 장점이 있다.As described above, in the embedded
또한, 본 제2 실시예에 따른 임베디드 회로 기판(200)은, 전기적 연결을 위해, 반도체 칩(211)의 칩패드(211a)의 상부 및 내층 회로 패턴(212)의 상부에 비아홀을 형성할 필요가 없으므로, 비어홀 가공에 따른 반도체 칩(211)의 칩패드(211a)의 손상, 내층 회로 패턴(212)의 손상 등의 여러 문제점을 방지할 수 있는 장점이 있다. In addition, in the embedded
또한, 본 제2 실시예에 따른 임베디드 회로 기판(200)은, 반도체 칩(211)의 칩패드(211a)에 대응되는 외층 회로 패턴(221)을 구성하되, 외층 회로 패턴(221) 사이의 피치(P4)는 그에 대응하는 칩패드(211a)의 피치(P3) 보다 더 크게 형성할 수 있으므로, 임베디드 회로 기판(200)의 제조 시, 용이한 회로 구성이 가능하며, 미세 피치를 가지는 칩패드(211a)를 구비한 반도체 칩(211)을 포함할 수 있는 장점이 있다.In addition, the embedded
또한, 본 제2 실시예에 따른 임베디드 회로 기판(200)은, 제1 실시예의 경우와 달리 절연층(120)을 따로 형성할 필요가 없이 이방성 도전 물질(230)의 일부가 직접 절연층의 기능을 수행하므로, 제조 공정 및 제조 비용을 줄일 수 있는 장점이 있다. In addition, unlike the case of the first embodiment, the embedded
본 발명은 첨부된 도면에 도시된 실시예들을 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is evident that many alternatives, modifications and variations will be apparent to those skilled in the art. It will be possible. Accordingly, the true scope of protection of the present invention should be determined only by the appended claims.
도 1은 본 발명의 제1 실시예에 관한 임베디드 회로 기판의 단면도이다. 1 is a cross-sectional view of an embedded circuit board according to a first embodiment of the present invention.
도 2 내지 도 4는 본 제1 실시예에 관한 임베디드 회로 기판의 각 제조 공정별 단계를 도시한 도면들이다.2 to 4 are diagrams showing the steps for each manufacturing process of the embedded circuit board according to the first embodiment.
도 5는 본 제1 실시예에 관한 임베디드 회로 기판의 제조 방법을 도시한 흐름도이다.Fig. 5 is a flowchart showing a manufacturing method of the embedded circuit board according to the first embodiment.
도 6은 본 발명의 제2 실시예에 관한 임베디드 회로 기판의 단면도이다. 6 is a sectional view of an embedded circuit board according to a second embodiment of the present invention.
도 7 내지 도 8은 본 제2 실시예에 관한 임베디드 회로 기판의 각 제조 공정별 단계를 도시한 도면들이다.7 to 8 are diagrams showing the steps for each manufacturing process of the embedded circuit board according to the second embodiment.
도 9는 본 제2 실시예에 관한 임베디드 회로 기판의 제조 방법을 도시한 흐름도이다.9 is a flowchart showing a method of manufacturing an embedded circuit board according to the second embodiment.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
100, 200: 임베디드 회로 기판 110, 210: 내층 회로 기판100, 200: embedded
111, 211: 반도체 칩 111a, 211a: 칩패드111, 211:
112, 212: 내층 회로 패턴 120: 절연층 112 and 212: inner circuit pattern 120: insulating layer
121: 연결홀 130, 220: 외층 회로 기판 121:
131, 221: 외층 회로 패턴 131a: 도금층131 and 221: outer
140, 230: 이방성 도전 물질 141, 231: 도전성 물질140, 230: anisotropic
150: 연결부 150: connection
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