JP2013110329A - Capacitor module built-in wiring board - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a capacitor module built-in wiring board which achieves low manufacturing costs and excellent connection reliability.SOLUTION: In a capacitor module built-in wiring board 10, multiple terminal pads 44 for surface-mounting a semiconductor chip 21 are provided on a substrate main surface 51 and pads for a BGA 48 are provided an a substrate rear surface 52. A capacitor module 101 is composed of a glass substrate 102 and multiple chip capacitors 103 mounted on a second surface 106 of the glass substrate 102. The capacitor module 101 is incorporated immediately below a semiconductor chip mounting region 23 set on the substrate main surface 51 with the first surface 105 side where the chip capacitors 103 are not mounted facing the substrate main surface 51 side.

Description

本発明は、複数の樹脂絶縁層及び複数の導体層を積層して多層化した積層構造体を有し、コンデンサモジュールを内蔵したコンデンサモジュール内蔵配線基板に関するものである。   The present invention relates to a capacitor module built-in wiring board having a multilayer structure in which a plurality of resin insulation layers and a plurality of conductor layers are laminated to have a multilayer structure.

コンピュータのマイクロプロセッサ等として使用される半導体チップは、近年ますます高速化、高機能化しており、これに付随して端子数が増え、端子間ピッチも狭くなる傾向にある。一般的に半導体チップの底面には多数の端子が密集してアレイ状に配置されており、このような端子群はマザーボード側の端子群に対してフリップチップの形態で接続される。ただし、半導体チップ側の端子群とマザーボード側の端子群とでは端子間ピッチに大きな差があることから、半導体チップをマザーボード上に直接的に接続することは困難である。そのため、通常は半導体チップを半導体チップ搭載用配線基板上に搭載してなるパッケージを作製し、そのパッケージをマザーボード上に搭載するという手法が採用される。この種のパッケージを構成する半導体チップ搭載用配線基板においては、半導体チップのスイッチングノイズの低減や電源電圧の安定化を図るために、コンデンサ（「キャパシタ」とも言う）を設けることが提案されている。例えば、コア基板内にコンデンサを埋め込んだ配線基板（例えば特許文献１，２参照）が従来提案されている。   In recent years, semiconductor chips used as computer microprocessors and the like have become increasingly faster and more functional, and accordingly, the number of terminals increases and the pitch between terminals tends to narrow. In general, a large number of terminals are densely arranged in an array on the bottom surface of a semiconductor chip, and such a terminal group is connected to a terminal group on the motherboard side in the form of a flip chip. However, it is difficult to directly connect the semiconductor chip on the motherboard because there is a large difference in the pitch between the terminals on the semiconductor chip side group and the motherboard side terminal group. For this reason, a method is generally employed in which a package is formed by mounting a semiconductor chip on a wiring board for mounting a semiconductor chip, and the package is mounted on a motherboard. In a wiring board for mounting a semiconductor chip constituting this type of package, it has been proposed to provide a capacitor (also referred to as a “capacitor”) in order to reduce switching noise of the semiconductor chip and stabilize the power supply voltage. . For example, a wiring board (for example, see Patent Documents 1 and 2) in which a capacitor is embedded in a core board has been proposed.

特許文献１において、配線基板に内蔵されるコンデンサとしては、ビアアレイタイプのセラミックコンデンサが開示されている。このセラミックコンデンサは、複数のセラミック誘電体層と複数の内部電極層とを交互に積層して構成されている。セラミックコンデンサには、各セラミック誘電体層を貫通して各内部電極層と電気的に接続される複数のビア導体がアレイ状に配置されている。配線基板において、セラミックコンデンサは、半導体チップの搭載領域の真下に内蔵されている。このようにセラミックコンデンサを内蔵することで、半導体チップとセラミックコンデンサとをつなぐ配線が短くなる。また、高剛性で熱膨張率が小さいセラミックコンデンサによって半導体チップが支持されるため、配線基板の変形が抑えられる。   Patent Document 1 discloses a via array type ceramic capacitor as a capacitor built in a wiring board. This ceramic capacitor is configured by alternately laminating a plurality of ceramic dielectric layers and a plurality of internal electrode layers. In the ceramic capacitor, a plurality of via conductors that penetrate each ceramic dielectric layer and are electrically connected to each internal electrode layer are arranged in an array. In the wiring board, the ceramic capacitor is built directly under the mounting area of the semiconductor chip. By incorporating the ceramic capacitor in this way, the wiring connecting the semiconductor chip and the ceramic capacitor is shortened. In addition, since the semiconductor chip is supported by a ceramic capacitor having high rigidity and a low coefficient of thermal expansion, deformation of the wiring board can be suppressed.

特許文献２では、複数のチップコンデンサの外部電極同士を電気的に接続して一体化し、それらチップコンデンサのユニットを基板本体部に埋め込むようした配線基板の製造方法が提案されている。   Patent Document 2 proposes a method of manufacturing a wiring board in which external electrodes of a plurality of chip capacitors are electrically connected and integrated, and units of these chip capacitors are embedded in a substrate body.

また、特許文献３では、半導体チップ取り付け用の開口部を備えたスティフナ（補強板）にコア層を有しないコアレス基板を装着した配線基板が開示されている。この配線基板では、コアレス基板における半導体チップの搭載面の裏側に、スティフナの開口部よりも大きなセラミック基板がはんだバンプを介して接続されている。   Patent Document 3 discloses a wiring substrate in which a coreless substrate having no core layer is mounted on a stiffener (reinforcing plate) having an opening for attaching a semiconductor chip. In this wiring board, a ceramic substrate larger than the opening of the stiffener is connected to the back side of the mounting surface of the semiconductor chip in the coreless substrate via solder bumps.

特開２００６−２５３６６８号公報JP 2006-253668 A 特開２００９−８１１８３号公報JP 2009-81183 A 特開２００５−３０２９２４号公報JP 2005-302924 A

ところで、特許文献１に記載の配線基板において、比較的大きな半導体チップを搭載する場合、サイズの大きなセラミックコンデンサを内蔵する必要がある。サイズの大きなセラミックコンデンサを製造する場合、セラミックの焼成時において反りが大きくなり、電気的な歩留まりが悪化してしまう。このため、配線基板の製造コストが高くなる。また、反りが発生することでセラミックコンデンサにおける各表面電極の位置精度が悪くなるため、それら表面電極とビルドアップ層内のビア導体等との接続信頼性が悪化するといった問題も生じる。   By the way, when a relatively large semiconductor chip is mounted on the wiring board described in Patent Document 1, it is necessary to incorporate a large ceramic capacitor. When manufacturing a ceramic capacitor having a large size, warpage increases when the ceramic is fired, and the electrical yield deteriorates. For this reason, the manufacturing cost of a wiring board becomes high. Moreover, since the positional accuracy of each surface electrode in the ceramic capacitor is deteriorated due to the warpage, there arises a problem that the connection reliability between the surface electrode and the via conductor in the buildup layer is deteriorated.

また、特許文献２の配線基板のように、複数のチップコンデンサを内蔵する場合、コンデンサと充填樹脂との間で凹凸が生じ易く、半導体チップの実装時における接続不良などの不具合が生じてしまう。   Further, when a plurality of chip capacitors are incorporated as in the wiring board of Patent Document 2, irregularities are likely to occur between the capacitor and the filling resin, and problems such as poor connection at the time of mounting a semiconductor chip occur.

さらに、特許文献３の配線基板では、コアレス基板とセラミック基板とがはんだバンプを介して接続されているためその平坦化が難しく、半導体チップの実装時に不具合を生じてしまう可能性がある。   Furthermore, in the wiring substrate of Patent Document 3, since the coreless substrate and the ceramic substrate are connected via solder bumps, it is difficult to flatten the substrate, and there is a possibility that a problem may occur when the semiconductor chip is mounted.

本発明は上記の課題に鑑みてなされたものであり、その目的は、製造コストが安く、接続信頼性に優れたコンデンサモジュール内蔵配線基板を提供することにある。   The present invention has been made in view of the above problems, and an object of the present invention is to provide a capacitor module built-in wiring board with low manufacturing cost and excellent connection reliability.

そして上記課題を解決するための手段（手段１）としては、複数の樹脂絶縁層及び複数の導体層を積層して多層化した積層構造体を有し、半導体チップを表面実装するための複数の主面側接続端子が基板主面上に設けられるとともに、外部基板との電気的接続を図るための裏面側接続端子が前記基板主面の反対側にある基板裏面上に設けられた配線基板であって、少なくともチップ状のコンデンサを含むチップ部品と、第１面及び前記第１面の反対側にある第２面を有し、前記第２面上に前記チップ部品が実装され、前記第１面側に複数の端子電極が配置され、前記チップ部品と前記複数の端子電極とが複数の導体部により電気的に接続されている部品実装基板とからなるコンデンサモジュールを備え、前記コンデンサモジュールが、前記基板主面上に設定された半導体チップ搭載領域の直下にて、前記第１面側を前記基板主面側に向けた状態で内蔵されるとともに、前記複数の端子電極が前記複数の主面側接続端子と電気的に接続されていることを特徴とするコンデンサモジュール内蔵配線基板がある。   As means (means 1) for solving the above-mentioned problems, a plurality of resin insulation layers and a plurality of conductor layers are laminated to form a multilayer structure, and a plurality of semiconductor chips are mounted on the surface. A wiring board in which a main surface side connection terminal is provided on the main surface of the board and a back surface side connection terminal for electrical connection with an external board is provided on the back surface of the board on the opposite side of the main surface of the board. A chip component including at least a chip-shaped capacitor; a first surface; and a second surface opposite to the first surface, the chip component being mounted on the second surface; A capacitor module comprising a component mounting board in which a plurality of terminal electrodes are arranged on the surface side, and the chip component and the plurality of terminal electrodes are electrically connected by a plurality of conductor portions, the capacitor module, The group Immediately under the semiconductor chip mounting area set on the main surface, the first surface side is built in the state facing the substrate main surface side, and the plurality of terminal electrodes are connected to the main surface side There is a wiring board with a built-in capacitor module, which is electrically connected to a terminal.

手段１に記載の発明によると、コンデンサモジュールを配線基板に内蔵することによって、半導体チップに近い位置にコンデンサを配置することができ、半導体チップの高速化が可能となる。また、部品実装基板の第１面は、チップ部品が実装されていない非実装面であり平坦面となっている。その第１面側を基板主面側に向けた状態でコンデンサモジュールを内蔵することで、部品実装基板によって半導体チップを確実に支持することができる。さらに、積層構造体における各樹脂絶縁層の硬化収縮に伴う凹凸が生じ難くなる。このため、基板主面上の半導体チップ搭載領域において、複数の主面側接続端子を均一な高さで形成することができ、半導体チップの実装時における接続不良を回避することができる。また、コンデンサモジュールは、比較的安価なチップコンデンサや部品実装基板を用いて構成できるため、配線基板の製造コストを低く抑えることができる。さらに、コンデンサモジュールは、比較的薄いチップ部品を部品実装基板に実装しているため、コンデンサモジュール内蔵配線基板の薄型化を容易に行うことができる。   According to the invention described in the means 1, by incorporating the capacitor module in the wiring board, the capacitor can be arranged at a position close to the semiconductor chip, and the speed of the semiconductor chip can be increased. The first surface of the component mounting board is a non-mounting surface on which no chip component is mounted and is a flat surface. By incorporating the capacitor module with the first surface side facing the substrate main surface side, the semiconductor chip can be reliably supported by the component mounting substrate. Furthermore, the unevenness accompanying the curing shrinkage of each resin insulating layer in the laminated structure is less likely to occur. For this reason, in the semiconductor chip mounting region on the main surface of the substrate, the plurality of main surface side connection terminals can be formed at a uniform height, and connection failure during mounting of the semiconductor chip can be avoided. In addition, since the capacitor module can be configured using a relatively inexpensive chip capacitor or component mounting board, the manufacturing cost of the wiring board can be kept low. Furthermore, since the capacitor module has a relatively thin chip component mounted on the component mounting board, the capacitor module built-in wiring board can be easily reduced in thickness.

なお、本発明において、「チップ状のコンデンサ」とは、チップ形状を有する積層コンデンサを広く指すものであって、例えば、対をなす表面電極を有する一般的なチップコンデンサに加えて、複数のビア電極がアレイ状に配置されたビアアレイタイプの積層コンデンサなどを含むものとする。「チップ状のコンデンサ」の材料は特に限定されないが、比較的大きな静電容量を得ることができるセラミックコンデンサであることが好ましい。また、部品実装基板に実装されるチップ部品としては、上記のチップ状のコンデンサ以外に、チップ抵抗やチップインダクタなどの部品を挙げることができる。なお、部品実装基板に実装されるチップ部品（チップ状のコンデンサを含む。）としては、リード端子を有しない表面実装用部品であることが好ましい。   In the present invention, the “chip capacitor” refers to a multilayer capacitor having a chip shape, and includes, for example, a plurality of vias in addition to a general chip capacitor having a pair of surface electrodes. A via array type multilayer capacitor having electrodes arranged in an array is included. The material of the “chip capacitor” is not particularly limited, but a ceramic capacitor capable of obtaining a relatively large capacitance is preferable. Further, examples of the chip component mounted on the component mounting board include components such as a chip resistor and a chip inductor in addition to the above-described chip-shaped capacitor. Note that a chip component (including a chip-shaped capacitor) mounted on the component mounting board is preferably a surface mounting component that does not have a lead terminal.

コンデンサモジュール内蔵配線基板は、コア主面及びコア裏面を有し、コア主面上及びコア裏面上に積層構造体が設けられ、少なくともコア主面側に開口する収容部が設けられたコア基板を備え、コンデンサモジュールが収容部内に収容されていることが好ましい。このようにコア基板を設けることによって、コンデンサモジュール内蔵配線基板の剛性が増し、その配線基板の反りを防止できる。この結果、コンデンサモジュール内蔵配線基板における半導体チップの実装性が良好となる。   The wiring board with a built-in capacitor module has a core main surface and a core back surface, a laminated structure is provided on the core main surface and the core back surface, and a core substrate provided with an accommodating portion that opens at least on the core main surface side. It is preferable that the capacitor module is accommodated in the accommodating portion. By providing the core substrate in this way, the rigidity of the wiring board with a built-in capacitor module is increased, and the warping of the wiring board can be prevented. As a result, the mountability of the semiconductor chip on the capacitor module built-in wiring board is improved.

複数の導体部は、部品実装基板の第１面及び第２面間を貫通する複数のビア導体であり、複数の端子電極は、複数のビア導体における第１面側の端面または端面を覆うように第１面上にて形成された複数の第１面側電極部であることが好ましい。この場合、部品実装基板を貫通するビア導体やその端面を覆う第１面側電極部を介してコンデンサモジュールのチップ部品を半導体チップに接続することができる。この場合、チップ部品と半導体チップとをつなぐ配線パターンを短くすることができる。なお、導体部としては、ビア導体以外に部品実装基板の側面等に形成される導体パターンであってもよい。   The plurality of conductor portions are a plurality of via conductors penetrating between the first surface and the second surface of the component mounting board, and the plurality of terminal electrodes cover the end surface or the end surface on the first surface side of the plurality of via conductors. Preferably, the plurality of first surface side electrode portions are formed on the first surface. In this case, the chip component of the capacitor module can be connected to the semiconductor chip via the via conductor penetrating the component mounting board and the first surface side electrode portion covering the end surface. In this case, the wiring pattern that connects the chip component and the semiconductor chip can be shortened. The conductor portion may be a conductor pattern formed on the side surface of the component mounting board in addition to the via conductor.

複数のビア導体はフィルドビア導体であることが好ましい。この場合、ビア導体の端面やその端面を覆う第１面側電極部における凹凸を低く抑えることができる。また、フィルドビア導体とすることによりビア導体の抵抗が低くなるため、配線基板における電気特性を高めることができる。   The plurality of via conductors are preferably filled via conductors. In this case, unevenness in the end surface of the via conductor and the first surface side electrode portion covering the end surface can be suppressed low. Moreover, since the resistance of the via conductor is reduced by using the filled via conductor, the electrical characteristics of the wiring board can be enhanced.

部品実装基板は、複数のビア導体における第２面側の端面を覆うように第２面上にて形成された複数の第２面側電極部を備える。複数の第２面側電極部は、極性の異なるものが交互にかつアレイ状に配置され、１つの第２面側電極部に対して隣り合う２つのチップコンデンサの端子が共通で接続されていることが好ましい。このようにすると、部品実装基板の第２面上において、より多くのチップコンデンサを実装することができる。またこの場合、隣り合う第２面側電極部の極性が逆になり、それら第２面側電極部を介してビア導体を流れる電流の方向が互いに逆向きになる。このため、コンデンサモジュールにおけるインダクタンス成分の低減化が図られ、ノイズ吸収や電源変動平滑化のための高速電源供給が可能となる。   The component mounting board includes a plurality of second surface side electrode portions formed on the second surface so as to cover end surfaces on the second surface side of the plurality of via conductors. The plurality of second surface side electrode portions are alternately arranged in an array with different polarities, and the terminals of two adjacent chip capacitors are commonly connected to one second surface side electrode portion. It is preferable. In this way, more chip capacitors can be mounted on the second surface of the component mounting board. In this case, the polarities of the adjacent second surface side electrode portions are reversed, and the directions of the currents flowing through the via conductors via the second surface side electrode portions are opposite to each other. For this reason, the inductance component in the capacitor module is reduced, and high-speed power supply for absorbing noise and smoothing power fluctuations becomes possible.

複数の第２面側電極部は、第２主面上の全域に形成されたチップコンデンサ実装用の電極部により構成されていてもよい。また、複数の第２面側電極部は、第２主面上の一部の領域に形成されたチップコンデンサ実装用の電極部と、それ以外の領域に形成されたチップコンデンサ以外のチップ部品を実装するための電極部とにより構成されていてもよい。このようにすると、コンデンサモジュールの部品実装基板において、必要な箇所にチップコンデンサを実装することができる。なお、チップコンデンサ実装用の電極部には、必ずしもチップコンデンサを実装しなくてもよく、一部の電極部にチップコンデンサを実装しない状態でコンデンサモジュールを構成してもよい。この場合、コンデンサモジュールの部品汎用性を高めることが可能となり、その部品コストを低く抑えることができる。また、第２主面上の全域にチップコンデンサ実装用の電極部が均等に配置されることにより、部品実装基板において均一な強度を確保することができ、部品実装基板における反りを防止することができる。   The plurality of second surface side electrode portions may be configured by chip capacitor mounting electrode portions formed over the entire area on the second main surface. The plurality of second surface side electrode portions include chip capacitor mounting electrode portions formed in a partial region on the second main surface and chip components other than the chip capacitor formed in other regions. You may comprise by the electrode part for mounting. If it does in this way, a chip capacitor can be mounted in a required part in a component mounting substrate of a capacitor module. Note that the chip capacitor is not necessarily mounted on the electrode portion for mounting the chip capacitor, and the capacitor module may be configured without mounting the chip capacitor on a part of the electrode portions. In this case, the versatility of the parts of the capacitor module can be increased, and the cost of the parts can be kept low. Further, by uniformly disposing the electrode portions for mounting the chip capacitor over the entire area on the second main surface, it is possible to ensure uniform strength in the component mounting board and prevent warpage in the component mounting board. it can.

部品実装基板は、ガラスまたはガラスを含むセラミックからなることが好ましい。この場合、薄く剛性の高い部品実装基板を低コストで製造することができる。また、部品実装基板の熱膨張係数は、３ｐｐｍ／℃以上１０ｐｐｍ／℃以下であることが好ましい。このように部品実装基板の熱膨張係数を低くすることにより、リフロー時における熱膨張が少なくなり、配線基板の反りを低く抑えることが可能となる。   The component mounting board is preferably made of glass or ceramic containing glass. In this case, a thin and rigid component mounting board can be manufactured at low cost. The coefficient of thermal expansion of the component mounting board is preferably 3 ppm / ° C. or more and 10 ppm / ° C. or less. By reducing the coefficient of thermal expansion of the component mounting board in this way, the thermal expansion during reflow is reduced, and the warpage of the wiring board can be kept low.

電極部は、例えば、銅、ニッケル、金などのめっき層にて形成され、その厚さが５μｍ以下であることが好ましい。また、第１面の平坦度は、５μｍ以下であることが好ましい。この場合、部品実装基板における第１面の凹凸を少なくすることができ、半導体チップの実装性が向上される。   The electrode part is preferably formed of a plating layer such as copper, nickel, or gold, and preferably has a thickness of 5 μm or less. The flatness of the first surface is preferably 5 μm or less. In this case, the unevenness of the first surface of the component mounting board can be reduced, and the mountability of the semiconductor chip is improved.

部品実装基板の厚さ及びチップ部品の厚さは、ともに０．２ｍｍ以下であることが好ましく、コンデンサモジュールの全体厚さは、０．３ｍｍ以下であることがより好ましい。このようなコンデンサモジュールを用いることによってコンデンサモジュール内蔵配線基板を薄く形成することができる。   Both the thickness of the component mounting board and the thickness of the chip component are preferably 0.2 mm or less, and the total thickness of the capacitor module is more preferably 0.3 mm or less. By using such a capacitor module, the capacitor module built-in wiring board can be thinly formed.

コンデンサモジュール内蔵配線基板において、チップ部品をはんだ接続するためのはんだ材料は、主面側接続端子に半導体チップをはんだ接続するためのはんだ材料よりも高融点の材料が用いられる。このようにすると、半導体チップの実装時に、コンデンサモジュールにおいてチップ部品を接続しているはんだが溶融するといった問題が回避され、コンデンサモジュール内蔵配線基板を確実に製造することができる。   In the capacitor module built-in wiring board, the solder material for solder-connecting the chip components is a material having a higher melting point than the solder material for solder-connecting the semiconductor chip to the main surface side connection terminals. This avoids the problem that the solder connecting the chip components in the capacitor module is melted when the semiconductor chip is mounted, and the capacitor module built-in wiring board can be reliably manufactured.

コンデンサモジュール内蔵配線基板において、コア基板のコア主面と部品実装基板の第１面とが同一レベルとなるようにコンデンサモジュールを内蔵することが好ましい。この場合、コア基板内の収容部にコンデンサモジュールを確実に内蔵することができ、積層構造体における各樹脂絶縁層の硬化収縮に伴う凹凸を低く抑えることができる。   In the capacitor module built-in wiring board, it is preferable to incorporate the capacitor module so that the core main surface of the core substrate and the first surface of the component mounting substrate are at the same level. In this case, the capacitor module can be reliably built in the accommodating portion in the core substrate, and the unevenness caused by the curing shrinkage of each resin insulating layer in the laminated structure can be kept low.

積層構造体を構成する複数の樹脂絶縁層は、絶縁性、耐熱性、耐湿性等を考慮して適宜選択することができる。樹脂絶縁層の形成材料の好適例としては、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂などの熱硬化性樹脂、ポリカーボネート樹脂、アクリル樹脂、ポリアセタール樹脂、ポリプロピレン樹脂などの熱可塑性樹脂等が挙げられる。そのほか、これらの樹脂とガラス繊維（ガラス織布やガラス不織布）やポリアミド繊維等の有機繊維との複合材料、あるいは、連続多孔質ＰＴＦＥ等の三次元網目状フッ素系樹脂基材にエポキシ樹脂などの熱硬化性樹脂を含浸させた樹脂−樹脂複合材料等を使用してもよい。   The plurality of resin insulation layers constituting the laminated structure can be appropriately selected in consideration of insulation, heat resistance, moisture resistance, and the like. Preferred examples of the material for forming the resin insulation layer include thermosetting resins such as epoxy resins, phenol resins, urethane resins, silicone resins and polyimide resins, thermoplastic resins such as polycarbonate resins, acrylic resins, polyacetal resins and polypropylene resins. Is mentioned. In addition, composite materials of these resins and organic fibers such as glass fibers (glass woven fabrics and glass nonwoven fabrics) and polyamide fibers, or three-dimensional network fluorine-based resin base materials such as continuous porous PTFE, epoxy resins, etc. A resin-resin composite material impregnated with a thermosetting resin may be used.

積層構造体を構成する複数の導体層、主面側接続端子及び裏面側接続端子は、主として銅からなり、サブトラクティブ法、セミアディティブ法、フルアディティブ法などといった公知の手法によって形成される。具体的に言うと、例えば、銅箔のエッチング、無電解銅めっきあるいは電解銅めっきなどの手法が適用される。なお、スパッタやＣＶＤ等の手法により薄膜を形成した後にエッチングを行うことで導体層や各接続端子を形成したり、導電性ペースト等の印刷により導体層や各接続端子を形成したりすることも可能である。   The plurality of conductor layers, the main surface side connection terminals, and the back surface side connection terminals constituting the multilayer structure are mainly made of copper, and are formed by a known method such as a subtractive method, a semi-additive method, or a full additive method. Specifically, for example, techniques such as etching of copper foil, electroless copper plating, or electrolytic copper plating are applied. In addition, after forming a thin film by a technique such as sputtering or CVD, a conductor layer or each connection terminal can be formed by etching, or a conductor layer or each connection terminal can be formed by printing a conductive paste or the like. Is possible.

また、各主面側接続端子に表面実装される半導体チップとしては、コンピュータのマイクロプロセッサとして使用されるＩＣチップ、ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory ）などのＩＣチップを挙げることができる。   Further, as a semiconductor chip that is surface-mounted on each main surface side connection terminal, an IC chip used as a microprocessor of a computer, an IC chip such as a DRAM (Dynamic Random Access Memory) and an SRAM (Static Random Access Memory) can be cited. be able to.

第１の実施の形態におけるコンデンサモジュール内蔵配線基板の概略構成を示す断面図。Sectional drawing which shows schematic structure of the capacitor | condenser module built-in wiring board in 1st Embodiment. 第１の実施の形態におけるコンデンサモジュールを示す断面図。Sectional drawing which shows the capacitor | condenser module in 1st Embodiment. 第１の実施の形態におけるコンデンサモジュールを示す平面図。The top view which shows the capacitor | condenser module in 1st Embodiment. コンデンサモジュールの製造方法を示す説明図。Explanatory drawing which shows the manufacturing method of a capacitor module. コンデンサモジュールの製造方法を示す説明図。Explanatory drawing which shows the manufacturing method of a capacitor module. コンデンサモジュールの製造方法を示す説明図。Explanatory drawing which shows the manufacturing method of a capacitor module. コンデンサモジュール内蔵配線基板の製造方法を示す説明図。Explanatory drawing which shows the manufacturing method of a capacitor module built-in wiring board. コンデンサモジュール内蔵配線基板の製造方法を示す説明図。Explanatory drawing which shows the manufacturing method of a capacitor module built-in wiring board. コンデンサモジュール内蔵配線基板の製造方法を示す説明図。Explanatory drawing which shows the manufacturing method of a capacitor module built-in wiring board. コンデンサモジュール内蔵配線基板の製造方法を示す説明図。Explanatory drawing which shows the manufacturing method of a capacitor module built-in wiring board. コンデンサモジュール内蔵配線基板の製造方法を示す説明図。Explanatory drawing which shows the manufacturing method of a capacitor module built-in wiring board. コンデンサモジュール内蔵配線基板の製造方法を示す説明図。Explanatory drawing which shows the manufacturing method of a capacitor module built-in wiring board. コンデンサモジュール内蔵配線基板の製造方法を示す説明図。Explanatory drawing which shows the manufacturing method of a capacitor module built-in wiring board. 第２の実施の形態におけるコンデンサモジュール内蔵配線基板の概略構成を示す断面図。Sectional drawing which shows schematic structure of the capacitor module built-in wiring board in 2nd Embodiment. 第２の実施の形態におけるコンデンサモジュールを示す断面図。Sectional drawing which shows the capacitor | condenser module in 2nd Embodiment. 別の実施の形態のコンデンサモジュールを示す平面図。The top view which shows the capacitor | condenser module of another embodiment. 別の実施の形態のコンデンサモジュールを示す平面図。The top view which shows the capacitor | condenser module of another embodiment. 別の実施の形態のコンデンサモジュールを示す要部断面図。The principal part sectional drawing which shows the capacitor | condenser module of another embodiment. 別の実施の形態におけるコンデンサモジュール内蔵配線基板の概略構成を示す断面図。Sectional drawing which shows schematic structure of the wiring board with a built-in capacitor module in another embodiment.

［第１の実施の形態］
以下、本発明を具体化した第１の実施の形態を図面に基づき詳細に説明する。 [First Embodiment]
DESCRIPTION OF EMBODIMENTS A first embodiment embodying the present invention will be described below in detail with reference to the drawings.

図１に示されるように、本実施の形態の配線基板１０（コンデンサモジュール内蔵配線基板）は、半導体チップ搭載用の配線基板である。配線基板１０は、ガラスエポキシからなるコア基板１１と、コア基板１１のコア主面１２（図１では上面）上に形成される第１ビルドアップ層３１（積層構造体）と、コア基板１１のコア裏面１３（図１では下面）上に形成される第２ビルドアップ層３２（積層構造体）とからなる。   As shown in FIG. 1, the wiring board 10 (capacitor module built-in wiring board) of the present embodiment is a wiring board for mounting a semiconductor chip. The wiring substrate 10 includes a core substrate 11 made of glass epoxy, a first buildup layer 31 (laminated structure) formed on the core main surface 12 (upper surface in FIG. 1) of the core substrate 11, and the core substrate 11. It consists of a second buildup layer 32 (laminated structure) formed on the core back surface 13 (the bottom surface in FIG. 1).

コア基板１１における複数個所には厚さ方向に貫通するスルーホール用孔１５が形成されており、スルーホール用孔１５内にはスルーホール導体１６が形成されている。スルーホール導体１６は、コア基板１１のコア主面１２側とコア裏面１３側とを接続している。また、コア基板１１のコア主面１２及びコア裏面１３には、銅からなる導体層４１がパターン形成されており、各導体層４１は、スルーホール導体１６に電気的に接続されている。   Through holes 15 penetrating in the thickness direction are formed at a plurality of locations in the core substrate 11, and through hole conductors 16 are formed in the through hole 15. The through-hole conductor 16 connects the core main surface 12 side and the core back surface 13 side of the core substrate 11. Further, a conductor layer 41 made of copper is patterned on the core main surface 12 and the core back surface 13 of the core substrate 11, and each conductor layer 41 is electrically connected to the through-hole conductor 16.

コア基板１１のコア主面１２上に形成された第１ビルドアップ層３１は、熱硬化性樹脂（エポキシ樹脂）からなる２層の樹脂絶縁層３３，３５と、銅からなる導体層４２とを交互に積層した構造を有している。樹脂絶縁層３５の上面５１（基板主面）上における複数箇所には、端子パッド４４（主面側接続端子）がアレイ状に形成されている。さらに、樹脂絶縁層３５の上面５１は、ソルダーレジスト３７によってほぼ全体的に覆われている。ソルダーレジスト３７の所定箇所には、端子パッド４４を露出させる開口部４６が形成されている。端子パッド４４の表面上には、複数のはんだバンプ４５が配設されている。各はんだバンプ４５は、矩形平板状をなす半導体チップ２１の面接続端子２２に電気的に接続されている。なお、各端子パッド４４及び各はんだバンプ４５が形成される領域は、半導体チップ２１を搭載可能な半導体チップ搭載領域２３である。また、樹脂絶縁層３３内には複数のビア導体４３が形成され、樹脂絶縁層３５内にも複数のビア導体４３が形成されている。各ビア導体４３は、導体層４１，４２及び端子パッド４４を相互に電気的に接続している。   The first buildup layer 31 formed on the core main surface 12 of the core substrate 11 includes two resin insulating layers 33 and 35 made of thermosetting resin (epoxy resin) and a conductor layer 42 made of copper. It has an alternately stacked structure. Terminal pads 44 (main surface side connection terminals) are formed in an array at a plurality of locations on the upper surface 51 (substrate main surface) of the resin insulating layer 35. Further, the upper surface 51 of the resin insulating layer 35 is almost entirely covered with the solder resist 37. An opening 46 for exposing the terminal pad 44 is formed at a predetermined position of the solder resist 37. A plurality of solder bumps 45 are provided on the surface of the terminal pad 44. Each solder bump 45 is electrically connected to the surface connection terminal 22 of the semiconductor chip 21 having a rectangular flat plate shape. The region where each terminal pad 44 and each solder bump 45 is formed is a semiconductor chip mounting region 23 where the semiconductor chip 21 can be mounted. A plurality of via conductors 43 are formed in the resin insulating layer 33, and a plurality of via conductors 43 are also formed in the resin insulating layer 35. Each via conductor 43 electrically connects the conductor layers 41 and 42 and the terminal pad 44 to each other.

コア基板１１のコア裏面１３上に形成された第２ビルドアップ層３２は、上述した第１ビルドアップ層３１とほぼ同じ構造を有している。即ち、第２ビルドアップ層３２は、熱硬化性樹脂（エポキシ樹脂）からなる２層の樹脂絶縁層３４，３６と、導体層４２とを交互に積層した構造を有している。樹脂絶縁層３４内には複数のビア導体４３が形成され、樹脂絶縁層３６内にも複数のビア導体４３が形成されている。樹脂絶縁層３６の下面５２（基板裏面）上における複数箇所には、ビア導体４３を介して導体層４２に電気的に接続されるＢＧＡ用パッド４８（裏面側接続端子）がアレイ状に形成されている。また、樹脂絶縁層３６の下面５２は、ソルダーレジスト３８によってほぼ全体的に覆われている。ソルダーレジスト３８の所定箇所には、ＢＧＡ用パッド４８を露出させる開口部４０が形成されている。ＢＧＡ用パッド４８の表面上には、図示しないマザーボード（外部基板）に対して電気的に接続可能な複数のはんだバンプ４９が配設されている。そして、各はんだバンプ４９により、図１に示される配線基板１０は図示しないマザーボード上に実装される。   The second buildup layer 32 formed on the core back surface 13 of the core substrate 11 has substantially the same structure as the first buildup layer 31 described above. That is, the second buildup layer 32 has a structure in which two resin insulating layers 34 and 36 made of thermosetting resin (epoxy resin) and conductor layers 42 are alternately stacked. A plurality of via conductors 43 are formed in the resin insulating layer 34, and a plurality of via conductors 43 are also formed in the resin insulating layer 36. BGA pads 48 (back surface side connection terminals) electrically connected to the conductor layer 42 via the via conductors 43 are formed in an array at a plurality of locations on the lower surface 52 (substrate back surface) of the resin insulating layer 36. ing. Further, the lower surface 52 of the resin insulating layer 36 is almost entirely covered with the solder resist 38. An opening 40 for exposing the BGA pad 48 is formed at a predetermined portion of the solder resist 38. A plurality of solder bumps 49 that can be electrically connected to a mother board (external substrate) (not shown) are disposed on the surface of the BGA pad 48. The wiring board 10 shown in FIG. 1 is mounted on a mother board (not shown) by each solder bump 49.

コア基板１１は、縦２５ｍｍ×横２５ｍｍ×厚さ０．４ｍｍの平面視略矩形板状であり、コア主面１２の中央部及びコア裏面１３の中央部にて開口する平面視で矩形状の収容部９０を１つ有している。即ち、収容部９０は貫通穴である。なお、収容部９０は、縦１２ｍｍ×横１２ｍｍの寸法を有し、四隅にＲ１．０ｍｍの面取り部が形成されている。そして、収容部９０内には、コンデンサモジュール１０１が収容され、その隙間に樹脂充填部９２が充填されることでコンデンサモジュール１０１が固定されている。   The core substrate 11 has a substantially rectangular plate shape in plan view of length 25 mm × width 25 mm × thickness 0.4 mm, and has a rectangular shape in plan view that opens at the center portion of the core main surface 12 and the center portion of the core back surface 13. One accommodating portion 90 is provided. That is, the accommodating part 90 is a through hole. In addition, the accommodating part 90 has a dimension of 12 mm in length x 12 mm in width, and chamfered parts of R1.0 mm are formed at four corners. And the capacitor | condenser module 101 is accommodated in the accommodating part 90, and the capacitor | condenser module 101 is fixed by filling the resin filling part 92 in the clearance gap.

コンデンサモジュール１０１は、縦１０ｍｍ×横１０ｍｍ×厚さ０．３ｍｍのサイズであり、コア基板１１において半導体チップ搭載領域２３の真下に内蔵されている。図２に示されるように、本実施の形態のコンデンサモジュール１０１は、ガラス基板１０２（部品実装基板）と、ガラス基板１０２上に実装される複数のチップコンデンサ１０３（チップ部品）とからなる。各チップコンデンサ１０３は、長さ０．６ｍｍ×幅０．３ｍｍ×厚さ０．１５ｍｍの薄型コンデンサである。   The capacitor module 101 has a size of 10 mm long × 10 mm wide × 0.3 mm thick, and is built in the core substrate 11 directly below the semiconductor chip mounting region 23. As shown in FIG. 2, the capacitor module 101 of the present embodiment includes a glass substrate 102 (component mounting substrate) and a plurality of chip capacitors 103 (chip components) mounted on the glass substrate 102. Each chip capacitor 103 is a thin capacitor having a length of 0.6 mm, a width of 0.3 mm, and a thickness of 0.15 mm.

ガラス基板１０２は、縦１０ｍｍ×横１０ｍｍ×厚さ０．１２ｍｍの基板であり、第１面１０５（図２では上面）及びその第１面１０５の反対側にある第２面１０６（図２では下面）を有する。なお、半導体チップ搭載領域２３の面積（ＩＣチップ２１において面接続端子２２が形成される面の面積）は、コンデンサモジュール１０１の上面（ガラス基板１０２の第１面１０５）よりも小さくなるように設定されている。配線基板１０の厚さ方向から見た場合、半導体チップ搭載領域２３は、コンデンサモジュール１０１におけるガラス基板１０２の第１面１０５内に位置している。   The glass substrate 102 is 10 mm long × 10 mm wide × 0.12 mm thick, and includes a first surface 105 (upper surface in FIG. 2) and a second surface 106 (in FIG. 2, opposite to the first surface 105). Lower surface). The area of the semiconductor chip mounting region 23 (the area of the surface on which the surface connection terminals 22 are formed in the IC chip 21) is set to be smaller than the upper surface of the capacitor module 101 (the first surface 105 of the glass substrate 102). Has been. When viewed from the thickness direction of the wiring substrate 10, the semiconductor chip mounting region 23 is located in the first surface 105 of the glass substrate 102 in the capacitor module 101.

本実施の形態のコンデンサモジュール１０１では、部品実装基板としてガラス基板１０２を用いたが、ガラス基板１０２以外に、例えばガラスを含んだセラミック基板を用いてもよい。なお、部品実装基板としては、熱膨張係数が３ｐｐｍ／℃以上１０ｐｐｍ／℃以下の基板が用いられる。   In the capacitor module 101 of the present embodiment, the glass substrate 102 is used as the component mounting substrate. However, in addition to the glass substrate 102, for example, a ceramic substrate containing glass may be used. As the component mounting board, a board having a thermal expansion coefficient of 3 ppm / ° C. or more and 10 ppm / ° C. or less is used.

ガラス基板１０２には、第１面１０５及び第２面１０６間を貫通する複数のビア導体１１０（導体部）が形成されている。本実施の形態におけるビア導体１１０は、フィルドビア導体である。ガラス基板１０２の第１面１０５上には、各ビア導体１１０の第１面１０５側の端面を覆うように第１端子電極１１１（第１面側電極部）が複数形成されている。各第１端子電極１１１は、第１面１０５上の全域に形成されており、極性の異なるもの交互にかつアレイ状に配置されている。   In the glass substrate 102, a plurality of via conductors 110 (conductor portions) penetrating between the first surface 105 and the second surface 106 are formed. Via conductor 110 in the present embodiment is a filled via conductor. A plurality of first terminal electrodes 111 (first surface side electrode portions) are formed on the first surface 105 of the glass substrate 102 so as to cover the end surface of each via conductor 110 on the first surface 105 side. The first terminal electrodes 111 are formed over the entire area of the first surface 105, and are arranged alternately and in an array with different polarities.

ガラス基板１０２の第２面１０６上には、各ビア導体１１０の第２面１０６側の端面を覆うように第２端子電極１１２（第２面側電極部）が複数形成されている。図３に示されるように、各第２端子電極１１２は、第２面１０６上の全域に形成されており、極性の異なるもの交互にかつアレイ状に配置されている。そして、ガラス基板１０２の第２面１０６上において、左右の両端側に配置される第２端子電極１１２には、１つのチップコンデンサ１０３の端子が接続されるとともに、内側に配置される各第２端子電極１１２には、１つの端子電極１１２に対して隣り合う２つのチップコンデンサ１０３の端子が共通に接続されている。各チップコンデンサ１０３の端子は、はんだを用いて各第２端子電極１１２に接続される。このチップコンデンサ１０３をはんだ接続するためのはんだ材料は、半導体チップ２１をはんだ接続するためのはんだ材料よりも高融点の材料が用いられている。   A plurality of second terminal electrodes 112 (second surface side electrode portions) are formed on the second surface 106 of the glass substrate 102 so as to cover the end surface of each via conductor 110 on the second surface 106 side. As shown in FIG. 3, the second terminal electrodes 112 are formed over the entire area of the second surface 106, and those having different polarities are arranged alternately and in an array. And on the 2nd surface 106 of the glass substrate 102, while connecting the terminal of one chip capacitor 103 to the 2nd terminal electrode 112 arrange | positioned at the both right and left ends, each 2nd arrange | positioned inside. Terminals of two chip capacitors 103 adjacent to one terminal electrode 112 are commonly connected to the terminal electrode 112. The terminal of each chip capacitor 103 is connected to each second terminal electrode 112 using solder. As a solder material for solder-connecting the chip capacitor 103, a material having a melting point higher than that of the solder material for solder-connecting the semiconductor chip 21 is used.

第１端子電極１１１及び第２端子電極１１２は、縦０．４ｍｍ×横０．４ｍｍ×厚さ４μｍ程度の端子であり、銅（Ｃｕ）−ニッケル（Ｎｉ）−金（Ａｕ）のめっき層によって形成されている。なお、第１端子電極１１１は、はんだ接続される端子ではないため、銅めっき層のみにて形成されていてもよい。   The first terminal electrode 111 and the second terminal electrode 112 are terminals having a length of about 0.4 mm × width of 0.4 mm × thickness of 4 μm, and are formed by a copper (Cu) -nickel (Ni) -gold (Au) plating layer. Is formed. Since the first terminal electrode 111 is not a terminal to be soldered, the first terminal electrode 111 may be formed of only a copper plating layer.

図１に示されるように、コンデンサモジュール１０１は、ガラス基板１０２にてチップコンデンサ１０３が実装されていない第１面１０５を基板主面５１側（コア主面１２と同じ側）に向けた状態でコア基板１１の収容部９０に収容されている。本実施の形態の配線基板１０では、コア基板１１のコア主面１２とガラス基板１０２の第１面１０５とが同一レベルとなるようにコンデンサモジュール１０１が内蔵されている。そして、ガラス基板１０２の第１端子電極１１１は、第１ビルドアップ層３１におけるビア導体４３や導体層４２を介して端子パッド４４に接続され、さらにはんだバンプ４５を介して半導体チップ２１に接続されている。   As shown in FIG. 1, the capacitor module 101 is in a state where the first surface 105 on which the chip capacitor 103 is not mounted on the glass substrate 102 faces the substrate main surface 51 side (the same side as the core main surface 12). It is accommodated in the accommodating portion 90 of the core substrate 11. In wiring board 10 of the present embodiment, capacitor module 101 is built in such that core main surface 12 of core substrate 11 and first surface 105 of glass substrate 102 are at the same level. The first terminal electrode 111 of the glass substrate 102 is connected to the terminal pad 44 via the via conductor 43 and the conductor layer 42 in the first buildup layer 31 and further connected to the semiconductor chip 21 via the solder bump 45. ing.

本実施の形態のコンデンサモジュール１０１は、以下の手法で製造される。   The capacitor module 101 of the present embodiment is manufactured by the following method.

まず、縦３００ｍｍ×横３００ｍｍ×厚さ０．１２ｍｍのガラス基板１０２を準備する。そして、エキシマレーザなどのレーザ加工装置を用いてビア穴加工を行い、ガラス基板１０２の表裏面を貫通するφ０．１ｍｍのビア穴１２０を所定の位置に形成する（図４参照）。その後、無電解めっき及び電解めっきを行い、ビア穴１２０内に銅めっきからなるビア導体１１０を形成する。次に、ガラス基板１０２の表面研磨を行って、ガラス基板１０２の表面に形成されためっき層を除去するとともに、ビア導体１１０の端面とガラス基板１０２の表面とが同一面となるようビア導体１１０の端面を研磨する（図５参照）。そして、周知のめっき工程を行うことにより、ガラス基板１０２の第１面１０５及び第２面１０６に、銅−ニッケル−金のめっき層からなる第１端子電極１１１及び第２端子電極１１２を形成する（図６参照）。   First, a glass substrate 102 having a length of 300 mm, a width of 300 mm, and a thickness of 0.12 mm is prepared. Then, via hole processing is performed using a laser processing apparatus such as an excimer laser, and φ0.1 mm via holes 120 penetrating the front and back surfaces of the glass substrate 102 are formed at predetermined positions (see FIG. 4). Thereafter, electroless plating and electrolytic plating are performed to form a via conductor 110 made of copper plating in the via hole 120. Next, surface polishing of the glass substrate 102 is performed to remove the plating layer formed on the surface of the glass substrate 102, and the via conductor 110 is arranged so that the end surface of the via conductor 110 and the surface of the glass substrate 102 are flush with each other. The end face is polished (see FIG. 5). Then, the first terminal electrode 111 and the second terminal electrode 112 made of a copper-nickel-gold plating layer are formed on the first surface 105 and the second surface 106 of the glass substrate 102 by performing a known plating process. (See FIG. 6).

さらに、ガラス基板１０２の第２端子電極１１２の表面にはんだペースト（はんだ材料）を塗布し、その端子電極１１２とチップコンデンサ１０３の端子とを位置合わせしてリフローする。このリフローを行うことにより、各チップコンデンサ１０３をガラス基板１０２の各第２端子電極１１２にはんだを用いて接続する。この後、ガラス基板１０２を所定サイズ（縦１０ｍｍ×横１０ｍｍのサイズ）に切断することにより、図２に示すコンデンサモジュール１０１が得られる。   Further, a solder paste (solder material) is applied to the surface of the second terminal electrode 112 of the glass substrate 102, and the terminal electrode 112 and the terminal of the chip capacitor 103 are aligned and reflowed. By performing this reflow, each chip capacitor 103 is connected to each second terminal electrode 112 of the glass substrate 102 using solder. After that, the capacitor module 101 shown in FIG. 2 is obtained by cutting the glass substrate 102 into a predetermined size (size of 10 mm length × 10 mm width).

次に、本実施の形態の配線基板１０の製造方法について述べる。   Next, a method for manufacturing the wiring board 10 of the present embodiment will be described.

まず、基材の両面に銅箔（厚さ５０μｍ程度）が貼付された銅張積層板を準備する。そして、ドリル機を用いて孔あけ加工を行い、銅張積層板の表裏面を貫通するスルーホール用孔１５を所定位置にあらかじめ形成しておく。なお、銅張積層板の基材は、後にコア基板１１となる部分であり、ガラスエポキシ樹脂にて形成されている。そして、銅張積層板のスルーホール用孔１５の内面に対する無電解銅めっき及び電解銅めっきを行うことで、スルーホール用孔１５内にスルーホール導体１６を形成する。次に、銅張積層板の両面上にドライフィルムをラミネートし、同ドライフィルムに対して露光及び現像を行う。これにより、銅張積層板の両面に所定のパターンのエッチングレジストを形成する。この状態で、銅張積層板上の銅箔及び銅めっき層に対してエッチングによるパターニングを行うことにより、コア基板１１となる基材の両面にスルーホール導体１６に繋がる導体層４１を形成する。その後、エッチングレジストを除去する。さらに、図７に示されるように、コア基板１１に対して、ルータ加工を行うことにより、コア主面１２及びコア裏面１３にて開口する収容部９０を形成する。以上の工程を行うことで、収容部９０、スルーホール導体１６及び導体層４１を有するコア基板１１を準備する。   First, a copper clad laminate having a copper foil (thickness of about 50 μm) attached to both surfaces of a base material is prepared. Then, drilling is performed using a drill machine, and through-hole holes 15 penetrating the front and back surfaces of the copper-clad laminate are formed in advance at predetermined positions. In addition, the base material of a copper clad laminated board is a part used as the core board | substrate 11 later, and is formed with the glass epoxy resin. And the through-hole conductor 16 is formed in the hole 15 for through-holes by performing the electroless copper plating and the electrolytic copper plating with respect to the inner surface of the hole 15 for through-holes of a copper clad laminated board. Next, a dry film is laminated on both surfaces of the copper clad laminate, and the dry film is exposed and developed. Thus, an etching resist having a predetermined pattern is formed on both surfaces of the copper clad laminate. In this state, the copper foil and the copper plating layer on the copper clad laminate are subjected to patterning by etching, thereby forming the conductor layer 41 connected to the through-hole conductor 16 on both surfaces of the base material to be the core substrate 11. Thereafter, the etching resist is removed. Further, as shown in FIG. 7, the core substrate 11 is subjected to router processing to form the accommodating portion 90 that opens at the core main surface 12 and the core back surface 13. By performing the above steps, the core substrate 11 having the accommodating portion 90, the through-hole conductor 16 and the conductor layer 41 is prepared.

そして、剥離可能な粘着テープ１３０をコア基板１１のコア主面１２側に貼り付け、収容部９０のコア主面側開口をシールする（図８参照）。その後、マウント装置を用いて、ガラス基板１０２の第１面１０５とコア主面１２とを同じ側に向けた状態で収容部９０内にコンデンサモジュール１０１を収容する（図９参照）。このとき、粘着テープ１３０の粘着面に、コンデンサモジュール１０１が貼り付けられて仮固定される。   And the peelable adhesive tape 130 is affixed on the core main surface 12 side of the core substrate 11, and the core main surface side opening of the accommodating part 90 is sealed (refer FIG. 8). Thereafter, the capacitor module 101 is accommodated in the accommodating portion 90 using the mounting device with the first surface 105 of the glass substrate 102 and the core main surface 12 facing the same side (see FIG. 9). At this time, the capacitor module 101 is attached to the adhesive surface of the adhesive tape 130 and temporarily fixed.

そして、この状態において、ディスペンサ装置を用いて、収容部９０内に熱硬化性樹脂製の樹脂充填部９２を充填する。その後、加熱処理を行うと、樹脂充填部９２が硬化して、コンデンサモジュール１０１が収容部９０内に固定される（図１０参照）。そして、粘着テープ１３０を剥離する。   In this state, a resin filling portion 92 made of a thermosetting resin is filled into the housing portion 90 using a dispenser device. Then, when heat processing are performed, the resin filling part 92 will harden | cure and the capacitor | condenser module 101 will be fixed in the accommodating part 90 (refer FIG. 10). Then, the adhesive tape 130 is peeled off.

次に、従来周知の手法に基づいてコア主面１２の上に第１ビルドアップ層３１を形成するとともに、コア裏面１３の上に第２ビルドアップ層３２を形成する。具体的には、コア主面１２側とコア裏面１３側とに、エポキシ樹脂を主成分とするシート状の樹脂絶縁層３３，３４を貼り付け、樹脂絶縁層３３，３４をある程度硬化させる。そして、例えばエキシマレーザやＵＶレーザやＣＯ２レーザなどを用いてレーザ加工を施すことによって、樹脂絶縁層３３，３４の所定の位置にビア穴１３１を形成する（図１１参照）。次いで、過マンガン酸カリウム溶液などのエッチング液を用いて各ビア穴１３１内のスミアを除去するデスミア工程を行う。なお、デスミア工程としては、エッチング液を用いた処理以外に、例えばＯ２プラズマによるプラズマアッシングの処理を行ってもよい。 Next, the first buildup layer 31 is formed on the core main surface 12 and the second buildup layer 32 is formed on the core back surface 13 based on a conventionally known method. Specifically, sheet-like resin insulation layers 33 and 34 mainly composed of epoxy resin are attached to the core main surface 12 side and the core back surface 13 side, and the resin insulation layers 33 and 34 are cured to some extent. Then, by performing laser processing using, for example, an excimer laser, a UV laser, a CO 2 laser, or the like, via holes 131 are formed at predetermined positions of the resin insulating layers 33 and 34 (see FIG. 11). Next, a desmear process is performed to remove smear in each via hole 131 using an etching solution such as a potassium permanganate solution. As the desmear process, in addition to treatment with an etchant, for example it may perform processing of plasma ashing using O 2 plasma.

デスミア工程の後、従来公知の手法に従って無電解銅めっきを行うことで、各ビア穴１３１内及び樹脂絶縁層３３，３４の表面に全面めっき層を形成する。そして、樹脂絶縁層３３，３４にめっきレジスト形成用のドライフィルムをラミネートし、同ドライフィルムに対して露光及び現像を行う。この結果、ビア穴１３１や導体層４２の形成位置に開口部を有する所定パターンのめっきレジストを樹脂絶縁層３３，３４の表面に形成する。   After the desmear process, electroless copper plating is performed according to a conventionally known method, thereby forming a whole plating layer in each via hole 131 and on the surfaces of the resin insulating layers 33 and 34. Then, a dry film for forming a plating resist is laminated on the resin insulating layers 33 and 34, and the dry film is exposed and developed. As a result, a predetermined pattern of plating resist having openings at positions where the via holes 131 and the conductor layers 42 are formed is formed on the surfaces of the resin insulating layers 33 and 34.

その後、めっきレジストを形成した状態で選択的に電解銅めっきを行う。そして、めっきレジストを樹脂絶縁層３３，３４から剥離した後、エッチングを行い、全面めっき層を除去する。この結果、樹脂絶縁層３３，３４にビア導体４３が形成されるとともに、そのビア導体４３に繋がる導体層４２が樹脂絶縁層３３，３４の上に形成される（図１２参照）。   Then, electrolytic copper plating is selectively performed in a state where the plating resist is formed. And after peeling a plating resist from the resin insulation layers 33 and 34, it etches and removes a whole surface plating layer. As a result, a via conductor 43 is formed in the resin insulating layers 33 and 34, and a conductor layer 42 connected to the via conductor 43 is formed on the resin insulating layers 33 and 34 (see FIG. 12).

また、他の樹脂絶縁層３５，３６、導体層４２、及び各パッド４４，４８についても、上述した樹脂絶縁層３３，３４及び導体層４２と同様の手法によって形成し、樹脂絶縁層３３，３４上に積層する。次に、樹脂絶縁層３５，３６上に感光性エポキシ樹脂を塗布して硬化させることにより、ソルダーレジスト３７，３８を形成する。その後、所定のマスクを配置した状態で露光及び現像を行い、ソルダーレジスト３７，３８に開口部４６，４０をパターニングする（図１３参照）。   The other resin insulation layers 35 and 36, the conductor layer 42, and the pads 44 and 48 are also formed by the same method as the resin insulation layers 33 and 34 and the conductor layer 42 described above, and the resin insulation layers 33 and 34 are formed. Laminate on top. Next, solder resists 37 and 38 are formed by applying and curing a photosensitive epoxy resin on the resin insulating layers 35 and 36. Thereafter, exposure and development are performed with a predetermined mask placed, and the openings 46 and 40 are patterned in the solder resists 37 and 38 (see FIG. 13).

そして、樹脂絶縁層３５上に形成された複数の端子パッド４４上に、はんだバンプ４５を形成する。具体的には、図示しないはんだボール搭載装置を用いて各端子パッド４４上にはんだボールを配置した後、はんだボールを所定の温度に加熱してリフローすることにより、各端子パッド４４上にはんだバンプ４５を形成する。同様に、樹脂絶縁層３６上に形成された複数のＢＧＡ用パッド４８上に、はんだバンプ４９を形成する。以上の工程を経ることで図１のコンデンサモジュール内蔵配線基板１０が製造される。   Then, solder bumps 45 are formed on the plurality of terminal pads 44 formed on the resin insulating layer 35. Specifically, after solder balls are placed on each terminal pad 44 using a solder ball mounting device (not shown), the solder balls are heated to a predetermined temperature and reflowed, whereby solder bumps are placed on each terminal pad 44. 45 is formed. Similarly, solder bumps 49 are formed on the plurality of BGA pads 48 formed on the resin insulating layer 36. Through the above steps, the capacitor module built-in wiring board 10 of FIG. 1 is manufactured.

上記の方法で製造したコンデンサモジュール内蔵配線基板１０について、コプラナリティ（平坦度）測定や超音波探傷試験を行い、配線基板１０の信頼性を評価した。その評価結果を表１に示す。また、比較例として、複数のコンデンサチップを単体で基板に内蔵した従来の配線基板についても、同様にコプラナリティ測定や超音波探傷試験を行った。従来の配線基板の評価結果も表１に示している。   About the wiring board 10 with a built-in capacitor module manufactured by the above method, the coplanarity (flatness) measurement and the ultrasonic flaw detection test were performed, and the reliability of the wiring board 10 was evaluated. The evaluation results are shown in Table 1. Further, as a comparative example, a coplanarity measurement and an ultrasonic flaw detection test were similarly performed on a conventional wiring board in which a plurality of capacitor chips were independently incorporated in a board. The evaluation results of the conventional wiring board are also shown in Table 1.

なお、コプラナリティ測定については、半導体チップ２１を実装するための複数の端子パッド４４にはんだバンプ４５を形成し、それらはんだバンプ４５の高さに基づいて、半導体チップ搭載領域２３におけるコプラナリティを測定した。また、超音波探傷試験については、最高温度が２５５℃となるように加熱したリフロー工程を各配線基板１０に対して１０回行った後、基板内部において樹脂剥がれ等によるボイド（空隙）の有無を超音波エコーによって確認した。超音波探傷試験は、それぞれ１０個の配線基板１０について確認した。

Figure 2013110329
Regarding the coplanarity measurement, solder bumps 45 were formed on a plurality of terminal pads 44 for mounting the semiconductor chip 21, and the coplanarity in the semiconductor chip mounting region 23 was measured based on the height of the solder bumps 45. In addition, for the ultrasonic flaw detection test, after performing a reflow process heated to a maximum temperature of 255 ° C. 10 times for each wiring board 10, the presence of voids (voids) due to resin peeling or the like inside the board Confirmed by ultrasonic echo. The ultrasonic flaw detection test confirmed about ten wiring boards 10 each.
Figure 2013110329

表１に示されるように、個々のチップコンデンサを内蔵した従来の配線基板については各コンデンサと充填樹脂との間で凹凸が生じるため、半導体チップ搭載領域２３のコプラナリティは２５μｍであった。これに対して、コンデンサモジュール１０１を内蔵した本実施の形態の配線基板１０は、半導体チップ搭載領域２３のコプラナリティが７μｍであり低く抑えることができた。   As shown in Table 1, with respect to the conventional wiring board in which each chip capacitor is built in, unevenness occurs between each capacitor and the filling resin, so that the coplanarity of the semiconductor chip mounting region 23 is 25 μm. On the other hand, in the wiring board 10 of the present embodiment in which the capacitor module 101 is built, the coplanarity of the semiconductor chip mounting region 23 is 7 μm and can be kept low.

また、従来の配線基板に対する超音波探傷試験では、１０個中４個の配線基板でボイドの超音波エコーが確認された。これに対して、本実施の形態の配線基板１０に対する超音波探傷試験では、全ての配線基板１０でボイドの超音波エコーは確認されなかった。   Further, in an ultrasonic flaw detection test for a conventional wiring board, ultrasonic echoes of voids were confirmed on four out of ten wiring boards. On the other hand, in the ultrasonic flaw detection test for the wiring board 10 of the present embodiment, void ultrasonic echoes were not confirmed on all the wiring boards 10.

従って、本実施の形態によれば以下の効果を得ることができる。   Therefore, according to the present embodiment, the following effects can be obtained.

（１）本実施の形態の配線基板１０では、基板主面５１上に設定された半導体チップ搭載領域２３の直下にコンデンサモジュール１０１が内蔵されている。従って、半導体チップ２１に近い位置にチップコンデンサ１０３を配置することができ、半導体チップ２１の高速化が可能となる。また、コンデンサモジュール１０１のガラス基板１０２の第１面１０５は、チップコンデンサ１０３が実装されていない非実装面であり平坦面となっている。配線基板１０では、その第１面１０５側を基板主面５１側に向けた状態でコンデンサモジュール１０１を内蔵することにより、ガラス基板１０２によって半導体チップ２１を確実に支持することができる。さらに、配線基板１０において、第１ビルドアップ層３１における各樹脂絶縁層３３，３５の硬化収縮に伴う凹凸が生じ難くなる。このため、基板主面５１上の半導体チップ搭載領域２３において複数の端子パッド４４を均一な高さで形成することができ、半導体チップ２１の実装時における接続不良を回避することができる。
（２）本実施の形態において、コンデンサモジュール１０１は、比較的安価なチップコンデンサ１０３やガラス基板１０２を用いて構成される。このため、ビアアレイタイプのセラミックコンデンサを内蔵する場合と比較して、配線基板１０の製造コストを低く抑えることができる。さらに、コンデンサモジュール１０１は、比較的薄いチップコンデンサ１０３をガラス基板１０２に実装している。このため、ビアアレイタイプのセラミックコンデンサを内蔵した従来の配線基板と比較して、配線基板１０の薄型化を容易に行うことができる。 (1) In the wiring substrate 10 of the present embodiment, the capacitor module 101 is built directly under the semiconductor chip mounting region 23 set on the substrate main surface 51. Therefore, the chip capacitor 103 can be arranged at a position close to the semiconductor chip 21, and the speed of the semiconductor chip 21 can be increased. In addition, the first surface 105 of the glass substrate 102 of the capacitor module 101 is a non-mounting surface on which the chip capacitor 103 is not mounted and is a flat surface. In the wiring substrate 10, the semiconductor chip 21 can be reliably supported by the glass substrate 102 by incorporating the capacitor module 101 with the first surface 105 side facing the substrate main surface 51 side. Furthermore, in the wiring board 10, unevenness due to curing shrinkage of the resin insulating layers 33 and 35 in the first buildup layer 31 is difficult to occur. For this reason, the plurality of terminal pads 44 can be formed at a uniform height in the semiconductor chip mounting region 23 on the substrate main surface 51, and poor connection when the semiconductor chip 21 is mounted can be avoided.
(2) In the present embodiment, the capacitor module 101 is configured using a relatively inexpensive chip capacitor 103 and glass substrate 102. For this reason, compared with the case where a via array type ceramic capacitor is incorporated, the manufacturing cost of the wiring board 10 can be kept low. Further, the capacitor module 101 has a relatively thin chip capacitor 103 mounted on the glass substrate 102. For this reason, it is possible to easily reduce the thickness of the wiring board 10 as compared with a conventional wiring board incorporating a via array type ceramic capacitor.

（３）本実施の形態の配線基板１０は、コア基板１１の収容部９０にコンデンサモジュール１０１が収容されている。このようにコア基板１１を設けることによって配線基板１０の剛性が増し、配線基板１０の反りを防止できる。この結果、配線基板１０における半導体チップ２１の実装性が良好となる。   (3) In the wiring substrate 10 of the present embodiment, the capacitor module 101 is accommodated in the accommodating portion 90 of the core substrate 11. By providing the core substrate 11 in this manner, the rigidity of the wiring substrate 10 is increased and the warping of the wiring substrate 10 can be prevented. As a result, the mountability of the semiconductor chip 21 on the wiring board 10 is improved.

（４）本実施の形態のコンデンサモジュール１０１では、ガラス基板１０２の第１面１０５及び第２面１０６間を貫通する複数のビア導体１１０が形成されている。そして、それらビア導体１１０とその端面に設けられた端子電極１１１，１１２を介してチップコンデンサ１０３を半導体チップ２１に接続することができる。このようにすれば、各チップコンデンサ１０３と半導体チップ２１とをつなぐ配線パターンを短くすることができる。   (4) In the capacitor module 101 of the present embodiment, a plurality of via conductors 110 penetrating between the first surface 105 and the second surface 106 of the glass substrate 102 are formed. The chip capacitor 103 can be connected to the semiconductor chip 21 via the via conductors 110 and terminal electrodes 111 and 112 provided on the end surfaces thereof. By doing so, the wiring pattern connecting each chip capacitor 103 and the semiconductor chip 21 can be shortened.

（５）本実施の形態のコンデンサモジュール１０１では、ガラス基板１０２に形成される各ビア導体１１０はフィルドビア導体であるので、ビア導体１１０の端面やその端面を覆う各端子電極１１１，１１２における凹凸を低く抑えることができる。また、フィルドビア導体とすることによりビア導体１１０の抵抗が低くなるため、配線基板１０における電気特性を高めることができる。   (5) In the capacitor module 101 of the present embodiment, each via conductor 110 formed on the glass substrate 102 is a filled via conductor, and therefore the unevenness of the end surface of the via conductor 110 and the terminal electrodes 111 and 112 covering the end surface is eliminated. It can be kept low. Moreover, since the resistance of the via conductor 110 is lowered by using the filled via conductor, the electrical characteristics of the wiring board 10 can be improved.

（６）本実施の形態のコンデンサモジュール１０１において、複数の第２端子電極１１２は、極性の異なるものが交互にかつアレイ状に配置され、１つの第２端子電極１１２に対して隣り合う２つのチップコンデンサ１０３の端子が共通で接続されている。このようにすると、ガラス基板１０２の第２面１０６上において、より多くのチップコンデンサ１０３を実装することができる。またこの場合、隣り合う第２端子電極１１２の極性が逆になり、それら第２端子電極１１２を介してビア導体１１０を流れる電流の方向が互いに逆向きになる。このため、コンデンサモジュール１０１におけるインダクタンス成分の低減化が図られ、ノイズ吸収や電源変動平滑化のための高速電源供給が可能となる。   (6) In the capacitor module 101 of the present embodiment, the plurality of second terminal electrodes 112 are alternately arranged in an array with different polarities, and are adjacent to one second terminal electrode 112. The terminals of the chip capacitors 103 are connected in common. In this way, more chip capacitors 103 can be mounted on the second surface 106 of the glass substrate 102. In this case, the polarities of the adjacent second terminal electrodes 112 are reversed, and the directions of currents flowing through the via conductors 110 via the second terminal electrodes 112 are opposite to each other. For this reason, the inductance component in the capacitor module 101 is reduced, and high-speed power supply for absorbing noise and smoothing power fluctuations becomes possible.

（７）本実施の形態のコンデンサモジュール１０１において、複数の第２端子電極１１２は、第２面１０６上の全域に均等に配置されるので、ガラス基板１０２において均一な強度を確保することができ、ガラス基板１０２における反りを防止することができる。   (7) In the capacitor module 101 of the present embodiment, the plurality of second terminal electrodes 112 are evenly arranged over the entire area on the second surface 106, so that uniform strength can be ensured in the glass substrate 102. Further, warpage in the glass substrate 102 can be prevented.

（８）従来の配線基板のように複数のコンデンサチップを単体で内蔵する場合、部品内蔵時において個々のチップコンデンサの位置合わせを行う必要があり、製造工程が煩雑になる。これに対して、本実施の形態の配線基板１０では、コンデンサモジュール１０１の内蔵時に、ガラス基板１０２の位置合わせを行うことにより、各チップコンデンサ１０３に対応した各端子電極１１１の位置を容易かつ高精度に設定することができる。この結果、ビルドアップ工程において、各端子電極１１１に対するビア導体４３の接続を確実に行うことができる。
［第２の実施の形態］ (8) When a plurality of capacitor chips are incorporated alone as in a conventional wiring board, it is necessary to align the individual chip capacitors when the components are incorporated, and the manufacturing process becomes complicated. On the other hand, in the wiring substrate 10 of the present embodiment, the position of each terminal electrode 111 corresponding to each chip capacitor 103 can be easily and high by aligning the glass substrate 102 when the capacitor module 101 is built. The accuracy can be set. As a result, the via conductors 43 can be reliably connected to the terminal electrodes 111 in the build-up process.
[Second Embodiment]

以下、本発明をコンデンサモジュール内蔵配線基板に具体化した第２の実施の形態を図面に基づき詳細に説明する。図１４は、本実施の形態の配線基板１０Ａの概略構成を示す断面図である。本実施の形態では、配線基板１０Ａに内蔵されるコンデンサモジュール１０１Ａの構成が上記第１の実施の形態と異なる。   Hereinafter, a second embodiment in which the present invention is embodied in a wiring board with a built-in capacitor module will be described in detail with reference to the drawings. FIG. 14 is a cross-sectional view showing a schematic configuration of the wiring board 10A of the present embodiment. In the present embodiment, the configuration of the capacitor module 101A built in the wiring board 10A is different from that of the first embodiment.

本実施の形態のコンデンサモジュール１０１Ａでは、チップコンデンサ１０３に代えて、ビアアレイタイプのセラミックコンデンサ２０１がガラス基板１０２の第２面１０６上に実装されている。セラミックコンデンサ２０１は、縦７．０ｍｍ×横７．０ｍｍ×厚さ０．２ｍｍの平面視略矩形板状であり、半導体チップ２１の平面サイズよりも小さいチップ部品である。   In the capacitor module 101 </ b> A of the present embodiment, a via array type ceramic capacitor 201 is mounted on the second surface 106 of the glass substrate 102 instead of the chip capacitor 103. The ceramic capacitor 201 has a substantially rectangular plate shape in plan view of 7.0 mm in length, 7.0 mm in width, and 0.2 mm in thickness, and is a chip component smaller than the planar size of the semiconductor chip 21.

図１５に示されるように、セラミックコンデンサ２０１は、コンデンサ主面２０２（図１５では上面）及びコンデンサ裏面２０３（図１５では下面）を有している。セラミックコンデンサ２０１は、複数の内部電極層２０４及び複数のセラミック誘電体層２０５を積層して構成されている。このセラミックコンデンサ２０１には、その厚さ方向に延びて複数の内部電極層２０４に接続される複数のコンデンサ内ビア導体２０６が全体としてアレイ状に配設けられている。そして、セラミックコンデンサ２０１のコンデンサ主面２０２上には、コンデンサ内ビア導体２０６におけるコンデンサ主面２０２側の端面に接続される表面電極２０７が複数形成されている。また、セラミックコンデンサ２０１のコンデンサ裏面２０３上には、コンデンサ内ビア導体２０６におけるコンデンサ裏面２０３側の端面に接続される裏面電極２０８が複数形成されている。各表面電極２０７及び各裏面電極２０８は、φ０．３５ｍｍの円形電極であり、銅（Ｃｕ）−ニッケル（Ｎｉ）のめっき層にて形成されている。各表面電極２０７及び各裏面電極２０８は全体としてアレイ状に配置され、それら電極２０７,２０８の中心間距離の最小は０．７ｍｍとなっている。   As shown in FIG. 15, the ceramic capacitor 201 has a capacitor main surface 202 (upper surface in FIG. 15) and a capacitor back surface 203 (lower surface in FIG. 15). The ceramic capacitor 201 is formed by laminating a plurality of internal electrode layers 204 and a plurality of ceramic dielectric layers 205. The ceramic capacitor 201 is provided with a plurality of in-capacitor via conductors 206 extending in the thickness direction and connected to the plurality of internal electrode layers 204 in an array. On the capacitor main surface 202 of the ceramic capacitor 201, a plurality of surface electrodes 207 connected to the end surface of the capacitor via surface 206 on the capacitor main surface 202 side are formed. On the capacitor back surface 203 of the ceramic capacitor 201, a plurality of back surface electrodes 208 connected to the end surface of the capacitor via conductor 206 on the capacitor back surface 203 side are formed. Each front surface electrode 207 and each back surface electrode 208 are circular electrodes having a diameter of 0.35 mm, and are formed of a copper (Cu) -nickel (Ni) plating layer. The front electrodes 207 and the back electrodes 208 are arranged in an array as a whole, and the minimum distance between the centers of the electrodes 207 and 208 is 0.7 mm.

ガラス基板１０２には、第１面１０５及び第２面１０６間を貫通する複数のビア導体１１０が形成されている。ガラス基板１０２の第１面１０５上には、各ビア導体１１０の第１面１０５側の端面を覆うように第１端子電極１１１が複数形成されている。ガラス基板１０２の第２面１０６上には、ビア導体１１０の第２面１０６側の端面を覆うように第２端子電極１１２Ａが複数形成されている。本実施の形態の第２端子電極１１２Ａは、φ０．２５ｍｍの円形電極であり、銅（Ｃｕ）−ニッケル（Ｎｉ）−金（Ａｕ）のめっき層にて形成されている。各第２端子電極１１２Ａは、第２面１０６上の全域に形成されており、極性の異なるもの交互にかつアレイ状に配置されている。そして、これら第２端子電極１１２Ａにセラミックコンデンサ２０１の各表面電極２０７がはんだを用いて接続されている。   In the glass substrate 102, a plurality of via conductors 110 penetrating between the first surface 105 and the second surface 106 are formed. A plurality of first terminal electrodes 111 are formed on the first surface 105 of the glass substrate 102 so as to cover the end surface of each via conductor 110 on the first surface 105 side. A plurality of second terminal electrodes 112 </ b> A are formed on the second surface 106 of the glass substrate 102 so as to cover the end surface of the via conductor 110 on the second surface 106 side. The second terminal electrode 112A of the present embodiment is a circular electrode having a diameter of 0.25 mm, and is formed of a plated layer of copper (Cu) -nickel (Ni) -gold (Au). Each of the second terminal electrodes 112A is formed over the entire area of the second surface 106, and those having different polarities are alternately arranged in an array. The surface electrodes 207 of the ceramic capacitor 201 are connected to the second terminal electrodes 112A using solder.

図１４に示されるように、コンデンサモジュール１０１Ａは、ガラス基板１０２にてセラミックコンデンサ２０１が実装されていない第１面１０５を基板主面５１側（コア主面１２と同じ側）に向けた状態でコア基板１１の収容部９０に収容されている。そして、ガラス基板１０２の各第１端子電極１１１は、第１ビルドアップ層３１におけるビア導体４３や導体層４２を介して端子パッド４４に接続され、さらにはんだバンプ４５を介して半導体チップ２１に接続されている。また、セラミックコンデンサ２０１の裏面電極２０８は、第２ビルドアップ層３２におけるビア導体４３や導体層４２を介してＢＧＡ用パッド４８に接続される。   As shown in FIG. 14, the capacitor module 101 </ b> A has the glass substrate 102 with the first surface 105 on which the ceramic capacitor 201 is not mounted facing the substrate main surface 51 side (the same side as the core main surface 12). It is accommodated in the accommodating portion 90 of the core substrate 11. Each first terminal electrode 111 of the glass substrate 102 is connected to the terminal pad 44 via the via conductor 43 and the conductor layer 42 in the first buildup layer 31 and further connected to the semiconductor chip 21 via the solder bump 45. Has been. The back electrode 208 of the ceramic capacitor 201 is connected to the BGA pad 48 via the via conductor 43 and the conductor layer 42 in the second buildup layer 32.

本実施の形態の配線基板１０Ａでは、コンデンサモジュール１０１Ａにおいて、ガラス基板１０２に実装されるチップ部品がセラミックコンデンサ２０１であり、他の構成は第１の実施の形態と同じである。従って、本実施の形態の配線基板１０Ａも、第１の実施の形態と同様の手法で製造される。   In the wiring substrate 10A of the present embodiment, in the capacitor module 101A, the chip component mounted on the glass substrate 102 is the ceramic capacitor 201, and other configurations are the same as those of the first embodiment. Therefore, the wiring board 10A of the present embodiment is also manufactured by the same method as that of the first embodiment.

本実施の形態によれば以下の効果を得ることができる。   According to the present embodiment, the following effects can be obtained.

（１）本実施の形態の配線基板１０Ａにおいても、セラミックコンデンサ２０１が実装されていないガラス基板１０２の第１面１０５側を基板主面５１側に向けた状態でコンデンサモジュール１０１Ａが内蔵されている。このため、ガラス基板１０２の第１面１０５によって半導体チップ２１を確実に支持することができる。さらに、配線基板１０Ａにおいて、第１ビルドアップ層３１における各樹脂絶縁層３３，３５の硬化収縮に伴う凹凸が生じ難くなる。このため、基板主面５１上の半導体チップ搭載領域２３において複数の端子パッド４４を均一な高さで形成することができ、半導体チップ２１の実装時における接続不良を回避することができる。   (1) Also in the wiring board 10A of the present embodiment, the capacitor module 101A is built in such a state that the first surface 105 side of the glass substrate 102 on which the ceramic capacitor 201 is not mounted is directed to the substrate main surface 51 side. . For this reason, the semiconductor chip 21 can be reliably supported by the first surface 105 of the glass substrate 102. Further, in the wiring board 10A, unevenness due to curing shrinkage of the resin insulating layers 33 and 35 in the first buildup layer 31 is difficult to occur. For this reason, the plurality of terminal pads 44 can be formed at a uniform height in the semiconductor chip mounting region 23 on the substrate main surface 51, and poor connection when the semiconductor chip 21 is mounted can be avoided.

（２）本実施の形態の配線基板１０Ａでは、従来の配線基板のように半導体チップ２１よりもサイズの大きなセラミックコンデンサを内蔵する必要がなく、半導体チップ２１よりもサイズが小さなセラミックコンデンサ２０１を用いることができる。従って、セラミックコンデンサ２０１は、セラミック焼成時における反りの影響が少なくなり、電気的な歩留まりが向上される。またこの場合、セラミックコンデンサ２０１の部品コストが安くなるため、配線基板１０Ａの製造コストを低く抑えることができる。   (2) In the wiring substrate 10A of the present embodiment, it is not necessary to incorporate a ceramic capacitor having a size larger than that of the semiconductor chip 21 unlike the conventional wiring substrate, and the ceramic capacitor 201 having a size smaller than that of the semiconductor chip 21 is used. be able to. Therefore, the ceramic capacitor 201 is less affected by warpage during ceramic firing, and the electrical yield is improved. In this case, since the component cost of the ceramic capacitor 201 is reduced, the manufacturing cost of the wiring board 10A can be kept low.

（３）本実施の形態では、ガラス基板１０２において、第２面１０６上の第２端子電極１１２にセラミックコンデンサ２０１の表面電極２０７が接続され、第１面１０５上の第１端子電極１１１にビルドアップ層３１内のビア導体４３が接続されている。つまり、本実施の形態の配線基板１０Ａでは、従来の配線基板のようにセラミックコンデンサ２０１の表面電極２０７にビルドアップ層３１内のビア導体４３を直接接続する必要がない。このようにガラス基板１０２を介在させることで、セラミックコンデンサ２０１の反りによる位置や高さバラツキの影響を緩和することができ、配線基板１０Ａにおける接続信頼性を高めることができる。   (3) In the present embodiment, in the glass substrate 102, the surface electrode 207 of the ceramic capacitor 201 is connected to the second terminal electrode 112 on the second surface 106, and the build is performed on the first terminal electrode 111 on the first surface 105. A via conductor 43 in the up layer 31 is connected. That is, in the wiring board 10A of the present embodiment, it is not necessary to directly connect the via conductor 43 in the buildup layer 31 to the surface electrode 207 of the ceramic capacitor 201 as in the conventional wiring board. By interposing the glass substrate 102 in this way, the influence of the position and height variation due to the warp of the ceramic capacitor 201 can be reduced, and the connection reliability in the wiring substrate 10A can be improved.

なお、本発明の各実施の形態は以下のように変更してもよい。   In addition, you may change each embodiment of this invention as follows.

・上記第１実施の形態のコンデンサモジュール１０１では、ガラス基板１０２の第２面１０６における全域にチップコンデンサ実装用の第２端子電極１１２を形成し、これら全ての端子電極１１２にチップコンデンサ１０３を実装していたが、これに限定されるものではない。具体的には、半導体チップ２１においてコンデンサ接続が必要な箇所（例えば、ＣＰＵやＩ／Ｏが配設される箇所）に対応した位置の端子電極１１２にチップコンデンサ１０３を実装するようにコンデンサモジュールを形成してもよい。例えば、半導体チップ２１の中央部分にＣＰＵやＩ／Ｏが配設される場合、図１６に示されるように、ガラス基板１０２の第２面１０６において、中央部に配置される第２端子電極１１２にチップコンデンサ１０３を実装し、外周部に配置される一部の第１端子電極１１２にはチップコンデンサ１０３を実装しない状態でコンデンサモジュール１０１Ｂを構成する。このようにすると、コンデンサモジュール１０１Ｂの部品汎用性を高めることが可能となり、その部品コストを低く抑えることができる。また、第２面１０６上の全域に各第２端子電極１１２が均等に配置されることにより、ガラス基板１０２において均一な強度を確保することができ、ガラス基板１０２における反りを防止することができる。   In the capacitor module 101 of the first embodiment, the second terminal electrode 112 for mounting the chip capacitor is formed on the entire second surface 106 of the glass substrate 102, and the chip capacitor 103 is mounted on all these terminal electrodes 112. However, it is not limited to this. Specifically, the capacitor module is mounted so that the chip capacitor 103 is mounted on the terminal electrode 112 at a position corresponding to a location where a capacitor connection is required in the semiconductor chip 21 (for example, a location where a CPU or I / O is provided). It may be formed. For example, when the CPU and I / O are disposed in the central portion of the semiconductor chip 21, as shown in FIG. 16, the second terminal electrode 112 disposed in the central portion on the second surface 106 of the glass substrate 102. The capacitor module 101B is configured in a state where the chip capacitor 103 is mounted and the chip capacitor 103 is not mounted on a part of the first terminal electrodes 112 arranged on the outer periphery. If it does in this way, it will become possible to raise the versatility of parts of capacitor module 101B, and the parts cost can be held down low. In addition, since the second terminal electrodes 112 are evenly arranged over the entire area of the second surface 106, uniform strength can be secured in the glass substrate 102, and warpage in the glass substrate 102 can be prevented. .

・上記第１実施の形態のコンデンサモジュール１０１では、チップコンデンサ１０３のみを実装していたが、チップコンデンサ１０３以外のチップ部品を実装してもよい。その具体例を図１７に示している。図１７のコンデンサモジュール１０１Ｃでは、ガラス基板１０２の第２面１０６において、一部の領域（図１７では、中央部及び左上部の領域）にチップコンデンサ実装用の第２端子電極１１２が設けられ、それ以外の領域（図１７では、左下部及び右下部の領域）にチップコンデンサ以外のチップ部品を実装するための第２端子電極１１２Ｂ，１１２Ｃが設けられている。そして、ガラス基板１０２の第２面１０６において、中央部及び左上部の領域の各第２端子電極１１２にチップコンデンサ１０３が実装される。また、左下部の領域に形成された各端子電極１１２Ｂにチップ抵抗１４１が実装されるとともに、右下部の領域に形成された各端子電極１１２Ｃにアンテナ部品１４２が実装される。このコンデンサモジュール１０１Ｃでも、必要な部分のみにチップコンデンサ１０３を実装することができる。また、コンデンサモジュール１０１Ｃに実装されたチップ抵抗１４１やアンテナ部品１４２を半導体チップ２１に接続させることができるため、配線基板１０の多機能化を図ることができる。   In the capacitor module 101 of the first embodiment, only the chip capacitor 103 is mounted, but a chip component other than the chip capacitor 103 may be mounted. A specific example is shown in FIG. In the capacitor module 101C of FIG. 17, the second terminal electrode 112 for mounting the chip capacitor is provided in a part of the second surface 106 of the glass substrate 102 (in FIG. 17, the central portion and the upper left region) Second terminal electrodes 112B and 112C for mounting chip components other than the chip capacitor are provided in other regions (lower left region and lower right region in FIG. 17). Then, on the second surface 106 of the glass substrate 102, the chip capacitor 103 is mounted on each second terminal electrode 112 in the center and upper left region. Further, the chip resistor 141 is mounted on each terminal electrode 112B formed in the lower left region, and the antenna component 142 is mounted on each terminal electrode 112C formed in the lower right region. Even in this capacitor module 101C, the chip capacitor 103 can be mounted only in a necessary portion. Further, since the chip resistor 141 and the antenna component 142 mounted on the capacitor module 101C can be connected to the semiconductor chip 21, the wiring board 10 can be multi-functionalized.

・上記第２の実施の形態のコンデンサモジュール１０１Ａでは、１つのセラミックコンデンサ２０１をガラス基板１０２に実装するものであったが、複数のセラミックコンデンサ２０１をガラス基板１０２に実装してもよい。勿論、セラミックコンデンサ２０１以外に、チップコンデンサやチップ抵抗などの他のチップ部品を実装してコンデンサモジュールを構成してもよい。   In the capacitor module 101A of the second embodiment, one ceramic capacitor 201 is mounted on the glass substrate 102, but a plurality of ceramic capacitors 201 may be mounted on the glass substrate 102. Of course, in addition to the ceramic capacitor 201, other chip components such as a chip capacitor and a chip resistor may be mounted to constitute a capacitor module.

・上記各実施の形態のコンデンサモジュール１０１，１０１Ａ，１０１Ｂ，１０１Ｃでは、ガラス基板１０２の第１面１０５上において、ビア導体１１０の端面を覆うように第１端子電極１１１（第１面側電極部）が形成され、その端子電極１１１に第１ビルドアップ層３１のビア導体４３が接続されるものであったが、これに限定されるものはでない。図１８に示されるコンデンサモジュール１０１Ｄのように、ガラス基板１０２の第１面１０５上において、第１面側電極部となる第１端子電極１１１を形成せずに、ビア導体１１０の端面に第１ビルドアップ層３１のビア導体４３を直接接続するように形成してもよい。この場合、ビア導体１１０の端面が端子電極として機能する。このようにコンデンサモジュール１０１Ｄを構成しても、基板主面５１上に形成される半導体チップ搭載領域２３のコプラナリティを低く抑えることができる。   In the capacitor modules 101, 101 </ b> A, 101 </ b> B, and 101 </ b> C of each of the above embodiments, the first terminal electrode 111 (first surface side electrode portion) covers the end surface of the via conductor 110 on the first surface 105 of the glass substrate 102. ) And the via conductor 43 of the first buildup layer 31 is connected to the terminal electrode 111, but the present invention is not limited to this. As in the capacitor module 101D shown in FIG. 18, the first terminal electrode 111 serving as the first surface side electrode portion is not formed on the first surface 105 of the glass substrate 102, and the first surface is formed on the end surface of the via conductor 110. You may form so that the via conductor 43 of the buildup layer 31 may be connected directly. In this case, the end surface of the via conductor 110 functions as a terminal electrode. Even if the capacitor module 101D is configured in this manner, the coplanarity of the semiconductor chip mounting region 23 formed on the substrate main surface 51 can be suppressed to a low level.

・上記各実施の形態の配線基板１０，１０Ａでは、コア基板１１の収容部９０は、コア主面１２側及びコア裏面１３側に貫通する貫通穴であったが、コア主面１２側のみに開口する非貫通穴であってもよい。   In the wiring boards 10 and 10A of the above embodiments, the accommodating portion 90 of the core substrate 11 is a through-hole penetrating the core main surface 12 side and the core back surface 13 side, but only on the core main surface 12 side. It may be a non-through hole that opens.

・上記各実施の形態では、収容部９０とコンデンサモジュール１０１との隙間にディスペンサ装置を用いて樹脂充填部９２を充填していたが、第２ビルドアップ層３２の最下層に位置する樹脂絶縁層３４の一部を前記隙間に落とし込んでその隙間を埋めることによりコンデンサモジュール１０１をコア基板１１に固定してもよい。この場合、樹脂絶縁層３４が樹脂充填部９２を兼ねるため、樹脂充填部９２の形成に際して、樹脂絶縁層３４とは別の材料を準備しなくても済み、製造コストを抑えることができる。   In each of the above embodiments, the resin filling portion 92 is filled in the gap between the housing portion 90 and the capacitor module 101 using a dispenser device, but the resin insulating layer located at the lowermost layer of the second buildup layer 32 Capacitor module 101 may be fixed to core substrate 11 by dropping a part of 34 into the gap and filling the gap. In this case, since the resin insulating layer 34 also serves as the resin filling portion 92, it is not necessary to prepare a material different from the resin insulating layer 34 when forming the resin filling portion 92, and the manufacturing cost can be reduced.

・上記各実施の形態の配線基板１０，１０Ａでは、ガラス基板１０２の第１面１０５がコア主面１２と同一レベルとなるようコンデンサモジュール１０１，１０１Ａを収容部９０に内蔵していたが、これに限定されるものではない。コンデンサモジュール１０１，１０１Ａは、ガラス基板１０２の第１面１０５がコア主面１２に対して突出した位置となるように収容されていてもよいし、ガラス基板１０２の第１面１０５がコア主面１２に対して窪んだ位置となるように収容されていてもよい。   In the wiring boards 10 and 10A of the above embodiments, the capacitor modules 101 and 101A are built in the housing portion 90 so that the first surface 105 of the glass substrate 102 is at the same level as the core main surface 12. It is not limited to. The capacitor modules 101 and 101A may be accommodated so that the first surface 105 of the glass substrate 102 protrudes with respect to the core main surface 12, or the first surface 105 of the glass substrate 102 is the core main surface. 12 may be accommodated so as to be in a recessed position.

・上記実施の形態の配線基板１０では、コア基板１１にコンデンサモジュール１０１を内蔵するものであったが、これに限定されるものではない。例えば、図１９に示されるように、コア基板１１を含まずに形成したコアレス配線基板１０Ｂにコンデンサモジュール１０１を内蔵してもよい。図１９の配線基板１０Ｂは、同じ樹脂絶縁材料を主体とした複数の樹脂絶縁層１５０〜１５６と銅からなる複数の導体層４２とを交互に積層して多層化した積層構造体１６０を有している。この配線基板１０Ｂにおいても、上記実施の形態と同様に、基板主面５１上に半導体チップを実装するための複数の端子パッド４４が形成されるとともに、基板裏面５２上にマザーボードと接続するためのＢＧＡ用パッド４８が形成されている。また、複数の樹脂絶縁層１５１〜１５５には、導体層４２、端子パッド４４、ＢＧＡ用パッド４８等を接続するためのビア導体４３が形成されている。これらビア導体４３は、いずれも基板裏面５２側から基板主面５１側に向うに従って拡径した形状を有している。そして、配線基板１０Ｂでは、内層側の樹脂絶縁層１５３，１５４間に、ガラス基板１０２の第１面１０５を基板主面５１側に向けた状態でコンデンサモジュール１０１が内蔵されている。このようにしても、製造コストが安く、接続信頼性に優れたコンデンサモジュール内蔵配線基板１０Ｂを製造することができる。   In the wiring board 10 of the above embodiment, the capacitor module 101 is built in the core board 11, but the invention is not limited to this. For example, as shown in FIG. 19, the capacitor module 101 may be built in a coreless wiring substrate 10 </ b> B formed without including the core substrate 11. A wiring board 10B of FIG. 19 has a multilayer structure 160 in which a plurality of resin insulation layers 150 to 156 mainly composed of the same resin insulation material and a plurality of conductor layers 42 made of copper are alternately laminated to form a multilayer structure. ing. Also in this wiring substrate 10B, a plurality of terminal pads 44 for mounting a semiconductor chip are formed on the substrate main surface 51 and the substrate back surface 52 is connected to the motherboard, as in the above embodiment. A BGA pad 48 is formed. In addition, via conductors 43 for connecting the conductor layer 42, the terminal pads 44, the BGA pads 48, and the like are formed in the plurality of resin insulating layers 151 to 155. Each of these via conductors 43 has a shape whose diameter is increased from the substrate back surface 52 side toward the substrate main surface 51 side. In the wiring substrate 10B, the capacitor module 101 is built in between the resin insulating layers 153 and 154 on the inner layer side with the first surface 105 of the glass substrate 102 facing the substrate main surface 51 side. Even in this case, it is possible to manufacture the wiring board 10B with a built-in capacitor module that is low in manufacturing cost and excellent in connection reliability.

・上記第２の実施の形態において、セラミックコンデンサ２０１の裏面電極２０８は、第２ビルドアップ層３２におけるビア導体４３と直接接続されるものであったが、ビア導体と直接接続されない裏面電極とすることもできる。また、セラミックコンデンサ２０１は、コンデンサ主面２０２及びコンデンサ裏面２０３に電極２０７，２０８が形成される、両面端子コンデンサであったが、コンデンサ主面２０２上にのみ表面電極２０７が形成され、コンデンサ裏面２０３上には電極２０８が形成されない片面端子コンデンサであってもよい。   In the second embodiment, the back electrode 208 of the ceramic capacitor 201 is directly connected to the via conductor 43 in the second buildup layer 32, but is a back electrode that is not directly connected to the via conductor. You can also The ceramic capacitor 201 is a double-sided terminal capacitor in which electrodes 207 and 208 are formed on the capacitor main surface 202 and the capacitor back surface 203, but the surface electrode 207 is formed only on the capacitor main surface 202, and the capacitor back surface 203 is formed. It may be a single-sided terminal capacitor on which no electrode 208 is formed.

次に、特許請求の範囲に記載された技術的思想のほかに、前述した各実施の形態によって把握される技術的思想を以下に列挙する。   Next, in addition to the technical ideas described in the claims, the technical ideas grasped by the respective embodiments described above are listed below.

（１）手段１において、複数の導体部は、前記部品実装基板の前記第１面及び前記第２面間を貫通する複数のビア導体であり、前記複数の端子電極は、前記複数のビア導体における前記第１面側の端面を覆うように前記第１面上にて形成された複数の第１面側電極部であり、前記第１面側電極部の厚さは、５μｍ以下であることを特徴とするコンデンサモジュール内蔵配線基板。   (1) In the means 1, the plurality of conductor portions are a plurality of via conductors penetrating between the first surface and the second surface of the component mounting board, and the plurality of terminal electrodes are the plurality of via conductors. A plurality of first surface side electrode portions formed on the first surface so as to cover an end surface on the first surface side of the first surface side, and the thickness of the first surface side electrode portion is 5 μm or less. A wiring board with a built-in capacitor module.

（２）手段１において、複数の導体部は、前記部品実装基板の前記第１面及び前記第２面間を貫通する複数のビア導体であり、前記複数の端子電極は、前記複数のビア導体における前記第１面側の端面を覆うように前記第１面上にて形成された複数の第１面側電極部であり、前記ビア導体はフィルドビア導体であることを特徴とするコンデンサモジュール内蔵配線基板。   (2) In the means 1, the plurality of conductor portions are a plurality of via conductors penetrating between the first surface and the second surface of the component mounting board, and the plurality of terminal electrodes are the plurality of via conductors. A capacitor module built-in wiring, comprising: a plurality of first surface side electrode portions formed on the first surface so as to cover an end surface on the first surface side of the capacitor, wherein the via conductor is a filled via conductor. substrate.

（３）手段１において、前記第１面の平坦度は、５μｍ以下であることを特徴とするコンデンサモジュール内蔵配線基板。   (3) The capacitor module built-in wiring board according to (1), wherein the flatness of the first surface is 5 μm or less.

（４）手段１において、前記第１面上には部品が実装されていないことを特徴とするコンデンサモジュール内蔵配線基板。   (4) The capacitor module built-in wiring board according to claim 1, wherein no component is mounted on the first surface.

（５）手段１において、前記部品実装基板の厚さ及び前記チップ部品の厚さは、ともに０．２ｍｍ以下であることを特徴とするコンデンサモジュール内蔵配線基板。   (5) The capacitor module built-in wiring board according to (1), wherein the thickness of the component mounting board and the thickness of the chip part are both 0.2 mm or less.

（６）手段１において、前記コンデンサモジュールの全体厚さは、０．３ｍｍ以下であることを特徴とするコンデンサモジュール内蔵配線基板。   (6) The capacitor module built-in wiring board according to (1), wherein the total thickness of the capacitor module is 0.3 mm or less.

（７）手段１において、前記部品実装基板の熱膨張係数は、３ｐｐｍ／℃以上１０ｐｐｍ／℃以下であることを特徴とするコンデンサモジュール内蔵配線基板。   (7) The capacitor module built-in wiring board according to (1), wherein a thermal expansion coefficient of the component mounting board is 3 ppm / ° C. or more and 10 ppm / ° C. or less.

（８）手段１において、前記チップ部品をはんだ接続するためのはんだ材料は、前記主面側接続端子に前記半導体チップをはんだ接続するためのはんだ材料よりも高融点の材料であることを特徴とするコンデンサモジュール内蔵配線基板。   (8) In the means 1, the solder material for solder-connecting the chip component is a material having a higher melting point than the solder material for solder-connecting the semiconductor chip to the main surface side connection terminals. Wiring board with built-in capacitor module.

（９）手段１において、前記コア基板の前記コア主面と前記部品実装基板の前記第１面とが同一レベルとなるように前記コンデンサモジュールを内蔵したことを特徴とするコンデンサモジュール内蔵配線基板。   (9) The capacitor module built-in wiring board according to (1), wherein the capacitor module is built in such a manner that the core main surface of the core substrate and the first surface of the component mounting board are at the same level.

１０，１０Ａ,１０Ｂ…コンデンサモジュール内蔵基板としての配線基板
１１…コア基板
１２…コア主面
１３…コア裏面
２１…半導体チップ
２３…半導体チップ搭載領域
３１…積層構造体としての第１ビルドアップ層
３２…積層構造体としての第２ビルドアップ層
３３〜３６，１５０〜１５６…樹脂絶縁層
４２…導体層
４４…主面側接続端子としての端子パッド
４８…裏面側接続端子としてのＢＧＡ用パッド
５１…基板主面としての上面
５２…基板裏面としての下面
９０…収容部
１０１，１０１Ａ〜１０１Ｄ…コンデンサモジュール
１０２…部品実装基板としてのガラス基板
１０３…チップ部品としてのチップコンデンサ
１０５…第１面
１０６…第２面
１１０…導体部としてのビア導体
１１１…第１面側電極部としての第１端子電極
１１２，１１２Ａ〜１１２Ｃ…第２面側電極部としての第２端子電極
１４１…チップ部品としてのチップ抵抗
１４２…チップ部品としてのアンテナ部品
１６０…積層構造体
２０１…チップ部品としてのセラミックコンデンサ
２０４…内部電極層
２０６…コンデンサ内ビア導体 DESCRIPTION OF SYMBOLS 10, 10A, 10B ... Wiring board | substrate as a capacitor | condenser module built-in board | substrate 11 ... Core board | substrate 12 ... Core main surface 13 ... Core back surface 21 ... Semiconductor chip 23 ... Semiconductor chip mounting area 31 ... 1st buildup layer 32 as a laminated structure Second buildup layer 33 to 36, 150 to 156 as a laminated structure Resin insulating layer 42 Conductor layer 44 Terminal pad as main surface side connection terminal 48 BPA pad 51 as back surface side connection terminal 51 Upper surface as substrate main surface 52 ... Lower surface as substrate back surface 90 ... Housing portion 101, 101A to 101D ... Capacitor module 102 ... Glass substrate as component mounting substrate 103 ... Chip capacitor as chip component 105 ... First surface 106 ... First Two surfaces 110: Via conductors as conductor portions 111 ... First terminals as first surface side electrode portions Electrodes 112, 112A to 112C ... Second terminal electrode as second surface side electrode portion 141 ... Chip resistor as chip component 142 ... Antenna component as chip component 160 ... Multilayer structure 201 ... Ceramic capacitor 204 as chip component ... Internal electrode layer 206 ... via conductor in capacitor

Claims (8)

複数の樹脂絶縁層及び複数の導体層を積層して多層化した積層構造体を有し、半導体チップを表面実装するための複数の主面側接続端子が基板主面上に設けられるとともに、外部基板との電気的接続を図るための裏面側接続端子が前記基板主面の反対側にある基板裏面上に設けられた配線基板であって、
少なくともチップ状のコンデンサを含むチップ部品と、
第１面及び前記第１面の反対側にある第２面を有し、前記第２面上に前記チップ部品が実装され、前記第１面側に複数の端子電極が配置され、前記チップ部品と前記複数の端子電極とが複数の導体部により電気的に接続されている部品実装基板と
からなるコンデンサモジュールを備え、
前記コンデンサモジュールが、前記基板主面上に設定された半導体チップ搭載領域の直下にて、前記第１面側を前記基板主面側に向けた状態で内蔵されるとともに、
前記複数の端子電極が前記複数の主面側接続端子と電気的に接続されている
ことを特徴とするコンデンサモジュール内蔵配線基板。 It has a laminated structure in which a plurality of resin insulation layers and a plurality of conductor layers are laminated to form a multilayer structure, and a plurality of main surface side connection terminals for surface mounting a semiconductor chip are provided on the substrate main surface, and A wiring board provided on the back surface of the substrate on the opposite side of the main surface of the substrate, the back surface side connection terminal for electrical connection with the substrate,
A chip component including at least a chip-shaped capacitor;
A first surface and a second surface opposite to the first surface, the chip component is mounted on the second surface, and a plurality of terminal electrodes are disposed on the first surface; And a capacitor module comprising a component mounting board in which the plurality of terminal electrodes are electrically connected by a plurality of conductor portions,
The capacitor module is built in the state where the first surface side is directed to the substrate main surface side, immediately below the semiconductor chip mounting region set on the substrate main surface,
The wiring board with a built-in capacitor module, wherein the plurality of terminal electrodes are electrically connected to the plurality of main surface side connection terminals. コア主面及びコア裏面を有し、前記コア主面上及び前記コア裏面上に前記積層構造体が設けられ、少なくとも前記コア主面側に開口する収容部が設けられたコア基板を備え、前記コンデンサモジュールが前記収容部内に収容されていることを特徴とする請求項１に記載のコンデンサモジュール内蔵配線基板。   A core substrate having a core main surface and a core back surface, wherein the laminated structure is provided on the core main surface and on the core back surface, and a core substrate provided with an accommodating portion that opens at least on the core main surface side; The capacitor module built-in wiring board according to claim 1, wherein the capacitor module is housed in the housing portion. 前記複数の導体部は、前記部品実装基板の前記第１面及び前記第２面間を貫通する複数のビア導体であり、前記複数の端子電極は、前記複数のビア導体における前記第１面側の端面または前記端面を覆うように前記第１面上にて形成された複数の第１面側電極部であることを特徴とする請求項１または２に記載のコンデンサモジュール内蔵配線基板。   The plurality of conductor portions are a plurality of via conductors penetrating between the first surface and the second surface of the component mounting board, and the plurality of terminal electrodes are on the first surface side of the plurality of via conductors. 3. The capacitor module built-in wiring board according to claim 1, wherein the wiring board has a plurality of first surface side electrode portions formed on the first surface so as to cover the end surface. 前記複数のビア導体における前記第２面側の端面を覆うように前記第２面上にて形成された複数の第２面側電極部を備えるとともに、前記複数の第２面側電極部は、極性の異なるものが交互にかつアレイ状に配置され、１つの前記第２面側電極部に対して隣り合う２つのチップコンデンサの端子が共通で接続されていることを特徴とする請求項３に記載のコンデンサモジュール内蔵配線基板。   A plurality of second surface side electrode portions formed on the second surface so as to cover an end surface on the second surface side in the plurality of via conductors, and the plurality of second surface side electrode portions, 4. The ones having different polarities are alternately arranged in an array, and the terminals of two adjacent chip capacitors are commonly connected to one of the second surface side electrode portions. The capacitor module built-in wiring board as described. 前記複数の第２面側電極部は、前記第２主面上の全域に形成されたチップコンデンサ実装用の電極部により構成されていることを特徴とする請求項４に記載のコンデンサモジュール内蔵配線基板。   5. The capacitor module built-in wiring according to claim 4, wherein the plurality of second surface side electrode portions are configured by chip capacitor mounting electrode portions formed over the entire area on the second main surface. 6. substrate. 前記複数の第２面側電極部は、前記第２主面上の一部の領域に形成されたチップコンデンサ実装用の電極部と、それ以外の領域に形成された前記チップコンデンサ以外の前記チップ部品を実装するための電極部とにより構成されていることを特徴とする請求項４に記載のコンデンサモジュール内蔵配線基板。   The plurality of second surface side electrode portions include a chip capacitor mounting electrode portion formed in a partial region on the second main surface and the chip other than the chip capacitor formed in other regions. The wiring board with a built-in capacitor module according to claim 4, wherein the wiring board is configured with electrode parts for mounting components. 前記部品実装基板は、ガラスまたはガラスを含むセラミックからなることを特徴とする請求項１乃至６のいずれか１項に記載のコンデンサモジュール内蔵配線基板。   The capacitor module built-in wiring board according to claim 1, wherein the component mounting board is made of glass or ceramic containing glass. 前記チップ部品は、複数の内部電極層に接続されるコンデンサ内ビア導体が形成されており、前記コンデンサ内ビア導体の端面に前記端子電極が接続されることを特徴とする請求項１乃至７のいずれか１項に記載のコンデンサモジュール内蔵配線基板。   8. The chip component includes an in-capacitor via conductor connected to a plurality of internal electrode layers, and the terminal electrode is connected to an end surface of the in-capacitor via conductor. The wiring board with a built-in capacitor module according to any one of the above items.
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