JP4958260B2 - アレイ基板及びこれを有する液晶表示パネル - Google Patents

Description

本発明は、アレイ基板及びこれを有する液晶表示パネルに係り、より詳細には、結合力を向上させるためのアレイ基板及びこれを有する液晶表示パネルに関する。

一般に、液晶表示パネルは、薄膜トランジスタが配列されたアレイ基板（ａｒｒａｙ ｓｕｂｓｔｒａｔｅ）と、アレイ基板に対向する整列基板（ａｌｉｇｎｍｅｎｔ ｓｕｂｓｔｒａｔｅ）と、アレイ基板と整列基板との間に介在された液晶層を含む。

これら基板は密封部材によって結合され、密封部材は、アレイ基板又は整列基板のうち、いずれか一方のエッジ領域に形成され、アレイ基板と整列基板を互いに結合させる。

現在開発される中小型液晶表示パネルには、スリム化のために、ゲート回路部がアレイ基板上に集積される。ゲート回路部の腐食防止のために、配向膜及び密封部材をオーバーレイする構造が採用される。

しかし、配向膜及び密封部材がオーバーレイされた液晶表示パネルは、配向膜と密封部材間の弱い結合力によって外部衝撃から密封部材が配向膜から剥離する現象が発生する。結果的に、アレイ基板と整列基板間の結合が堅固ではないという問題点がある。

そこで、本発明は上記従来のアレイ基板における問題点に鑑みてなされたものであって、本発明の目的は、結合力を向上させるためのアレイ基板を提供することにある。

本発明の更に他の目的は、アレイ基板を有する液晶表示パネルを提供することにある。

上記目的を達成するためになされた本発明によるアレイ基板は、複数の画素部が形成された表示領域と、前記表示領域を取り囲む周辺領域とで構成されたアレイ基板において、各々の前記画素部に形成され、ゲート配線と連結されたゲート電極、ソース配線に連結されたソース電極及び前記ソース電極と離れたドレーン電極を含むスイッチング素子と、前記表示領域及び前記周辺領域に形成され、前記スイッチング素子をカバーして前記ソース及びドレーン電極とそれぞれ接触して、前記ドレーン電極を部分的に露出させるパッシベーション層と、前記表示領域の前記パッシベーション層上に形成され、前記スイッチング素子と連結された画素電極と、前記周辺領域に形成され、前記パッシベーション層によってカバーされる金属パターン部と、前記金属パターン部が形成された領域の前記パッシベーション層上に形成された画素電極パターン部と、前記画素電極及び前記画素電極パターン部上に形成され、前記画素電極、前記画素電極パターン部及び前記パッシベーション層と接触する配向膜と、を有することを特徴とする。

上記目的を達成するためになされた本発明による液晶表示パネルは、第１配向膜を有する第１基板と、表示領域と周辺領域とを有し、前記表示領域に形成されたゲート電極と、前記ゲート電極上に互いに離れたソース電極及びドレーン電極を含む複数のスイッチング素子と、前記複数のスイッチング素子それぞれと連結され、前記表示領域に形成された複数の画素電極と、前記周辺領域に順次に形成された金属パターン部と、前記表示領域と前記周辺領域に形成され、前記スイッチング素子をカバーして、前記ソース電極及び前記ドレーン電極それぞれと接触して、前記ドレーン電極を部分的に露出させるパッシベーション層と、前記金属パターン部が形成された領域の前記パッシベーション層上に形成された画素電極パターン部と、前記複数の画素電極、前記画素電極パターン部及び前記パッシベーション層と接触する第２配向膜とを有する第２基板と、前記第１基板と第２基板の間に介在する液晶層と、前記液晶層を収容するために前記周辺領域に形成され、前記第１基板と第２基板を密封する密封部材とを有することを特徴とする。

本発明に係るアレイ基板及びこれを有する液晶表示パネルよれば、画素電極パターンを密封部材が形成される領域のパッシベーション層上に広く分布させることにより、画素電極パターンによってパッシベーション層と配向膜間の接着力を強化させるという効果がある。
具体的には、アレイ基板と整列基板間を結合させる密封部材が形成される結合領域の金属パターン上に画素電極パターンを形成することにより、結合領域での配向膜とパッシベーション層間の接着力を強化させ、これによってアレイ基板と整列基板間の結合力を強化させるという効果がある。

次に、本発明に係るアレイ基板及びこれを有する液晶表示パネルを実施するための最良の形態の具体例を図面を参照しながら説明する。

図１は、本発明の実施形態による液晶表示パネルの概略的な平面図である。

図１を参照すると、液晶表示パネル１００は、アレイ基板２００、第２基板３００（平面図上アレイ基板２００上に重ねられ、透過した形態で示す）、密封部材４００、及び液晶層（図示せず）を含む。

アレイ基板２００に対向する第２基板３００と、アレイ基板２００及び第２基板３００を結合させる密封部材４００及び密封部材４００によって結合されたアレイ基板２００及び第２基板３００の間に介在された液晶層（図示せず）を含む。

アレイ基板２００は、表示領域ＤＡと表示領域ＤＡを取り囲む第１、第２、第３、及び第４周辺領域ＰＡ１、ＰＡ２、ＰＡ３、ＰＡ４で構成される。

表示領域ＤＡには、第１方向に延長されたソース配線ＤＬと、第１方向と交差する第２方向に延長されたゲート配線ＧＬ、及びソース配線ＤＬとゲート配線ＧＬとによって定義される複数の画素部Ｐを含む。それぞれの画素部Ｐには、スイッチング素子ＴＦＴ、液晶キャパシタＣＬＣ、及びストレージキャパシタＣＳＴを含む。

周辺領域ＰＡ１には、ゲート回路部２２０及び信号配線部２３０が形成される。ゲート回路部２２０は、複数のステージが従属的に連結された一つのシフトレジスタであって、ゲート配線ＧＬにゲート信号を出力する。

信号配線部２３０は、複数のステージに駆動信号を伝達する信号配線を含む。駆動信号は、ゲートオフ電圧Ｖｏｆｆ、第１クロック信号ＣＫ、第２クロック信号ＣＫＢ、及び垂直開始信号ＳＴＶを含む。

信号配線部２３０上には、第１画素電極パターン部２４０が形成される。第１画素電極パターン部２４０は、密封部材４００が形成される結合領域の信号配線上に形成される。

即ち、第１画素電極パターン部２４０は、信号配線部２３０上に形成されるパッシベーション層（図示せず）と第１画素電極パターン部２４０上に形成される配向膜（図示せず）間の接着力を強化させる。

ゲート回路部２２０は、表示領域ＤＡのゲート配線ＧＬにゲート信号を出力する。

第２周辺領域ＰＡ２にはソースパッド部２５０が形成される。ソースパッド部２５０は、表示領域ＤＡのソース配線ＤＬにデータ信号を出力する。ソースパッド部２５０には複数の駆動チップが実装されるか、又は一つの単一チップが実装される。

第３周辺領域ＰＡ３には、ゲート回路部２２０との段差を補償するための段差補償部２７０が形成される。段差補償部２７０上には、第２画素電極パターン部２８０が形成される。第２画素電極パターン部２８０は、密封部材４００が形成される結合領域の段差補償部２７０上に形成される。

即ち、第２画素電極パターン部２８０は、段差補償部２７０上に形成されるパッシベーション層（図示せず）と第２画素電極パターン部２８０上に形成される配向膜（図示せず）間の接着力を強化させる。

第２基板は、アレイ基板２００に対向する基板であって、一般的に画素部Ｐにそれぞれ対応するカラーフィルタパターンと画素電極に対応する共通電極が形成される。

密封部材４００は、第１乃至第４周辺領域ＰＡ１、ＰＡ２、ＰＡ３、ＰＡ４に形成される。具体的に、密封部材４００は、第１周辺領域ＰＡ１の信号配線部２３０を覆うように形成される。又、密封部材４００は、第３周辺領域ＰＡ３の段差補償部２７０を覆うように形成される。

即ち、信号配線部２３０上に形成された第１画素電極パターン部２４０と段差補償部２７０上に形成された第２画素電極パターン部２８０上に密封部材４００が形成される。

一般に、配向膜と画素電極ＩＴＯパターン間の接着力は、配向膜とパッシベーション層間の接着力より優れる。これによって、配向膜と接着力に優れた画素電極パターンを密封部材が形成される結合領域に広く形成することにより、画素電極パターンを介してパッシベーション層と配向膜間の接着力を強化させて、アレイ基板と第２基板間の結合力を強化させる。

図２は、図１に示したアレイ基板の部分拡大平面図である。

図１及び図２を参照すると、アレイ基板２００は、複数の画素部Ｐが形成された表示領域ＤＡと、表示領域ＤＡを取り囲む第１、第２、第３、及び第４周辺領域ＰＡ１、ＰＡ２、ＰＡ３、ＰＡ４で構成される。

第１周辺領域ＰＡ１には、ゲート回路部２２０とソース配線と同一層で形成された信号配線部２３０と、信号配線部２３０上には第１画素電極パターン部２４０が形成される。

第１周辺領域ＰＡ１と向かい合う領域である第３周辺領域ＰＡ３には、ゲート配線と同一層で形成された段差補償部２７０と、段差補償部２７０上には第２画素電極パターン部２８０が形成される。

第１乃至第３周辺領域ＰＡ１、ＰＡ２、ＰＡ３は、密封部材４００が形成される結合領域ＳＬＡ１、ＳＬＡ２、ＳＬＡ３を含む。勿論、第４周辺領域ＰＡ４にも密封部材４００が形成される結合領域を含む。

まず、第１周辺領域ＰＡ１に形成されたゲート回路部２２０は、ゲート配線にゲート信号を出力する複数のステージ（ＳＲＣ１、ＳＲＣ２、ＳＲＣ３、．．．）を含む。ステージの出力端子は、表示領域ＤＡに形成されたゲート配線（ＧＬ１、ＧＬ２、ＧＬ３、．．．）と連結される。

信号配線部２３０は、ゲート回路部２２０に提供される駆動信号を伝達する複数の信号配線を含む。信号配線部２３０はソース配線と同一層の金属層で形成されるか、又は、ゲート配線と同一層の金属層で形成される。

駆動信号は、ゲート信号のローレベルを決定するゲートオフ電圧Ｖｏｆｆ、奇数番目ゲート信号の出力を制御する第１クロック信号ＣＫ、偶数番目ゲート信号の出力を制御する第２クロック信号ＣＫＢ、及びゲート回路部２２０の駆動を開始する垂直開始信号ＳＴＶを含む。

具体的には、第１信号配線２３１は垂直開始信号ＳＴＶを伝達し、第２信号配線２３２は第１クロック信号ＣＫＢを伝達し、第３信号配線２２３は第２クロック信号ＣＫを伝達し、第４信号配線２３４はゲートオフ電圧Ｖｏｆｆを伝達する。

奇数番目ステージであるステージＳＲＣ１は、第１連結配線２３３ａ及び第２連結配線２３４ａによって第３信号配線２３３及び第４信号配線２３４とそれぞれ電気的に連結される。第１及び第２コンタクト部Ｃ１１、Ｃ１２によって第１及び第２連結配線２３３ａ、２３４ａは、第３及び第４信号配線２３３、２３４と電気的に連結される。即ち、信号配線部２３０がソース配線と同一層の金属層で形成された場合には、第１及び第２連結配線２３３ａ、２３４ａはゲート配線と同一層の金属層で形成される。一方、信号配線部２３０がゲート配線と同一層の金属層で形成された場合には、第１及び第２連結配線２３３ａ、２３４ａはソース配線と同一層の金属層で形成される。

一方、一番目ステージＳＲＣ１には、第１信号配線２３１から延長された連結配線２３１ａを通じて垂直開始信号ＳＴＶが印加される。

偶数番目ステージＳＲＣ２は、第１連結配線２３３ｂ及び第２連結配線２３４ｂによって第２信号配線２３２及び第４信号配線２３４とそれぞれ電気的に連結される。第１及び第２コンタクト部Ｃ２１、Ｃ２２によって第１及び第２連結配線２３３ｂ、２３４ｂは、第２及び第４信号配線２３３、２３４と電気的に連結される。即ち、信号配線部２３０がソース配線と同一層の金属層で形成された場合には、第１及び第２連結配線２３３ｂ、２３４ｂは、ゲート配線と同一層の金属層で形成される。一方、信号配線部２３０がゲート配線と同一層の金属層で形成された場合には、第１及び第２連結配線２３３ｂ、２３４ｂは、ソース配線と同一層の金属層で形成される。

第１画素電極パターン部２４０は、第１乃至第４信号配線２３１、２３２、２３３、２３４に対応して形成される。勿論、第１画素電極パターン部２４０は、画素電極パターンで形成された第１及び第２コンタクト部Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２と電気的に絶縁されるように形成される。好ましくは、第１画素電極パターン部２４０は、結合領域ＳＬＡ１に形成された信号配線部２３０上に形成される。

第３周辺領域ＰＡ３に形成された段差補償部２７０には、第１周辺領域ＰＡ１に形成されたゲート回路部２２０との段差を補償するための複数のダミー金属パターン２７１が形成される。ダミー金属パターン２７１は、例えば、ゲート配線と同一層の金属層で形成する。勿論、ソース配線と同一層の金属層で形成することもできる。

第２画素電極パターン部２８０は、段差補償部２７０のダミー金属パターン２７１のそれぞれに対応する画素電極パターンを含み、好ましくは、結合領域ＳＬＡ３に形成されたダミー金属パターン２７１に対応して形成される。

図３は、図２のＡ、Ｂ、Ｃ各部分の拡大平面図である。

図４は、図３のＩ−Ｉ’線に沿って切断した断面図の第１の例である。

図２乃至図４を参照すると、第１周辺領域ＰＡ１に形成された信号配線部２３０上には、第１画素電極パターン部２４０が形成される。第３周辺領域ＰＡ３に形成された段差補償部２７０上には、第２画素電極パターン部２８０が形成される。

具体的に、アレイ基板２００は、表示領域ＤＡと表示領域ＤＡを取り囲む第１、第２、第３、及び第４周辺領域ＰＡ１、ＰＡ２、ＰＡ３、ＰＡ４で構成された第１ベース基板２０１を含む。

第１周辺領域ＰＡ１には、ゲート絶縁層２０２上にソース配線と同一層の金属層で信号配線部２３０が形成される。信号配線部２３０上には、パッシベーション層２０３が形成され、パッシベーション層２０３上には、信号配線部２３０に対応する第１画素電極パターン部２４０が形成される。第１画素電極パターン部２４０上には第１配向膜２０４が形成される。第１画素電極パターン部２４０によって第１周辺領域ＰＡ１のパッシベーション層２０３と第１配向膜２０４間の接着力が強化される。

表示領域ＤＡのそれぞれの画素部Ｐには、ゲート金属層で形成されたゲート配線ＧＬとソース金属層で形成されたソース配線ＤＬに連結されたスイッチング素子２１０と、スイッチング素子２１０と連結された画素電極２１６及びストレージ共通配線ＳＣＬが形成される。

スイッチング素子２１０は、ゲート電極２１１、ソース及びドレイン電極２１３、２１４、及びチャンネル部２１２を含む。

即ち、ゲート電極２１１上にはゲート絶縁層２０２が形成され、ゲート絶縁層２０２上にはチャンネル部２１２が形成される。チャンネル部２１２上にソース及びドレイン電極２１３、２１４が形成され、ソース及びドレイン電極２１３、２１４上にはパッシベーション層２０３が形成される。

パッシベーション層２０３が除去されたコンタクトホール２１５を通じてパッシベーション層２０３上に形成された画素電極２１６とドレイン電極２１４が電気的に連結される。画素電極２１６上には第１配向膜２０４が形成される。

第３周辺領域ＰＡ３には、ゲート配線と同一層の金属層で形成された段差補償部２７０が形成される。段差補償部２７０上には、ゲート絶縁層２０２及びパッシベーション層２０３が順次に形成される。パッシベーション層２０３上に段差補償部２７０に対応する第２画素電極パターン部２８０が形成される。第２画素電極パターン部２８０上には、第１配向膜２０４が形成される。第２画素電極パターン部２８０によって第３周辺領域ＰＡ３のパッシベーション層２０３と第１配向膜２０４間の接着力が強化される。

好ましくは、第１配向膜２０４は、ゲート回路部２２０の腐食を防止するために、ゲート回路部２２０を覆うように第１ベース基板２０１上に形成される。

図５は、図３のＩ−Ｉ’線に沿って切断した断面図の第２の例である。図５を参照すると、上述した図４と類似しているが、信号配線部２３０と段差補償部２７０の金属層が異なる。具体的には、第１周辺領域ＰＡ１の信号配線部２３０はゲート配線と同一層の金属層で形成され、第３周辺領域ＰＡ３の段差補償部２７０はソース配線と同一層の金属層で形成される。

従って、第１画素電極パターン部２４０は、ゲート配線と同一層の金属層で形成された信号配線部２３０上に形成され、第２画素電極パターン部２８０は、ソース配線と同一層の金属層で形成された段差補償部２７０上に形成される。残り構成要素についての詳細な説明は図４と同じなので、省略する。

図６乃至図９は、図３に示したアレイ基板の製造方法を説明するための工程断面図である。

図３及び図６を参照すると、第１ベース基板２０１上にゲート金属層を形成し、第１露光パターン６１１が形成された第１マスク６１０を用いたフォトリソグラフィ工程を通してゲート金属パターンを形成する。

ゲート金属パターンは、表示領域ＤＡのゲート配線ＧＬとストレージ共通配線ＳＣＬ、スイッチング素子２１０のゲート電極２１１と、第３周辺領域ＰＡ３に形成された段差補償部２７０を含む。勿論、第１周辺領域ＰＡ１に形成される信号配線部２３０をゲート金属パターンで形成することもできる。

図３及び図７を参照すると、ゲート金属パターンが形成された第１ベース基板２０１上にゲート絶縁層２０２を形成する。ゲート絶縁層２０２は、窒化シリコンや酸化シリコンのような絶縁物質で形成する。

ゲート絶縁層２０２上にアモルファスシリコン層２１２ａ及びイン−シトウ（ｉｎ−ｓｉｔｕ）ドーピングされたｎ＋アモルファスシリコン層２１２ｂを順次に形成してチャンネル層を形成する。第２露光パターン６２１が形成された第２マスク６２０を用いたフォトリソグラフィ工程を通してチャンネル層をパターニングして、スイッチング素子２１０のチャンネル部２１２を形成する。

図３及び図８を参照すると、スイッチング素子２１０のチャンネル部２１２が形成された第１ベース基板２０１上にソース金属層を形成し、第３露光パターン６３１が形成された第３マスク６３０を用いたフォトリソグラフィ工程を通してソース金属パターンを形成する。

ソース金属パターンは、第１周辺領域ＰＡ１の信号配線部２３０と、表示領域ＤＡのソース配線ＤＬ及びソース−ドレイン電極２１３、２１４を含む。勿論、第３周辺領域ＰＡ３に形成された段差補償部２７０をソース金属パターンで形成することもできる。

以後、ソース電極２１３及びドレイン電極２１４をマスクとしてチャンネル部２１２のｎ＋アモルファスシリコン層２１２ｂを除去して、スイッチング素子２１０のチャンネル領域を定義する。

図３及び図９を参照すると、ソース金属パターンが形成された第１ベース基板２０１上にパッシベーション層２０３を形成する。パッシベーション層２０３の一部領域を除去して、表示領域ＤＡのコンタクトホール２１５と第１周辺領域ＰＡ１の第１及び第２コンタクト部Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２に該当するコンタクトホールをそれぞれ形成する。図示されていないが、コンタクトホールを形成するための露光パターンが形成されたマスクを利用してパッシベーション層２０３をエッチングする。

コンタクトホールが形成された第１ベース基板２０１上に画素電極層を形成する。画素電極層は透明導電性物質であって、インジウム−ティン−オキサイド（ＩＴＯ）、インジウム−亜鉛−オキサイド（ＩＺＯ）、又はインジウム−ティン−亜鉛オキサイドを含む。

画素電極層を第４露光パターン６４１が形成された第４マスクを用いたフォトリソグラフィ工程を通して画素電極パターンを形成する。

画素電極パターンは、表示領域ＤＡの画素電極２１６と第１周辺領域ＰＡ１の第１画素電極パターン部２４０及び第３周辺領域ＰＡ３の第３画素電極パターン部２８０を含む。又、画素電極パターンは、信号配線部２３０と第１及び第２連結配線２３３ａ、２３３ｂ、２３４ａ、２３４ｂを電気的に連結する第１及び第２コンタクト部Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２の電極パターンを含む（図２参照）。

第１画素電極パターン部２４０は、信号配線部２３０に対応して形成され、第２画素電極パターン部２８０は、段差補償部２７０に対応して形成される。好ましくは、第１及び第２画素電極パターン部２４０、２８０は、第１及び第２コンタクト部Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２と電気的に絶縁されるように形成される。

図１０は、図１に示した液晶表示パネルの断面図である。

図１〜図３、及び図１０を参照すると、液晶表示パネル１００は、アレイ基板２００、第２基板３００、密封部材４００、及び液晶層５００を含む。

アレイ基板２００は、表示領域ＤＡと表示領域ＤＡを取り囲む第１乃至第４周辺領域ＰＡ１、ＰＡ２、ＰＡ３、ＰＡ４で構成された第１ベース基板２０１を含む。

第１周辺領域ＰＡ１には、ゲート絶縁層２０２上にソース配線と同一層の金属層で信号配線部２３０が形成される。信号配線部２３０上にはパッシベーション層２０３が形成され、パッシベーション層２０３上には、信号配線部２３０に対応する第１画素電極パターン部２４０が形成される。

表示領域ＤＡのそれぞれの画素部Ｐには、ゲート金属層で形成されたゲート配線ＧＬとソース金属層で形成されたソース配線ＤＬに連結されたスイッチング素子２１０と、スイッチング素子２１０と連結された画素電極２１６及びストレージ共通配線ＳＣＬが形成される。スイッチング素子２１０は、ゲート電極２１１、ソース及びドレイン電極２１３、２１４及びチャンネル部２１２を含む。

ソース及びドレイン電極２１３、２１４上には、パッシベーション層２０３が形成される。パッシベーション層２０３が除去されたコンタクトホール２１５を通してパッシベーション層２０３上に形成された画素電極２１６とドレイン電極２１４が電気的に連結される。

第３周辺領域ＰＡ３には、ゲート配線と同一層の金属層で形成された段差補償部２７０が形成される。段差補償部２７０上には、ゲート絶縁層２０２及びパッシベーション層２０３が順次に形成される。パッシベーション層２０３上に段差補償部２７０に対応する第２画素電極パターン部２８０が形成される。

周辺領域に形成された第１及び第２画素電極パターン部２４０、２８０と表示領域に形成された画素電極２１６上に第１配向溝が形成されたポリイミド系樹脂の第１配向膜２０４が形成される。好ましくは、第１配向膜２０４は、ゲート回路部２２０の腐食を防止するために、ゲート回路部２２０を覆うように第１ベース基板２０１上に形成される。

第２基板３００は、第２ベース基板３０１上に（図１０の構成上、第２基板３００はアレイ基板２００と対向配置されているので図上では「下」に、以下第２基板３００に対する記載において同様のこと）遮光パターン３１０、カラーフィルタパターン３２０、共通電極層３３０、及び第２配向膜３４０を含む。

遮光パターン３１０は第２ベース基板３０１上に形成され、アレイ基板２００の第１乃至第４周辺領域ＰＡ１、ＰＡ２、ＰＡ３、ＰＡ４に対応して形成され漏洩光を遮断し、表示領域ＤＡの画素部Ｐに対応して内部空間を定義する。

カラーフィルタパターン３２０は、遮光パターン３１０によって定義された内部空間に形成され、透過する光を固有のカラーに発現させる。

カラーフィルタパターン３２０が形成された第２ベース基板３０１上に共通電極層３３０を形成する。共通電極層３３０は、アレイ基板２００の画素電極２１６に対応する対向電極であって、画素部Ｐに定義される液晶キャパシタＣＬＣの共通電極である。

共通電極層３３０が形成された第２ベース基板３０１上に第２配向溝が形成されたポリイミド系樹脂の第２配向膜３４０を形成する。

密封部材４００は、第１表示基板２００の第１乃至第３周辺領域ＰＡ１、ＰＡ２、ＰＡ３に定義された第１、第２、及び第３結合領域ＳＬＡ１、ＳＬＡ２、ＳＬＡ３、及び第４周辺領域ＰＡ４に形成され、アレイ基板及び第２基板２００、３００を結合させる。

第１周辺領域ＰＡ１に形成された密封部材４００は、第１画素電極パターン部２４０上に形成される。これによって、第１画素電極パターン部２４０が形成された第１周辺領域ＰＡ１のパッシベーション層２０３と第１配向膜２０４間の接着力が強化されることにより、アレイ基板２００と第２基板３００間の結合力が向上される。

一方、第３周辺領域ＰＡ３に形成された密封部材４００は、第２画素電極パターン部２８０上に形成される。これによって、第２画素電極パターン部２８０が形成された第３周辺領域ＰＡ３のパッシベーション層２０３と第１配向膜２０４間の接着力が強化されることにより、アレイ基板２００と第２基板３００間の結合力が向上される。

液晶層５００は、密封部材４００によって結合されたアレイ基板２００及び第２基板３００間に介在される。液晶層５００は、アレイ基板２００及び第２基板３００にそれぞれ形成された第１及び第２配向膜２０４、３４０によって一定の方向に初期配列され、画素電極２１６と共通電極層３３０間の電位差によって配列角が変化され画像を表示する。

尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。

本発明の実施形態による液晶表示パネルの概略的な平面図である。 図１に示したアレイ基板の部分拡大平面図である。 図２のＡ、Ｂ、Ｃ各部分の拡大平面図である。 図３のＩ−Ｉ’線に沿って切断した断面図の第１の例である。 図３のＩ−Ｉ’線に沿って切断した断面図の第２の例である。 図３に示したアレイ基板の製造方法を説明するための工程断面図である。 図３に示したアレイ基板の製造方法を説明するための工程断面図である。 図３に示したアレイ基板の製造方法を説明するための工程断面図である。 図３に示したアレイ基板の製造方法を説明するための工程断面図である。 図１に示した液晶表示パネルの断面図である。

符号の説明

１００ 液晶表示パネル
２００ アレイ基板
２１０ スイッチング素子
２１１ ゲート電極、
２１３ ソース電極
２１４ ドレイン電極
２１５ コンタクトホール
２１６ 画素電極
２１２ チャンネル部
２２０ ゲート回路部
２３０ 信号配線部
２４０ 第１画素電極パターン部
２５０ ソースパッド部
２７０ 段差補償部
２８０ 第２画素電極パターン部
３００ 第２基板
４００ 密封部材

Claims (10)

1. 複数の画素部が形成された表示領域と、前記表示領域を取り囲む周辺領域とで構成されたアレイ基板において、
   各々の前記画素部に形成され、ゲート配線と連結されたゲート電極、ソース配線に連結されたソース電極及び前記ソース電極と離れたドレーン電極を含むスイッチング素子と、
   前記表示領域及び前記周辺領域に形成され、前記スイッチング素子をカバーして前記ソース及びドレーン電極とそれぞれ接触して、前記ドレーン電極を部分的に露出させるパッシベーション層と、
   前記表示領域の前記パッシベーション層上に形成され、前記スイッチング素子と連結された画素電極と、
   前記周辺領域に形成され、前記パッシベーション層によってカバーされる金属パターン部と、
   前記金属パターン部が形成された領域の前記パッシベーション層上に形成された画素電極パターン部と、
   前記画素電極及び前記画素電極パターン部上に形成され、前記画素電極、前記画素電極パターン部及び前記パッシベーション層と接触する配向膜と、を有することを特徴とするアレイ基板。
2. 前記金属パターン部が形成され、前記周辺領域に形成された密封部材（ｓｅａｌｉｎｇ ｍｅｍｂｅｒ）を更に有することを特徴とする請求項１に記載のアレイ基板。
3. 前記周辺領域に形成され、前記ゲート配線にゲート信号を出力するゲート回路部を更に有することを特徴とする請求項１に記載のアレイ基板。
4. 前記金属パターン部は、前記ゲート回路部に駆動信号を伝達する信号配線部であることを特徴とする請求項３に記載のアレイ基板。
5. 前記金属パターン部は、前記ソース配線と同一層の金属層で形成されることを特徴とする請求項４に記載のアレイ基板。
6. 前記金属パターン部は、前記ゲート配線と同一層の金属層で形成されることを特徴とする請求項４に記載のアレイ基板。
7. 前記周辺領域は前記ゲート回路部が形成された第１周辺領域と、該第１周辺領域から前記表示領域を隔てて向かい合う第２周辺領域とを含み、前記金属パターン部は、前記第２周辺領域に形成された段差補償部を更に含むことを特徴とする請求項３に記載のアレイ基板。
8. 前記段差補償部は、前記ゲート配線と同一層の金属層で形成されることを特徴とする請求項７に記載のアレイ基板。
9. 前記段差補償部は、前記ソース配線と同一層の金属層で形成されることを特徴とする請求項７に記載のアレイ基板。
10. 第１配向膜を有する第１基板と、
    表示領域と周辺領域とを有し、前記表示領域に形成されたゲート電極と、
    前記ゲート電極上に互いに離れたソース電極及びドレーン電極を含む複数のスイッチング素子と、
    前記複数のスイッチング素子それぞれと連結され、前記表示領域に形成された複数の画素電極と、
    前記周辺領域に順次に形成された金属パターン部と、
    前記表示領域と前記周辺領域に形成され、前記スイッチング素子をカバーして、前記ソース電極及び前記ドレーン電極それぞれと接触して、前記ドレーン電極を部分的に露出させるパッシベーション層と、
    前記金属パターン部が形成された領域の前記パッシベーション層上に形成された画素電極パターン部と、
    前記複数の画素電極、前記画素電極パターン部及び前記パッシベーション層と接触する第２配向膜を有する第２基板と、
    前記第１基板と第２基板の間に介在する液晶層と、
    液晶層を収容するために前記周辺領域に形成され、前記第１基板と第２基板を密封する密封部材とを有することを特徴とする液晶表示パネル。

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