KR101190174B1 - Semiconductor test socket - Google Patents
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Abstract
Description
본 발명은 반도체 테스트 소켓에 관한 것으로서, 보다 상세하게는 포고-핀 타입의 반도체 테스트 소켓이 갖는 단점과, PCR 소켓 타입의 반도체 테스트 소켓이 갖는 단점을 보완할 수 있는 반도체 테스트 소켓에 관한 것이다.The present invention relates to a semiconductor test socket, and more particularly, to a semiconductor test socket that can compensate for a disadvantage of a pogo-pin type semiconductor test socket and a disadvantage of a PCR socket type semiconductor test socket.
반도체 소자는 제조 과정을 거친 후 전기적 성능의 양불을 판단하기 위한 검사를 수행하게 된다. 반도체 소자의 양불 검사는 반도체 소자의 단자와 전기적으로 접촉될 수 있도록 형성된 반도체 테스트 소켓(또는 콘텍터 또는 커넥터)을 반도체 소자와 검사회로기판 사이에 삽입한 상태에서 검사가 수행된다. 그리고, 반도체 테스트 소켓은 반도체 소자의 최종 양불 검사 외에도 반도체 소자의 제조 과정 중 번-인(Burn-In) 테스트 과정에서도 사용되고 있다.After the semiconductor device is manufactured, the semiconductor device performs a test to determine whether the electrical performance is poor. The positive test of the semiconductor device is performed by inserting a semiconductor test socket (or a contactor or a connector) formed between the semiconductor device and the test circuit board so as to be in electrical contact with a terminal of the semiconductor device. The semiconductor test socket is also used in a burn-in test process during the manufacturing process of the semiconductor device, in addition to the final positive inspection of the semiconductor device.
반도체 소자의 집적화 기술의 발달과 소형화 추세에 따라 반도체 소자의 단자 즉, 리드의 크기 및 간격도 미세화되는 추세이고, 그에 따라 테스트 소켓의 도전 패턴 상호간의 간격도 미세하게 형성하는 방법이 요구되고 있다. 따라서, 기존의 포고-핀(Pogo-pin) 타입의 반도체 테스트 소켓으로는 집적화되는 반도체 소자를 테스트하기 위한 반도체 테스트 소켓을 제작하는데 한계가 있었다.With the development and miniaturization of semiconductor device integration technology, the size and spacing of terminals of semiconductor devices, that is, leads, are also miniaturized. Accordingly, there is a demand for a method of forming minute spacing between conductive patterns of test sockets. Accordingly, there is a limitation in manufacturing a semiconductor test socket for testing a semiconductor device integrated with a conventional Pogo-pin type semiconductor test socket.
이와 같은 반도체 소자의 집적화에 부합하도록 제안된 기술이, 탄성 재질의 실리콘 소재로 제작되는 실리콘 본체 상에 수직 방향으로 타공 패턴을 형성한 후, 타공된 패턴 내부에 도전성 분말을 충진하여 도전 패턴을 형성하는 PCR 소켓 타입이 널리 사용되고 있다.The proposed technique to meet the integration of the semiconductor device, the perforated pattern is formed in the vertical direction on the silicon body made of an elastic silicon material, and then filled with conductive powder inside the perforated pattern to form a conductive pattern PCR socket type is widely used.
이와 관련된 국내의 특허출원으로 한국등록특허 제10-0952712호(판형 도전입자를 포함한 실리콘 콘택터) 등이 있으며, 상기 한국등록특허 제10-0952712호에는 실리콘 콘택터와 관련하여 BGA(ball grid array) 반도체소자의 리드단자(ball lead)와 접촉하는 도전성 실리콘부와 도전성 실리콘부 사이에서 절연층 역할을 하는 절연성 실리콘부(130) 등을 포함하는 구성이 개시되어 있습니다.Related patent applications in Korea include Korean Patent No. 10-0952712 (silicon contactor including plate-shaped conductive particles), and Korean Patent No. 10-0952712 discloses a ball grid array (BGA) semiconductor in relation to a silicon contactor. A structure including an
도 1은 PCR 소켓 타입의 종래의 반도체 테스트 장치(1)의 단면을 도시한 도면이다. 도 1을 참조하여 설명하면, 종래의 반도체 테스트 장치(1)는 지지 플레이트(30) 및 PCR 소켓 타입의 반도체 테스트 소켓(10)을 포함한다.1 is a view showing a cross section of a conventional
지지 플레이트(30)는 반도체 테스트 소켓(10)이 반도체 소자(3) 및 검사회로기판(5) 사이에서 움직일 대 반도체 테스트 소켓(10)을 지지한다. 여기서, 지지 플레이트(30)의 중앙에는 진퇴 가이드용 메인 관통홀(미도시)이 형성되어 있고, 메인 관통홀을 형성하는 가장자리를 따라 가장자리로부터 이격되는 위치에 결합용 관통홀이 상호 이격되게 형성된다. 그리고, 반도체 테스트 소켓(10)은 지지 플레이트(30)의 상면 및 하면에 접합되는 주변 지지부(50)에 의해 지지 플레이트(30)에 고정된다.The
PCR 소켓 타입의 반도체 테스트 소켓(10)은 절연성의 실리콘 본체에 타공 패턴이 형성되고, 해당 타공 패턴 내에 충진되는 도전성 분말(11)에 의해 상하 방향으로 도전 패턴들이 형성된다.In the PCR socket type
이와 같은, PCR 소켓은 미세 피치의 구현이 가능하다는 장점이 있으나, 타공 패턴에 충진된 도전성 분말(11)이 반도체 소자(3)와 검사회로기판(5) 사이에서의 접촉시 발생하는 압력에 의해 도전성이 형성되는 방식이라는 점에서, 상하 방향으로의 두께 형성에 제한을 받는 단점이 있다.As described above, the PCR socket has a merit of enabling fine pitch, but due to the pressure generated when the
즉, 상하 방향으로의 압력에 의해 도전성 분말(11)이 상호 접촉되어 도전성이 형성되는데, 두께가 증가하는 경우 도전성 분말(11)의 내부로 전달되는 압력이 약해져 도전성이 형성되지 않은 경우가 있다. 따라서, PCR 소켓은 높이 방향으로의 두께의 제약을 받는 단점이 있다.That is, although the
이에, 본 발명은 상기와 같은 문제점을 해소하기 위해 안출된 것으로서, 포고-핀 타입의 반도체 테스트 소켓이 갖는 단점과, PCR 소켓 타입의 반도체 테스트 소켓이 갖는 단점을 보완하여, 미세 패턴의 구현이 가능하면서도 높이 방향으로의 두께 제약을 극복할 수 있는 반도체 테스트 소켓을 제공하는데 그 목적이 있다Accordingly, the present invention has been made to solve the above problems, to compensate for the disadvantages of the pogo-pin-type semiconductor test socket, and the disadvantages of the PCR socket-type semiconductor test socket, it is possible to implement a fine pattern The goal is to provide a semiconductor test socket that can overcome the thickness constraints in the height direction.
상기 목적은 본 발명에 따라, 반도체 테스트 소켓에 있어서, 가로 방향으로 배열된 복수의 단위 패턴 유닛과, 인접한 한 쌍의 상기 단위 패턴 유닛 사이에 배치되어 상기 단위 패턴 유닛을 상호 절연시키는 복수의 절연 시트를 포함하며; 상기 각 단위 패턴 유닛은, 한 쌍의 절연 부재와, 상하 방향 양측 가장자리의 일 영역이 상기 한 쌍의 절연 부재로부터 노출되게 상기 한 쌍의 절연 부재 사이에 배치되는 중앙 베이스 시트와, 상기 중앙 베이스 시트의 깊이 방향을 따라 상호 절연된 상태로 형성되며, 각각 상기 중앙 베이스 시트의 상부 가장자리 영역으로부터 하부 가장자리 영역까지 연장 형성되는 복수의 중앙 도전성 패턴 라인과, 상기 한 쌍의 절연 부재의 상부에 상호 절연된 상태로 상기 깊이 방향으로 배열되어 상기 중앙 도전성 패턴 라인의 상부 영역을 전기적으로 연결하는 복수의 상부 도전성 파우더부와, 상기 한 쌍의 절연 부재의 하부에 상호 절연된 상태로 상기 깊이 방향으로 배열되어 상기 중앙 도전성 패턴 라인의 하부 영역을 전기적으로 연결하는 복수의 하부 도전성 파우더부를 포함하는 것을 특징으로 하는 반도체 테스트 소켓에 의해서 달성된다.According to the present invention, in the semiconductor test socket, a plurality of insulating sheets arranged between the plurality of unit pattern units arranged in the horizontal direction and a pair of adjacent unit pattern units to insulate the unit pattern units from each other It includes; Each of the unit pattern units may include a pair of insulating members, a center base sheet disposed between the pair of insulating members so that one region of both edges of the vertical direction is exposed from the pair of insulating members, and the center base sheet. And a plurality of central conductive pattern lines which are formed to be insulated from each other along a depth direction of the plurality of central conductive pattern lines extending from an upper edge region to a lower edge region of the central base sheet, respectively; A plurality of upper conductive powder parts arranged in the depth direction to electrically connect an upper region of the central conductive pattern line, and arranged in the depth direction in a state of being insulated from each other under the pair of insulating members; A plurality of bottom conductive lines electrically connecting the bottom regions of the central conductive pattern line It is achieved by a semiconductor test sockets, characterized in that including a woodeo.
또한, 상기 깊이 방향으로 상호 인접한 상기 상부 도전성 파우더부 사이에 각각 배치되어 상기 상부 도전성 파우더부 간을 전기적으로 절연하는 절연성 재질의 복수의 상부 절연 패턴부와; 상기 깊이 방향으로 상호 인접한 상기 하부 도전성 파우더부 사이에 각각 배치되어 상기 하부 도전성 파우더부 간을 전기적으로 절연하는 절연성 재질의 복수의 하부 절연 패턴부를 더 포함하는 것을 특징으로 한다.In addition, a plurality of upper insulating pattern portions of an insulating material disposed between the upper conductive powder portions adjacent to each other in the depth direction to electrically insulate the upper conductive powder portions; And a plurality of lower insulating pattern parts of an insulating material disposed between the lower conductive powder parts adjacent to each other in the depth direction to electrically insulate the lower conductive powder parts.
또한, 상기 중앙 베이스 시트의 일측에 배치된 상기 절연 부재와 상기 복수의 상부 절연 패턴부 및 상기 복수의 하부 절연 패턴부는 일체로 형성된 것을 특징으로 한다.The insulating member, the plurality of upper insulating pattern parts and the plurality of lower insulating pattern parts disposed on one side of the center base sheet may be integrally formed.
여기서, 상기 중앙 베이스 시트는 절연성 섬유 재질, 절연성 플라스틱 재질 및 절연성 고분자 화합물 재질 중 어느 하나로 마련되며; 상기 복수의 중앙 도전성 패턴 라인은 금속성 재질의 도금을 통해 형성되는 것을 특징으로 한다.Here, the center base sheet is provided with any one of an insulating fiber material, an insulating plastic material and an insulating polymer compound material; The plurality of central conductive pattern lines may be formed through plating of a metallic material.
또한, 상기 중앙 베이스 시트는 망상 구조를 갖는 것을 특징으로 한다.In addition, the center base sheet is characterized in that it has a network structure.
또한, 상기 복수의 중앙 도전성 패턴 라인은 니켈과 금의 이중 도금을 통해 형성되는 것을 특징으로 한다.In addition, the plurality of central conductive pattern lines may be formed through double plating of nickel and gold.
한편, 상기 중앙 베이스 시트는 연성 인쇄 회로 기판(FPCB : Flexible Printed Circuit Board) 형태로 마련되며; 상기 복수의 중앙 도전성 패턴 라인은 상기 연성 인쇄 회로 기판(FPCB : Flexible Printed Circuit Board)에 인쇄된 회로 패턴에 의해 형성되는 것을 특징으로 한다.On the other hand, the central base sheet is provided in the form of a flexible printed circuit board (FPCB); The plurality of central conductive pattern lines may be formed by circuit patterns printed on the flexible printed circuit board (FPCB).
상기와 같은 구성에 따라 본 발명에 따르면, 포고-핀 타입의 반도체 테스트 소켓이 갖는 단점과, PCR 소켓 타입의 반도체 테스트 소켓이 갖는 단점을 보완하여, 미세 패턴의 구현이 가능하면서도 높이 방향으로의 두께 제약을 극복할 수 있는 반도체 테스트 소켓이 제공된다.According to the present invention according to the configuration as described above, to compensate the disadvantages of the pogo-pin-type semiconductor test socket, and the disadvantages of the PCR socket-type semiconductor test socket, it is possible to implement a fine pattern while the thickness in the height direction A semiconductor test socket is provided that overcomes the limitations.
도 1은 종래의 PCR 소켓이 적용된 반도체 테스트 장치의 단면을 도시한 도면이고,
도 2는 본 발명의 제1 실시예에 따른 반도체 테스트 소켓의 사시도이고,
도 3 및 도 4는 본 발명의 제1 실시예에 따른 반도체 테스트 소켓의 단위 패턴 유닛의 구성을 설명하기 위한 도면이고,
도 5는 본 발명의 제2 실시예에 따른 반도체 테스트 소켓의 사시도이고,
도 6은 도 5의 Ⅵ-Ⅵ 선에 따른 단면도이고,
도 7은 도 5의 Ⅶ-Ⅶ 선에 따른 단면도이고,
도 8은 도 ⅩⅠ5의 Ⅷ-Ⅷ 선에 따른 단면도이고,
도 9는 본 발명의 제2 실시예에 따른 반도체 테스트 소켓의 상부 평면도에서 상부 절연 패턴부를 제거한 상태를 도시한 도면이고,
도 10은 본 발명의 제3 실시예에 따른 반도체 테스트 소켓의 사시도이고,
도 11은 도 10의 ⅩⅠ-ⅩⅠ 선에 따른 단면도이고,
도 12는 도 10의 ⅩⅡ-ⅩⅡ 선에 따른 단면도이고,
도 13은 도 10의 ⅩⅢ-ⅩⅢ 선에 따른 단면도이고,
도 14는 본 발명의 제3 실시예에 따른 반도체 테스트 소켓의 중앙 도전성 패턴 라인이 형성된 중앙 베이스 시트를 도시한 사시도이고,
도 15는 본 발명의 외측 전체 영역에 배치된 절연 시트를 제거한 제3 실시예에 따른 반도체 테스트 소켓의 절연 부재의 다른 실시예를 나타낸 분해사시도이다.1 is a cross-sectional view of a semiconductor test apparatus to which a conventional PCR socket is applied.
2 is a perspective view of a semiconductor test socket according to a first embodiment of the present invention;
3 and 4 are views for explaining the configuration of the unit pattern unit of the semiconductor test socket according to the first embodiment of the present invention,
5 is a perspective view of a semiconductor test socket according to a second embodiment of the present invention;
6 is a cross-sectional view taken along line VI-VI of FIG. 5,
7 is a cross-sectional view taken along the line VII-VII of FIG. 5,
8 is a cross-sectional view taken along the line VII-VII of FIG.
FIG. 9 is a diagram illustrating a state where an upper insulating pattern portion is removed from an upper plan view of a semiconductor test socket according to a second exemplary embodiment of the present invention.
10 is a perspective view of a semiconductor test socket according to a third embodiment of the present invention;
FIG. 11 is a cross-sectional view taken along the line VI-XI of FIG. 10,
12 is a cross-sectional view taken along the line II-XIII of FIG. 10,
13 is a cross-sectional view taken along the line XIII-XIII of FIG. 10,
14 is a perspective view illustrating a center base sheet on which a central conductive pattern line of a semiconductor test socket according to a third exemplary embodiment of the present invention is formed.
15 is an exploded perspective view showing another embodiment of the insulating member of the semiconductor test socket according to the third embodiment in which the insulating sheet disposed on the entire outer area of the present invention is removed.
이하에서는 첨부된 도면을 참조하여 본 발명에 따른 실시예들을 상세히 설명한다. 여기서, 본 발명에 따른 실시예들을 설명하는데 있어서, 반도체 테스트 장치의 전체 구성은 도 1을 참조하여 설명한다.
Hereinafter, with reference to the accompanying drawings will be described embodiments of the present invention; Here, in describing the embodiments according to the present invention, the overall configuration of the semiconductor test apparatus will be described with reference to FIG. 1.
제1 실시예First Embodiment
본 발명의 제1 실시예에 따른 반도체 테스트 소켓(100)은, 도 2 내지 도 4에 도시된 바와 같이, 복수의 단위 패턴 유닛(110)과, 복수의 절연 시트(130)를 포함한다.The
복수의 단위 패턴 유닛(110)은 가로 방향(W)으로 순차적으로 배열된다. 그리고, 절연 시트(130)는 인접한 한 쌍의 단위 패턴 유닛(110) 사이에 각각 배치되어 인접한 단위 패턴 유닛(110)을 상호 절연시킨다.The plurality of
여기서, 하나의 단위 패턴 유닛(110)에는 상하 방향(H)으로 도전 경로가 형성되며, 복수의 도전 경로가 깊이 방향(D)으로 소정 간격 이격되고 전기적으로 절연된 상태로 형성된다. 그리고, 절연 시트(130)의 가로 방향(W)으로의 양측 표면 각각에는 단위 패턴 유닛(110)이 접합되며, 인접한 한 쌍의 단위 패턴 유닛(110) 상호간은 절연 시트(130)에 의해 절연된다.Here, the conductive paths are formed in one
상기와 같은 구성에 따라, 하나의 단위 패턴 유닛(110)에 깊이 방향(D)을 따라 다수의 도전 경로가 형성되고, 복수의 단위 패턴 유닛(110)이 가로 방향(W)을 따라 절연 시트(130)를 사이에 두고 배열됨으로써, 도 1에 도시된 바와 같이, 매트릭스 형태의 도전 패턴이 반도체 테스트 소켓(100)에 형성 가능하게 된다.According to the above configuration, a plurality of conductive paths are formed in one
이하에서는, 도 2 내지 도 4를 참조하여 본 발명의 제1 실시예에 따른 단위 패턴 유닛(110)에 대해 상세히 설명한다. 본 발명의 제1 실시예에 따른 단위 패턴 유닛(110)은 탄성 본체(111), 베이스 시트(112) 및 복수의 도전성 패턴 라인(113)을 포함한다.Hereinafter, the
탄성 본체(111)는 대략 직사각형 형상을 갖도록 마련되며, 탄성과 절연성을 갖는 재질로 마련된다. 본 발명에서는 탄성 본체(111)가 실리콘 재질로 마련되는 것을 예로 한다. 여기서, 절연성을 갖는 탄성 본체(111)에 의해 베이스 시트(112)에 형성되는 복수의 도전성 패턴 라인(113)이 상호 절연됨과 동시에, 단위 패턴 유닛(110) 사이에서도 일차적인 절연 효과를 제공할 수 있게 된다.The
또한, 탄성 본체(111)가 탄성을 갖도록 마련됨에 따라, 본 발명에 따른 단위 패턴 유닛(110)이 반도체 테스트 소켓(100)에 적용되어 반도체 소자와 검사회로기판 사이에서 상호간을 전기적으로 연결할 때 반도체 소자나 검사회로기판과의 접촉시 탄성적인 접촉이 가능함으로써 반도체 소자, 예를 들어 BGA(Ball Grid Array) 타입의 반도체 소자의 볼의 파손을 방지할 수 있게 된다.In addition, since the
베이스 시트(112)는 절연성 재질로 마련된다. 그리고, 베이스 시트(112)는 탄성 본체(111)의 가로 방향(W)으로의 일측 표면에 부착된다. 여기서, 도전성 패턴 라인(113)은 베이스 시트(112)에 깊이 방향(D)을 따라 상호 이격된 상태, 즉 전기적으로 절연된 상태로 형성되는데, 각각 베이스 시트(112)의 상부 가장자리 영역으로부터 하부 가장자리 영역까지 연장 형성된다.The
이때, 도 2 내지 도 4에 도시된 바와 같이, 각 도전성 패턴 라인(113)의 상하 방향(H) 양측 가장자리 영역이 탄성 본체(111)의 상부 표면 및 하부 표면에 각각 노출되도록, 베이스 시트(112)의 상부 가장자리 영역 및 하부 가장자리 영역이, 도 4에 도시된 바와 같이, 탄성 본체(111)의 상부 표면 및 하부 표면으로 절곡된다.In this case, as shown in FIGS. 2 to 4, the
상기와 같은 구성에 따라, 절연성의 베이스 시트(112)에 상하 방향(H)으로 도전성 패턴 라인(113)이 형성되는데, 복수의 도전성 패턴 라인(113)이 깊이 방향(D)으로 상호 절연된 상태로 배열되는 구성을 가짐으로써, 하나의 단위 패턴 유닛(110)이, 반도체 소자와 검사회로기판을 전기적으로 연결하기 위한 다수의 도전 라인을 깊이 방향(D)으로 형성하게 된다.According to the above configuration, the
이때, 베이스 시트(112)가 탄성 본체(111)의 상부 표면 및 하부 표면으로 절곡되어 접착되어, 탄성 본체(111)의 상부 표면 및 하부 표면에 각각 도전성 패턴 라인(113)의 상부 및 하부 가장자리 영역이 노출됨으로써, 반도체 소자 및 검사회로기판의 단자와 연결되는 접촉 단자 영역을 형성하게 된다.At this time, the
상기와 같은 구성에 따라, 탄성 본체(111)가 반도체 소자 및 검사회로기판 사이에서의 전기적 접촉시 탄성을 유지시켜주고, 베이스 시트(112)에 형성된 도전성 패턴 라인(113)이 반도체 소자와 검사회로기판 간의 전기적 접촉을 가능하게 함으로써, 반도체 소자와 검사회로기판 간의 전기적 접촉에 있어 도전성 시트와 탄성 본체(111)의 상하 방향(H)으로의 두께의 제약을 제거할 수 있게 된다.According to the above configuration, the
또한, 반도체 소자와 검사회로기판 간의 전기적 연결을 위해 반도체 테스트 소켓(100)의 상부 표면 및 하부 표면에 형성되는 도전 패턴 간의 간격은 베이스 시트(112)에 형성되는 도전성 패턴 라인(113)의 간격과, 하나의 단위 패턴 유닛(110)의 가로 방향(W)으로의 두께를 조절하는 방법에 의해 결정할 수 있게 되어, 미세 간격의 반도체 소자의 테스트에도 적용이 가능하게 된다.In addition, the gap between the conductive patterns formed on the upper surface and the lower surface of the
여기서, 본 발명의 제1 실시예에 따른 베이스 시트(112)는 절연성 섬유 재질, 절연성 플라스틱 재질 및 절연성 고분자 화합물 재질 중 어느 하나로 마련되는 것을 예로 한다. 여기서, 베이스 시트(112)에 적용되는 절연성 섬유 재질, 절연성 플라스틱 재질 또는 절연성 고분자 화합물 재질은 메쉬 구조, 즉 그물망과 같은 망상 구조를 갖는 것을 예로 한다.Here, for example, the
그리고, 베이스 시트(112)에 형성되는 도전성 패턴 라인(113)은 도전성을 갖는 금속성 재질의 도금을 통해 형성되는 것을 예로 한다. 이 때, 도금을 통해 형성되는 도전성 패턴 라인(113)은 니켈 도금과 금 도금이 순차적으로 진행되는 이중 도금을 통해 형성되는 것을 예로 한다.In addition, the
상기와 같이, 망상 구조를 갖는 절연성 섬유 재질로 베이스 시트(112)를 형성하고, 망상 구조의 베이스 시트(112)에 금속 도금을 도전성 패턴 라인(113)을 형성함으로써, 도금시 도전성의 금속 재질이 망상 내부 구조까지 스며들어 도전성 패턴 라인(113)의 도전성을 더욱 더 보장할 수 있게 된다.As described above, the
또한, 베이스 시트(112)는 연성 인쇄 회로 기판(FPCB : Flexible Printed Circuit Board) 형태로 마련될 수 있다. 그리고, 복수의 도전성 패턴 라인(113)은 연성 인쇄 회로 기판(FPCB : Flexible Printed Circuit Board)에 인쇄된 회로 패턴에 의해 형성될 수 있다.In addition, the
즉, 연성 인쇄 회로 기판(FPCB : Flexible Printed Circuit Board)과 이에 형성되는 회로 패턴을, 도 4에 도시된 바와 같이, 베이스 시트(112)에 형성된 도전성 패턴 라인(113) 형태로 마련하고, 양측 가장자리 영역이 접혀 탄성 본체(111)의 상부 및 하부 표면과 접착되어 하나의 단위 패턴 유닛(110)을 형성할 수 있다.That is, a flexible printed circuit board (FPCB) and a circuit pattern formed thereon are provided in the form of conductive pattern lines 113 formed on the
이때, 도전성 패턴 라인(113)을 형성하는 회로 패턴은 연성 인쇄 회로 기판(FPCB : Flexible Printed Circuit Board)에 내부에 형성될 수 있으며, 이 경우 상하 방향(H)으로의 양측 가장자리 영역, 즉 연성 인쇄 회로 기판(FPCB : Flexible Printed Circuit Board)이 탄성 본체(111)의 상부 및 하부 표면에 접혀 부착될 때 상부 및 하부로 향하는 영역은 반도체 소자 및 검사회로기판과의 전기적 접촉을 위해 외부로 노출, 예컨대, 접촉 패드가 마련될 수 있음은 물론이다.
In this case, the circuit pattern for forming the
제2 실시예Second Embodiment
이하에서는 도 5 내지 도 9를 참조하여 본 발명의 제2 실시예에 따른 반도체 테스트 장치에 대해 상세히 설명한다. 도 5는 본 발명의 제2 실시예에 따른 반도체 테스트 소켓(200)의 사시도이고, 도 6은 도 5의 Ⅵ-Ⅵ 선에 따른 단면도이고, 도 7은 도 5의 Ⅶ-Ⅶ 선에 따른 단면도이고, 도 8은 도 5의 Ⅷ-Ⅷ 선에 따른 단면도이고, 도 9는 본 발명의 제2 실시예에 따른 반도체 테스트 소켓(200)의 상부 평면도에서 상부 절연 패턴부(215a)를 제거한 상태를 도시한 도면이다.Hereinafter, a semiconductor test apparatus according to a second exemplary embodiment of the present invention will be described in detail with reference to FIGS. 5 to 9. 5 is a perspective view of a
본 발명의 제2 실시예에 따른 반도체 테스트 소켓(200)은, 도 5 내지 도 9에 도시된 바와 같이, 복수의 단위 패턴 유닛(210)과, 복수의 절연 시트(230)를 포함한다.The
복수의 단위 패턴 유닛(210)은 가로 방향(W)으로 순차적으로 배열된다. 그리고, 절연 시트(230)는 인접한 한 쌍의 단위 패턴 유닛(210) 사이에 각각 배치되어 인접한 단위 패턴 유닛(210)을 상호 절연시킨다.The plurality of
여기서, 하나의 단위 패턴 유닛(210)에는 상하 방향(H)으로 도전 경로가 형성되며, 복수의 도전 경로가 깊이 방향(D)으로 소정 간격 이격되고 전기적으로 절연된 상태로 형성된다. 그리고, 절연 시트(230)의 가로 방향(W)으로의 양측 표면 각각에는 단위 패턴 유닛(210)이 접합되며, 인접한 한 쌍의 단위 패턴 유닛(210) 상호간은 절연 시트(230)에 의해 절연된다.Here, the conductive paths are formed in one
상기와 같은 구성에 따라, 하나의 단위 패턴 유닛(210)에 깊이 방향(D)을 따라 다수의 도전 경로가 상하 방향(H)으로 형성되고, 복수의 단위 패턴 유닛(210)이 가로 방향(W)을 따라 절연 시트(230)를 사이에 두고 배열됨으로써, 도 5 및 도 9에 도시된 바와 같이, 매트릭스 형태의 도전 패턴이 반도체 테스트 소켓(200)에 형성 가능하게 된다.According to the above configuration, a plurality of conductive paths are formed in one
도 5에서는 본 발명의 제2 실시예에 따른 반도체 테스트 소켓(200)의 상부 및 하부를 제외한 외측 전체 영역을 모두 절연 시트(230)로 커버하는 것을 예로 하고 있으나, 단위 패턴 유닛(210) 사이를 절연하는 절연 시트(230)와 다른 형태의 절연 재질이 적용 가능함은 물론이다.In FIG. 5, the entire outer area of the
본 발명의 제2 실시예에 따른 반도체 테스트 소켓(200)의 하나의 단위 패턴 유닛(210)은, 도 5 내지 도 9에 도시된 바와 같이, 제1 베이스 시트(214a), 제2 베이스 시트(214b), 복수의 제1 도전성 패턴 라인(211a), 복수의 제2 도전성 패턴 라인(211b), 절연 부재(212), 복수의 상부 도전성 파우더부(213a), 및 복수의 하부 도전성 파우더부(213b)를 포함한다.As illustrated in FIGS. 5 to 9, one
제1 베이스 시트(214a) 및 제2 베이스 시트(214b)는, 도 7에 도시된 바와 같이, 상호 소정 간격 이격된 상태로 가로 방향(W)으로 마주하게 배치된다. 여기서, 제1 베이스 시트(214a) 및 제2 베이스 시트(214b)는 절연성 재질로 마련된다.As shown in FIG. 7, the
복수의 제1 도전성 패턴 라인(211a)은 제1 베이스 시트(214a)의 깊이 방향(D)으로 상호 절연된 상태로 형성된다. 이때, 각각의 제1 도전성 패턴 라인(211a)은 제1 베이스 시트(214a)의 상부 가장자리 영역으로부터 하부 가장자리 영역까지 연장 형성됨으로써, 도 6에 도시된 바와 같이, 반도체 테스트 소켓(200)의 상부 및 하부 영역까지 연장되도록 형성된다.The plurality of first
마찬가지로, 복수의 제2 도전성 패턴 라인(211b)은 제2 베이스 시트(214b)의 깊이 방향(D)으로 상호 절연된 상태로 형성된다. 여기서, 제2 베이스 시트(214b)는, 각각의 제2 도전성 패턴 라인(211b)이 제2 도전성 패턴 라인(211b)과 대향하게 형성되도록 제1 베이스 시트(214a)와 마주하게 배치됨으로써, 상호 대응하는 제1 도전성 패턴 라인(211a)과 제2 도전성 패턴 라인(211b)은 상호 이격된 상태로 상호 마주하게 위치하게 된다.Similarly, the plurality of second
절연 부재(212)는 복수의 제1 도전성 패턴 라인(211a)과 복수의 제2 도전성 패턴 라인(211b) 상호 간을 절연한다. 여기서, 절연 부재(212)는, 도 6 및 도 7에 도시된 바와 같이, 제1 베이스 시트(214a)와 제2 베이스 시트(214b)의 상하 방향(H) 양측 가장자리의 일 영역이 상호 마주보게 노출되도록 제1 베이스 시트(214a)와 제2 베이스 시트(214b) 사이의 이격 공간에 배치된다.The insulating
여기서, 복수의 제1 도전성 패턴 라인(211a)이 형성된 제1 베이스 시트(214a)에 상하 방향(H)으로의 길이가 제1 베이스 시트(214a)보다 짧게 절연 부재(212)를 적층하고, 복수의 제2 도전성 패턴 라인(211b)이 형성된 제2 베이스 시트(214b)를 제1 도전성 패턴 라인(211a)과 제2 도전성 패턴 라인(211b)이 서로 마주하게 배치되도록 제2 베이스 시트(214b)를 적층하는 형태로, 절연 부재(212)를 제1 베이스 시트(214a)와 제2 베이스 시트(214b)의 상하 방향(H) 양측 가장자리의 일 영역이 상호 마주보게 노출되도록 제1 베이스 시트(214a)와 제2 베이스 시트(214b) 사이의 이격 공간에 배치할 수 있다.Here, the insulating
본 발명에 따른 절연 부재(212)는 절연성을 갖는 재질, 예를 들어, 실리콘 재질로 마련될 수 있다. 여기서, 절연 부재(212)는 탄성을 갖는 재질로 마련될 수 있으나, 복수의 상부 도전성 파우더부(213a) 및 복수의 하부 도전성 파우더부(213b)가 갖는 탄성으로 인해 절연 부재(212)의 탄성 부여는 선택적일 수 있다.The insulating
한편, 각각의 상부 도전성 파우더부(213a)는 도 6 및 도 9에 도시된 바와 같이, 상호 대향하는 제1 도전성 패턴 라인(211a)과 제2 도전성 패턴 라인(211b)의 상부 영역을 각각 전기적으로 연결한다. 즉, 하나의 상부 도전성 파우더부(213a)는 절연 부재(212)의 상부 공간, 즉 절연 부재(212)의 상부에 형성된 제1 베이스 시트(214a)와 제2 베이스 시트(214b)의 사이 공간에서 상호 마주하는 하나의 제1 도전성 패턴 라인(211a)과 하나의 제2 도전성 패턴 라인(211b)의 하부 영역을 전기적으로 연결시킨다. 이 때, 복수의 상부 도전성 파우더부(213a)는 절연 부재(212)의 상부에 상호 절연된 상태로 깊이 방향(D)으로 배열되는 형상을 갖게 된다.Meanwhile, as illustrated in FIGS. 6 and 9, each of the upper
마찬가지로, 각각의 하부 도전성 파우더부(213b)는, 도 6에 도시된 바와 같이, 상호 대향하는 제1 도전성 패턴 라인(211a)과 제2 도전성 패턴 라인(211b)의 하부 영역을 각각 전기적으로 연결한다. 즉, 하나의 하부 도전성 파우더부(213b)는 절연 부재(212)의 하부 공간, 즉 절연 부재(212)의 하부에 형성된 제1 베이스 시트(214a)와 제2 베이스 시트(214b)의 사이 공간에서 상호 마주하는 하나의 제1 도전성 패턴 라인(211a)과 하나의 제2 도전성 패턴 라인(211b)의 하부 영역을 전기적으로 연결시킨다. 이 때, 복수의 하부 도전성 파우더부(213b)는 절연 부재(212)의 하부에 상호 절연된 상태로 깊이 방향(D)으로 배열되는 형상을 갖게 된다.Similarly, each lower
여기서, 상부 도전성 파우더부(213a) 및 하부 도전성 파우더부(213b)는 도전성 파우더의 충진에 의해 형성됨으로써, 상부 또는 하부로부터의 압력에 대해 탄성적인 접촉이 가능하게 되며, 일정 압력에 의해 도전성을 갖게 된다.Here, the upper
상기와 같은 구성을 통해, 상부 도전성 파우더부(213a)에 탄성적으로 접촉되는 반도체 소자의 단자는 상부 도전성 파우더부(213a), 제1 도전상 패턴 라인(211a) 및 제2 도전성 패턴 라인(211b) 양측을 통해 하부 도전성 파우더부(213b)와 전기적으로 연결되고, 검사회로기판이 하부 도전성 파우더부(213b)와 탄성적으로 접촉됨으로써, 본 발명의 제2 실시예에 따른 반도체 테스트 소켓(200)을 통해 반도체 소자와 검사회로기판이 전기적으로 연결된다.Through the above configuration, the terminals of the semiconductor element elastically contacting the upper
여기서, 본 발명의 제2 실시예에 따른 반도체 테스트 소켓(200)의 각 단위 패턴 유닛(210)은, 도 5, 도 7 및 도 8에 도시된 바와 같이, 복수의 상부 절연 패턴부(215a) 및 복수의 하부 절연 패턴부(215b)를 포함할 수 있다.Here, each
각각의 상부 절연 패턴부(215a)는 절연성 재질, 예를 들어 실리콘 재질로 마련되며, 깊이 방향(D)으로 상호 인접한 상부 도전성 파우더부(213a) 사이에 각각 배치되어 상부 도전성 파우더부(213a) 간을 전기적으로 절연한다.Each of the upper insulating
마찬가지로, 각각의 하부 절연 패턴부(215b)는 절연성 재질로 마련되어, 깊이 방향(D)으로 인접한 상부 도전성 파우더부(213a) 사이에 각각 배치되어 하부 도전성 파우더부(213b) 간을 전기적으로 절연한다.Similarly, each lower insulating
이에 따라, 하나의 상부 도전성 파우더부(213a)와 하나의 하부 도전성 파우더부(213b)는 각각 깊이 방향(D)으로 양측에 형성된 한 쌍의 상부 절연 패턴부(215a) 및 한 쌍의 하부 절연 패턴부(215b)에 의해 그 형상이 지지됨과 동시에 상호간에 전기적으로 절연됨으로써, 물리적이나 전기적으로 보다 안정적인 접촉이 가능하게 된다.Accordingly, one upper
한편, 본 발명의 제2 실시예에 따른 반도체 테스트 소켓(200)의 단위 패턴 유닛(210)을 구성하는 제1 베이스 시트(214a) 및 제2 베이스 시트(214b)는, 제1 실시예와 마찬가지로, 절연성 섬유 재질, 절연성 플라스틱 재질 및 절연성 고분자 화합물 재질로 마련될 수 있다. 여기서, 제1 베이스 시트(214a) 및 제2 베이스 시트(214b)에 적용되는 절연성 섬유 재질, 절연성 플라스틱 재질 또는 절연성 고분자 화합물 재질은 메쉬 구조, 즉 그물망과 같은 망상 구조를 갖는 것을 예로 한다.Meanwhile, the
그리고, 제1 베이스 시트(214a)에 형성되는 도전성 패턴 라인은 도전성을 갖는 금속성 재질의 도금을 통해 형성될 수 있다. 이때, 도금을 통해 형성되는 도전성 패턴 라인은 니켈 도금과 금 도금이 순차적으로 진행되는 이중 도금을 통해 형성되는 것을 예로 한다.In addition, the conductive pattern line formed on the
상기와 같이, 망상 구조를 갖는 절연성 섬유 재질로 제1 베이스 시트(214a) 및 제2 베이스 시트(214b)를 형성하고, 망상 구조의 제1 베이스 시트(214a) 및 제2 베이스 시트(214b)에 금속 도금을 제1 도전성 패턴 라인(211a) 및 제2 도전성 패턴 라인(211b)을 각각 형성함으로써, 도금시 도전성의 금속 재질이 망상 내부 구조까지 스며들어 제1 도전성 패턴 라인(211a) 및 제2 도전성 패턴 라인(211b)의 도전성을 더욱 더 보장할 수 있게 된다.As described above, the
또한, 제1 베이스 시트(214a) 및 제2 베이스 시트(214b)는 연성 인쇄 회로 기판(FPCB : Flexible Printed Circuit Board) 형태로 마련될 수 있다. 그리고, 복수의 제1 도전성 패턴 라인(211a) 및 복수의 제2 도전성 패턴 라인(211b)은 연성 인쇄 회로 기판(FPCB : Flexible Printed Circuit Board)에 인쇄된 회로 패턴에 의해 형성될 수 있다.In addition, the
즉, 연성 인쇄 회로 기판(FPCB : Flexible Printed Circuit Board)과 이에 형성되는 회로 패턴을 이용하여 제1 베이스 시트(214a) 및 제2 베이스 시트(214b)에 각각 형성된 제1 도전성 패턴 라인(211a) 및 제2 도전성 패턴 라인(211b) 형태로 마련하고, 상부 및 하부 영역을 상술한 바와 같이, 상부 도전성 파우더부(213a) 및 하부 도전성 파우더부(213b)를 통해 전기적으로 연결함으로써, 상하 방향(H)으로 도전 라인을 형성할 수 있게 된다.That is, the first
이때, 제1 도전성 패턴 라인(211a) 및 제2 도전성 패턴 라인(211b)을 형성하는 회로 패턴은 연성 인쇄 회로 기판(FPCB : Flexible Printed Circuit Board)에 내부에 형성될 수 있으며, 이 경우 상하 방향(H)으로의 양측 가장자리 영역, 상부 도전성 파우더부(213a) 및 하부 도전성 파우더부(213b)가 형성되는 영역은 상부 도전성 파우더부(213a) 및 하부 도전성 파우더부(213b)와의 전기적 접촉을 위해 외부로 노출, 예컨대, 접촉 패드가 마련될 수 있음은 물론이다.
In this case, the circuit patterns forming the first
제3 실시예Third Embodiment
이하에서는 도 10 내지 도 14를 참조하여 본 발명의 제3 실시예에 따른 반도체 테스트 장치에 대해 상세히 설명한다. 도 10은 본 발명의 제3 실시예에 따른 반도체 테스트 소켓의 사시도이고, 도 11은 도 10의 ⅩⅠ-ⅩⅠ 선에 따른 단면도이고, 도 12는 도 10의 ⅩⅡ-ⅩⅡ 선에 따른 단면도이고, 도 13은 도 10의 ⅩⅢ-ⅩⅢ 선에 따른 단면도이고, 도 14는 본 발명의 제3 실시예에 따른 반도체 테스트 소켓의 중앙 도전성 패턴 라인이 형성된 중앙 베이스 시트를 도시한 사시도이고, 도 15는 외측 전체 영역에 배치된 절연 시트를 제거한 본 발명의 제3 실시예에 따른 반도체 테스트 소켓의 절연 부재의 다른 실시예를 나타낸 분해사시도이다.Hereinafter, a semiconductor test apparatus according to a third exemplary embodiment of the present invention will be described in detail with reference to FIGS. 10 to 14. FIG. 10 is a perspective view of a semiconductor test socket according to a third exemplary embodiment of the present invention, FIG. 11 is a cross-sectional view taken along the line II-XI of FIG. 10, FIG. 12 is a cross-sectional view taken along the line II-XIII of FIG. 10, and FIG. 13 is a cross-sectional view taken along line XIII-XIII of FIG. 10, FIG. 14 is a perspective view illustrating a center base sheet on which a central conductive pattern line of a semiconductor test socket according to a third exemplary embodiment of the present invention is formed, and FIG. 4 is an exploded perspective view showing another embodiment of the insulating member of the semiconductor test socket according to the third embodiment of the present invention from which the insulating sheet disposed in the region is removed.
본 발명의 제3 실시예에 따른 반도체 테스트 소켓(300)은, 도 10 내지 도 15에 도시된 바와 같이, 복수의 단위 패턴 유닛(310)과, 복수의 절연 시트(330)를 포함한다.The
복수의 단위 패턴 유닛(310)은 가로 방향(W)으로 순차적으로 배열된다. 그리고, 절연 시트(330)는 인접한 한 쌍의 단위 패턴 유닛(310) 사이에 각각 배치되어 인접한 단위 패턴 유닛(310)을 상호 절연시킨다.The plurality of
여기서, 하나의 단위 패턴 유닛(310)에는 상하 방향(H)으로 도전 경로가 형성되며, 복수의 도전 경로가 깊이 방향(D)으로 소정 간격 이격되고 전기적으로 절연된 상태로 형성된다. 그리고, 절연 시트(330)의 가로 방향(W)으로의 양측 표면 각각에는 단위 패턴 유닛(310)이 접합되며, 인접한 한 쌍의 단위 패턴 유닛(310) 상호 간은 절연 시트(330)에 의해 절연된다.Here, the conductive paths are formed in one
상기와 같은 구성에 따라, 하나의 단위 패턴 유닛(310)에 깊이 방향(D)을 따라 다수의 도전 경로가 상하 방향(H)으로 형성되고, 복수의 단위 패턴 유닛(210)이 가로 방향(W)을 따라 절연 시트(230)를 사이에 두고 배열됨으로써, 도 10에 도시된 바와 같이, 매트릭스 형태의 도전 패턴이 반도체 테스트 소켓(300)에 형성 가능하게 된다.According to the above configuration, a plurality of conductive paths are formed in one
도 10에서는 본 발명의 제3 실시예에 따른 반도체 테스트 소켓(300)의 상부 및 하부를 제외한 외측 전체 영역을 모두 절연 시트(330)로 커버하는 것을 예로 하고 있으며, 단위 패턴 유닛(310) 사이를 절연하는 절연 시트(330)와 다른 형태의 절연 재질이 적용 가능함은 물론이다.In FIG. 10, the entire outer area of the
본 발명의 제3 실시예에 따른 반도체 테스트 소켓(300)의 하나의 단위 패턴 유닛(310)은, 도 10 내지 도 15에 도시된 바와 같이, 중앙 베이스 시트(314), 복수의 중앙 도전성 패턴 라인(311), 한 쌍의 절연 부재(312), 복수의 상부 도전성 파우더부(313a) 및 복수의 하부 도전성 파우더부(313b)를 포함한다.As shown in FIGS. 10 to 15, one
중앙 베이스 시트(314)는, 도 11, 도 12 및 도 15에 도시된 바와 같이, 한 쌍의 절연 부재(312) 사이에 배치된다. 여기서, 중앙 베이스 시트(314)는 절연성 재질로 마련된다.The
복수의 중앙 도전성 패턴 라인(311)은 중앙 베이스 시트(314)의 깊이 방향(D)으로 상호 절연된 상태로 형성된다. 이때, 각각의 중앙 도전성 패턴 라인(311)은, 도 11 및 도 14에 도시된 바와 같이, 중앙 베이스 시트(314)의 상부 가장자리 영역으로부터 하부 가장자리 영역까지 연장 형성됨으로써 반도체 테스트 소켓(300)의 상부 및 하부 영역까지 연장되도록 형성된다.The plurality of central
도 11을 참조하여 살펴보면, 절연 부재(312)는 복수의 상부 도전성 파우더부(313a) 및 복수의 하부 도전성 파우더부(313b)의 사이에 배치된다. 그리고, 절연 부재(312)는, 도 11 및 도 12에 도시된 바와 같이, 중앙 베이스 시트(314)의 상하 방향(H) 양측 가장자리의 일 영역이 노출되도록 중앙 베이스 시트(314)의 가로 방향(W)의 양측면에 배치되어 중앙 베이스 시트(314)를 지지한다. Referring to FIG. 11, the insulating
여기서, 절연 부재(312)는 절연성을 갖는 재질, 예를 들어, 실리콘 재질로 마련될 수 있다. 이에 따라, 중앙 베이스 시트(314)에 형성된 복수의 중앙 도전성 패턴 라인(311)이 깊이 방향(D)으로 상호 절연된 상태로 절연 부재(312)에 의해 지지된다.Here, the insulating
여기서, 절연 부재(312)는 탄성을 갖는 재질로 마련될 수 있으나, 복수의 상부 도전성 파우더부(313a) 및 복수의 하부 도전성 파우더부(313b)가 갖는 탄성으로 인해 절연 부재(312)의 탄성 부여는 선택적일 수 있다.Here, the insulating
한편, 각각 한 쌍의 상부 도전성 파우더부(313a)는 도 11에 도시된 바와 같이, 중앙 도전성 패턴 라인(311)을 사이에 두고 배치되어 중앙 도전성 패턴 라인(311)의 상부 영역과 전기적으로 연결된다. 즉, 중앙 도전성 패턴 라인(311)의 가로 방향(W)의 상부 양측면에 배치되는 한 쌍의 상부 도전성 파우더부(313a)는 절연 부재(312)의 상부 공간에 배치되어 하나의 중앙 도전성 패턴 라인(311)의 상부 영역에 전기적으로 연결된다. 이때, 복수의 상부 도전성 파우더부(313a)는 절연 부재(312)의 상부에 상호 절연된 상태로 깊이 방향(D)으로 배열되는 형상을 갖게 된다.Meanwhile, as shown in FIG. 11, the pair of upper
마찬가지로, 각각 한 쌍의 하부 도전성 파우더부(313b)는, 도 11에 도시된 바와 같이, 중앙 도전성 패턴 라인(311)을 사이에 두고 배치되어 중앙 도전성 패턴 라인(311)의 하부 영역과 전기적으로 연결된다. 즉, 중앙 도전성 패턴 라인(311)의 가로 방향(W)의 하부 양측면에 배치되는 한 쌍의 하부 도전성 파우더부(313b)는 절연 부재(312)의 하부 공간에 배치되어 하나의 중앙 도전성 패턴 라인(311)의 하부 영역을 전기적으로 연결시킨다. 이때, 복수의 하부 도전성 파우더부(313b)는 절연 부재(312)의 하부에 상호 절연된 상태로 깊이 방향(D)으로 배열되는 형상을 갖게 된다.Similarly, each of the pair of lower
여기서, 상부 도전성 파우더부(313a) 및 하부 도전성 파우더부(313b)는 도전성 파우더의 충진에 의해 형성됨으로써, 상부 또는 하부로부터의 압력에 대해 탄성적인 접촉이 가능하게 되며, 일정 압력에 의해 도전성을 갖게 된다.Here, the upper
상기와 같은 구성을 통해, 상부 도전성 파우더부(313a)에 탄성적으로 접촉되는 반도체 소자의 단자는 상부 도전성 파우더부(313a), 중앙 도전상 패턴 라인(311)을 통해 하부 도전성 파우더부(313b)와 전기적으로 연결되고, 검사회로기판이 하부 도전성 파우더부(313b)와 탄성적으로 접촉됨으로써, 본 발명의 제3 실시예에 따른 반도체 테스트 소켓(300)을 통해 반도체 소자와 검사회로기판이 전기적으로 연결된다.Through the above configuration, the terminal of the semiconductor element elastically in contact with the upper
여기서, 본 발명의 제3 실시예에 따른 반도체 테스트 소켓(300)의 각 단위 패턴 유닛(310)은, 도 10 및 도 12에 도시된 바와 같이, 복수의 상부 절연 패턴부(315a) 및 복수의 하부 절연 패턴부(315b)를 더 포함할 수 있다.Here, as illustrated in FIGS. 10 and 12, each
각각의 상부 절연 패턴부(315a)는 절연성 재질, 예를 들어 실리콘 재질로 마련되며, 깊이 방향(D)으로 상호 인접한 상부 도전성 파우더부(313a) 사이에 각각 배치되어 상부 도전성 파우더부(313a) 간을 전기적으로 절연한다.Each of the upper insulating
마찬가지로, 각각의 하부 절연 패턴부(315b)는 절연성 재질로 마련되어, 깊이 방향(D)으로 인접한 하부 도전성 파우더부(313b) 사이에 각각 배치되어 하부 도전성 파우더부(313b) 간을 전기적으로 절연한다.Similarly, each lower insulating
이에 따라, 한 쌍의 상부 도전성 파우더부(313a)와 한 쌍의 하부 도전성 파우더부(313b)는 각각 깊이 방향(D)으로 중앙 베이스 시트(314)의 양측에 형성된 한 쌍의 상부 절연 패턴부(315a) 및 한 쌍의 하부 절연 패턴부(315b)에 의해 그 형상이 지지됨과 동시에 상호 간에 전기적으로 절연됨으로써, 물리적이나 전기적으로 보다 안정적인 접촉이 가능하게 된다.Accordingly, the pair of upper
한편, 본 발명의 제3 실시예에 따른 반도체 테스트 소켓(300)의 단위 패턴 유닛(310)을 구성하는 중앙 베이스 시트(314)는, 제1 실시예와 마찬가지로, 절연성 섬유 재질, 절연성 플라스틱 재질 및 절연성 고분자 화합물 재질로 마련될 수 있다. 여기서, 중앙 베이스 시트(314)에 적용되는 절연성 섬유 재질, 절연성 플라스틱 재질 또는 절연성 고분자 화합물 재질은 메쉬 구조, 즉 그물망과 같은 망상 구조를 갖는 것을 예로 한다.On the other hand, the
그리고, 중앙 베이스 시트(314)에 형성되는 중앙 도전성 패턴 라인(311)은 도전성을 갖는 금속성 재질의 도금을 통해 형성될 수 있다. 이때, 도금을 통해 형성되는 도전성 패턴 라인은 니켈 도금과 금 도금이 순차적으로 진행되는 이중 도금을 통해 형성되는 것을 예로 한다.In addition, the central
상기와 같이, 망상 구조를 갖는 절연성 섬유 재질로 중앙 베이스 시트(314)를 형성하고, 망상 구조의 중앙 베이스 시트(314)에 금속 도금을 하여 중앙 도전성 패턴 라인(311)을 각각 형성할 수 있다. 즉, 도금시 도전성의 금속 재질이 망상 내부 구조까지 스며들어 형성되기 때문에 중앙 도전성 패턴 라인(311)은 중앙 도전성 패턴 라인(311)의 가로 방향(W)의 상하부 가장자리 양측면에 배치되는 한 쌍의 상부 도전성 파우더부(313a) 및 한 쌍의 하부 도전성 파우더부(313b)와의 전기적 연결을 더욱 더 보장할 수 있게 된다. As described above, the
즉, 한 쌍의 상부 도전성 파우더부(313a) 중 어느 하나에 반도체 소자의 단자가 접촉하더라도 중앙 도전성 패턴 라인(311)에 전기적으로 연결되어 중앙 도전성 패턴 라인(311)의 도전성을 더욱 더 보장할 수 있게 된다.That is, even if the terminal of the semiconductor element is in contact with any one of the pair of upper
마찬가지로, 한 쌍의 하부 도전성 파우더부(313b) 중 어느 하나에 검사회로기판이 접촉하더라도 중앙 도전성 패턴 라인(311)에 전기적으로 연결되어 중앙 도전성 패턴 라인(311)의 도전성을 더욱 더 보장할 수 있게 된다.Similarly, even when the test circuit board is in contact with any one of the pair of lower
또한, 중앙 베이스 시트(314)는 연성 인쇄 회로 기판(FPCB : Flexible Printed Circuit Board) 형태로 마련될 수 있다. 그리고, 복수의 중앙 도전성 패턴 라인(311))은 연성 인쇄 회로 기판(FPCB : Flexible Printed Circuit Board)에 인쇄된 회로 패턴에 의해 형성될 수 있다.In addition, the
즉, 연성 인쇄 회로 기판(FPCB : Flexible Printed Circuit Board)과 이에 형성되는 회로 패턴을 이용하여 중앙 베이스 시트(314)에 형성된 복수의 중앙 도전성 패턴 라인(311) 형태로 마련하고, 상부 및 하부 영역을 상술한 바와 같이, 상부 도전성 파우더부(313a) 및 하부 도전성 파우더부(313b)를 통해 전기적으로 연결함으로써, 상하 방향(H)으로 도전 라인을 형성할 수 있게 된다.That is, a plurality of central conductive pattern lines 311 formed in the
이때, 중앙 도전성 패턴 라인(311)을 형성하는 회로 패턴은 연성 인쇄 회로 기판(FPCB : Flexible Printed Circuit Board)에 내부에 형성될 수 있으며, 이 경우 상하 방향(H)으로의 양측 가장자리 영역, 상부 도전성 파우더부(313a) 및 하부 도전성 파우더부(313b)와 전기적으로 연결되는 영역에는 상부 도전성 파우더부(313a) 및 하부 도전성 파우더부(213b)와의 전기적 접촉을 위해 예컨대, 접촉 패드가 마련될 수 있음은 물론이다. In this case, the circuit pattern forming the central
도 15를 참조하여 살펴보면, 본 발명에 따른 반도체 테스트 소켓(300a)의 단위 패턴 유닛(310a)의 중앙 베이스 시트(314)의 일측에 배치된 절연 부재(312)와 복수의 상부 절연 패턴부(315a)와 복수의 하부 절연 패턴부(315b)는 일체로 형성될 수 있다.Referring to FIG. 15, the insulating
즉, 중앙 베이스 시트(314)의 가로 방향(W)의 양측에 배치되는 절연 부재(312a)는, 도 15에 도시된 바와 같이, 깊이 방향(D)을 따라 상부 및 하부 가장자리 영역이 요철의 형상으로 형성된다.That is, in the insulating
절연 부재(312a)의 깊이 방향(D)의 상부 가장자리가 요철의 형상으로 형성됨으로써 형성되는 상부 홈(316a)에는 상부 도전성 파우더부(313a)가 충진되어 상술된 바와 같이 중앙 베이스 시트(314)에 형성된 복수의 중앙 도전성 패턴 라인(311)과 전기적으로 연결된다. 그리고, 도 15에 도시된 바와 같이 각각의 상부 돌기(317a)에 의하여 깊이 방향(D)으로 상호 인접한 상부 도전성 파우더부(313a) 사이에 각각 배치되어 상부 도전성 파우더부(313a) 간을 전기적으로 절연한다.The upper
마찬가지로, 절연 부재(312a)의 깊이 방향(D)의 하부 가장자리가 요철의 형상으로 형성됨으로써 형성되는 하부 홈(316b)에는 하부 도전성 파우더부(313b)가 충진되어 상술된 바와 같이 중앙 베이스 시트(314)에 형성된 복수의 중앙 도전성 패턴 라인(311)과 전기적으로 연결된다. 그리고, 도 15에 도시된 바와 같이 각각의 하부 돌기(317b)에 의하여 깊이 방향(D)으로 상호 인접한 하부 도전성 파우더부(313b) 사이에 각각 배치되어 하부 도전성 파우더부(313b) 간을 전기적으로 절연한다.Similarly, the lower
이에 따라, 깊이 방향(D)으로 인접한 각각의 상부 도전성 파우더부(313a)와 하부 도전성 파우더부(313b)는 각각 깊이 방향(D)으로 중앙 베이스 시트(314)의 양측에 형성되며, 도 15에 도시된 바와 같이, 각각의 상부 도전성 파우더부(313a) 사이에 배치되는 상부 돌기(317a) 및 각각의 하부 도전성 파우더부(313b) 사이에 배치되는 하부 돌기(317b)에 의해 그 형상이 지지됨과 동시에 상호 간에 전기적으로 절연됨으로써, 물리적이나 전기적으로 보다 안정적인 접촉이 가능하게 된다.Accordingly, each of the upper
비록 본 발명의 몇몇 실시예들이 도시되고 설명되었지만, 본 발명이 속하는 기술분야의 통상의 지식을 가진 당업자라면 본 발명의 원칙이나 정신에서 벗어나지 않으면서 본 실시예를 변형할 수 있음을 알 수 있을 것이다. 발명의 범위는 첨부된 청구항과 그 균등물에 의해 정해질 것이다.Although several embodiments of the present invention have been shown and described, those skilled in the art will appreciate that various modifications may be made without departing from the principles and spirit of the invention . The scope of the invention will be determined by the appended claims and their equivalents.
100, 200, 300 : 반도체 테스트 소켓 110, 210, 310 : 단위 패턴 유닛
111 : 탄성 본체 112, 212, 312 : 베이스 시트
113 : 도전성 패턴 라인 130, 230, 330 : 절연 시트100, 200, 300:
111:
113:
Claims (7)
가로 방향으로 배열된 복수의 단위 패턴 유닛과,
인접한 한 쌍의 상기 단위 패턴 유닛 사이에 배치되어 상기 단위 패턴 유닛을 상호 절연시키는 복수의 절연 시트를 포함하며;
상기 각 단위 패턴 유닛은,
한 쌍의 절연 부재와,
상하 방향 양측 가장자리의 일 영역이 상기 한 쌍의 절연 부재로부터 노출되게 상기 한 쌍의 절연 부재 사이에 배치되는 중앙 베이스 시트와,
상기 중앙 베이스 시트의 깊이 방향을 따라 상호 절연된 상태로 형성되며, 각각 상기 중앙 베이스 시트의 상부 가장자리 영역으로부터 하부 가장자리 영역까지 연장 형성되는 복수의 중앙 도전성 패턴 라인과,
상기 한 쌍의 절연 부재의 상부에 상호 절연된 상태로 상기 깊이 방향으로 배열되어 상기 중앙 도전성 패턴 라인의 상부 영역을 전기적으로 연결하는 복수의 상부 도전성 파우더부와,
상기 한 쌍의 절연 부재의 하부에 상호 절연된 상태로 상기 깊이 방향으로 배열되어 상기 중앙 도전성 패턴 라인의 하부 영역을 전기적으로 연결하는 복수의 하부 도전성 파우더부를 포함하는 것을 특징으로 하는 반도체 테스트 소켓.In a semiconductor test socket,
A plurality of unit pattern units arranged in a horizontal direction,
A plurality of insulating sheets disposed between a pair of adjacent unit pattern units to mutually insulate the unit pattern units;
Each unit pattern unit,
With a pair of insulation members,
A central base sheet disposed between the pair of insulating members such that one region of the edges on both sides of the vertical direction is exposed from the pair of insulating members;
A plurality of central conductive pattern lines which are formed to be insulated from each other along a depth direction of the central base sheet, each of which extends from an upper edge region to a lower edge region of the central base sheet;
A plurality of upper conductive powder portions arranged in the depth direction in an insulated state on top of the pair of insulating members to electrically connect an upper region of the central conductive pattern line;
And a plurality of lower conductive powder parts arranged in the depth direction in an insulated state under the pair of insulating members to electrically connect the lower regions of the central conductive pattern line.
상기 깊이 방향으로 상호 인접한 상기 상부 도전성 파우더부 사이에 각각 배치되어 상기 상부 도전성 파우더부 간을 전기적으로 절연하는 절연성 재질의 복수의 상부 절연 패턴부와;
상기 깊이 방향으로 상호 인접한 상기 하부 도전성 파우더부 사이에 각각 배치되어 상기 하부 도전성 파우더부 간을 전기적으로 절연하는 절연성 재질의 복수의 하부 절연 패턴부를 더 포함하는 것을 특징으로 하는 반도체 테스트 소켓.The method of claim 1,
A plurality of upper insulating pattern portions of an insulating material disposed between the upper conductive powder portions adjacent to each other in the depth direction to electrically insulate the upper conductive powder portions;
And a plurality of lower insulating pattern parts of insulating material disposed between the lower conductive powder parts adjacent to each other in the depth direction to electrically insulate the lower conductive powder parts.
상기 중앙 베이스 시트의 일측에 배치된 상기 절연 부재와 상기 복수의 상부 절연 패턴부 및 상기 복수의 하부 절연 패턴부는 일체로 형성된 것을 특징으로 하는 반도체 테스트 소켓.The method of claim 2,
And the insulating member, the plurality of upper insulating pattern portions, and the plurality of lower insulating pattern portions disposed on one side of the center base sheet are integrally formed.
상기 중앙 베이스 시트는 절연성 섬유 재질, 절연성 플라스틱 재질 및 절연성 고분자 화합물 재질 중 어느 하나로 마련되며;
상기 복수의 중앙 도전성 패턴 라인은 금속성 재질의 도금을 통해 형성되는 것을 특징으로 하는 반도체 테스트 소켓.4. The method according to any one of claims 1 to 3,
The central base sheet is made of any one of an insulating fiber material, an insulating plastic material, and an insulating polymer compound material;
The plurality of central conductive pattern lines are formed by plating of a metallic material.
상기 중앙 베이스 시트는 망상 구조를 갖는 것을 특징으로 하는 반도체 테스트 소켓.The method of claim 4, wherein
And the center base sheet has a network structure.
상기 복수의 중앙 도전성 패턴 라인은 니켈과 금의 이중 도금을 통해 형성되는 것을 특징으로 하는 반도체 테스트 소켓.The method of claim 5,
And the plurality of central conductive pattern lines are formed by double plating of nickel and gold.
상기 중앙 베이스 시트는 연성 인쇄 회로 기판(FPCB : Flexible Printed Circuit Board) 형태로 마련되며;
상기 복수의 중앙 도전성 패턴 라인은 상기 연성 인쇄 회로 기판(FPCB : Flexible Printed Circuit Board)에 인쇄된 회로 패턴에 의해 형성되는 것을 특징으로 하는 반도체 테스트 소켓.The method of claim 6,
The central base sheet is provided in the form of a flexible printed circuit board (FPCB);
The plurality of central conductive pattern lines are formed by circuit patterns printed on the flexible printed circuit board (FPCB).
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|---|---|---|---|
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