KR101182402B1 - 순차 접근 아날로그-디지털 변환기 - Google Patents

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Abstract

본 발명에 따른 순차 접근 아날로그 디지털 변환기는 비트 수효에 대응하는 비트 커패시터열 및 보정 커패시터열을 포함하는 제1 변환부, 상기 변환부의 출력 전압에 따라 각 커패시터에 대응하는 하이 또는 로우 전압을 출력하는 비교기, 상기 비교기의 하이 또는 로우 출력 중 상기 보정 커패시터의 출력에 따라 상기 비트 커패시터의 출력을 보정하는 보정부를 포함한다. 따라서, LSB와 동일한 크기의 커패시턴스를 가지는 두 개의 비트를 두어 디지털 출력 에러가 발생하였을 경우 이를 보정할 수 있도록 하여 신호 변환기의 동적 동작 영역을 증가시키고, 출력된 신호의 잡음비를 개선된다.
순차 접근 아날로그-디지털 변환, 에러 보정

Description

순차 접근 아날로그-디지털 변환기{Successive Approximation Register Analog-Digital Converter}
본 발명은 순차 접근 아날로그-디지털 변환기에 관한 것이다. 특히 본 발명은 동작 중 발생하는 에러 코드에 대한 보정을 수행할 수 있는 순차 접근 아날로그-디지털 변환기에 관한 것이다.
본 발명은 지식경제부 및 정보통신연구진흥원의 IT성장동력기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2008-S-015-01, 과제명: 45mm급 혼성 SoC용 아날로그 회로].
순차 접근 아날로그-디지털 변환기(SAR ADC: Successive Approximation Register Analog Digital Converter)는 이진 커패시터 열과 비교기 및 제어기를 포함하며, 샘플모드 및 홀드모드로 동작하여 아날로그 전압을 디지털 신호로 변환한다.
최근의 순차 접근 아날로그-디지털 변환기는 8~16 비트의 해상도를 갖고 5~100 MS/s 의 변환속도를 갖는 영역에서 각광을 받고 있으며 순차 접근 아날로그-디지털 변환기의 특징인 저전력의 장점 때문에 차세대 고효율 데이터 변환기의 후 보군으로 부상하고 있다.
이러한 순차 접근 아날로그-디지털 변환기의 여러 장점에도 불구하고 순차 접근 아날로그-디지털 변환기는 입력을 고정하고 기준 전압을 순차적으로 변화시켜 가면서 입력에 최대한 가까운 디지털 출력 값을 찾아가는 방식을 사용하기 때문에 중간에 에러가 발생한다.
이러한 순차 접근 아날로그-디지털 변환기는 에러가 발생되었을 경우, 이를 보정할 수 없다. 즉, 원하는 디지털 코드가 10100이었는데 D2 코드가 다수의 원인에 의해 0이 출력되었다면 일반적인 순차 접근 아날로그-디지털 변환기의 경우에는 10011의 디지털 코드를 출력하게 된다. 한번 결정된 디지털 비트에 대해서는 수정이 불가하여 하위 비트들에 그 영향이 미치게 된다.
본 발명이 이루고자 하는 기술적 과제는 따라서 본 발명은 상기한 종래의 문제점을 해결하기 위하여 최종적으로 출력되는 순차 접근 아날로그-디지털 변환기의 디지털 코드의 에러를 보정하여 동작 중에 발생하는 에러를 보정할 수 있는 순차 접근 아날로그-디지털 변환기를 제공하는 것이다.
본 발명은 아날로그 전압을 순차 접근 동작에 따라 소정 수효의 비트를 가지는 디지털 신호로 변환하는 순차 접근 아날로그 디지털 변환기에 있어서, 비트 수효에 대응하는 비트 커패시터열 및 보정 커패시터열을 포함하는 변환부, 상기 변환 부의 출력 전압에 따라 각 커패시터에 대응하는 하이 또는 로우 전압을 출력하는 비교기, 그리고 상기 비교기의 하이 또는 로우 전압에 대응하는 디지털 신호 중 상기 보정 커패시터열에 대한 상기 디지털 신호에 따라 상기 비트 커패시터열에 대한 상기 디지털 신호을 보정하는 보정부를 포함한다.
보정 커패시터열은 상기 비교기의 입력단과 제1 또는 제2 기준 전압 사이에 형성되며, 반대로 연결되는 제1 보정 커패시터 및 제2 보정 커패시터를 포함할 수 있다.
상기 보정 커패시터열은 상기 비트 커패시터열의 순차 접근 동작이 종료 후 순차 접근 동작을 수행할 수 있다.
상기 제1 보정 커패시터는 상기 비트 커패시터열의 LSB에 대응하는 커패시터와 같은 값을 연산할 수 있다.
상기 제1 및 제2 보정 커패시터는 LSB에 대응하는 상기 비트 커패시터열의 상기 커패시터와 동일한 커패시턴스를 가질 수 있다.
상기 순차 접근 아날로그 디지털 변환기는 상기 비교기의 오프셋을 보상하는 오프셋 보상 커패시터를 더 포함할 수 있다.
상기 보정부는 상기 제1 및 제2 보정 커패시터의 디지털 신호가 11인 경우, 상기 비트 커패시터열의 디지털 신호에 1을 더하고, 상기 제1 및 제2 보정 커패시터의 디지털 신호가 10 또는 01인 경우 상기 비트 커패시터열의 디지털 신호를 그대로 출력하고, 상기 제1 및 제2 보성 커패시터의 디지털 신호가 00인 경우 상기 비트 커패시터열의 디지털 신호에서 1을 뺄 수 있다.
한편, 본 발명은 각 비트에 대응하는 비트 커패시터열과 제1 및 제2 보정 커패시터를 포함하는 순차 접근 아날로그 디지털 변환기의 구동 방법에 있어서, 상기 비트 커패시터열에 입력 아날로그 전압을 샘플링하는 단계, MSB에 대응하는 비트 변환소자부터 LSB에 대응하는 비트 커패시터까지 순차 접근 동작을 수행하여 1 또는 0의 디지털 값을 결정하는 단계, 순차 접근 동작으로 상기 제1 및 제2 보정 커패시터의 1 또는 0의 디지털 값을 결정하는 단계, 그리고 상기 제1 및 제2 보정 커패시터의 디지털 값에 따라 상기 비트 커패시터의 디지털 값을 보정하는 단계를 포함한다.
상기 샘플링하는 단계에서 제1 및 제2 보정 커패시터의 타단을 제1 및 제2 기준 전압에 각각 연결할 수 있다.
순차 접근 동작은 해당 커패시터의 타단을 제1 기준 전압에 연결하고 나머지 커패시터를 제2 기준 전압에 연결할 수 있다.
상기 비트 커패시터의 디지털 값을 보정하는 단계는, 상기 제1 및 제2 보정 커패시터의 디지털 값이 11인 경우, 상기 비트 커패시터의 디지털 값에 1을 더하고, 상기 제1 및 제2 보정 커패시터의 디지털 값이 10 또는 01인 경우 상기 비트 커패시터의 디지털 값을 그대로 출력하고, 상기 제1 및 제2 보성 커패시터의 디지털 값이 00인 경우 상기 비트 커패시터의 디지털 값에서 1을 뺄 수 있다.
본 발명에 따르면, LSB와 동일한 크기의 커패시턴스를 가지는 두 개의 비트를 두어 디지털 출력 에러가 발생하였을 경우 이를 보정할 수 있도록 하여 신호 변 환기의 동적 동작 영역을 증가시키고, 출력된 신호의 잡음비를 개선하는 효과를 얻을 수 있다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 "…부", "…기", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
이하에서는 도 1 및 도 2를 참고하여 본 발명의 일 실시예에 따른 순차 접근아날로그-디지털 변환기에 대하여 설명한다.
도 1은 본 발명의 한 실시예에 따른 순차 접근 아날로그-디지털 변환기의 구성도이고, 도 2는 도 1의 동작 순서도이다.
도 1을 참고하면, 본 발명의 한 실시예에 따른 순차 접근 아날로그-디지털 변환기는 제1 변환열(100), 제2 변환열(150), 비교기(200) 및 제어기(300)를 포함한다.
제1 변환열(100)은 복수의 커패시터(C1-C8)를 포함하며, 비교기(200)의 제1 입력단(VN)에 연결되어 있다.
이때, 커패시터(C1-C8)의 수효는 해상도에 따라 결정되며, 이하에서는 설명의 편의를 위하여 5비트의 해상도를 갖는 것으로 한다.
제1 변환열(100)은 5비트의 해상도에 대응하는 5개의 커패시터(C1-C5), 오프셋 커패시터(C6) 및 2개의 보정 커패시터(C7, C8)를 포함한다.
제1 변환열(100)의 8개의 커패시터(C1-C8)는 일단이 비교기(200)의 제1 입력단(VN)에 연결되어 있으며, 타단이 스위치(S1-S8)를 통하여 제1 기준 전압(VREFP), 제2 기준 전압(VREFN) 또는 입력 아날로그 전압(VIN)과 선택적으로 연결되어 있다.
5개의 커패시터(C1-C5)는 LSB부터 MSB까지 각각의 비트에 따라 정의되어 있으며, MSB에 대응하는 제1 커패시터(C1)의 커패시턴스는 16C이고, 다음 비트에 대응하는 제2 커패시터(C2)의 커패시턴스는 8C, 제3 커패시터(C3)의 커패시턴스는 4C, 제4 커패시터(C4)의 커패시턴스는 2C이며, LSB에 대응하는 제5 커패시터(C5)의 커패시턴스는 C가 된다. 또한, 오프셋 커패시터(C6) 및 보정 커패시터(C7, C8)의 커패시턴스는 LSB에 대응하는 제5 커패시터(C5)의 커패시턴스와 동일하다.
제2 변환열(150)은 제1 변환열(100)과 동일한 구성을 가지며, 8개의 커패시터가 비교기(200)의 제2 입력단에 연결되어 있으며, 전원의 연결은 서로 반대된다.
비교기(200)는 제1 입력단(VN)과 제2 입력단 및 출력단을 가지며, 제1 입력단(VN)과 제2 입력단은 제1 변환열(100)과 제2 변환열(150) 각각과 연결되어 있으며, 제1 입력단(VN)의 전압 및 제2 입력단의 전압의 차동 전압에 따라 하이 또는 로우의 출력 전압(Vcom)을 제어기(300)의 SAR 로직부(330)로 출력한다.
제어기(300)는 SAR 로직부(330) 및 보정부(350)를 포함하며, SAR 로직부(330)는 각 커패시터(C1-C8)의 스위치(S1-S8)를 제어하도록 디지털 신호(D4:D0, R1:R0)를 하이 또는 로우 레벨로 설정하여 각 스위치(S1-S8)에 제공하고, 비교기(200)로부터의 출력 전압(Vcom)을 수신하여, 이를 디지털 신호로 변환하여 보정부(350)에 전송한다.
보정부(350)는 SAR 로직부(330)로부터 입력 아날로그 전압(VIN)이 변환된 디지털 신호(D4:D0) 및 보정 커패시터(C7, C8)로부터의 변환된 보정 디지털 신호(R1:R0)를 수신하고, 보정 디지털 신호(R1:R0)에 따라 디지털 신호(D4:D0)를 보정하여 출력한다.
본 발명에서는 설명의 편의를 위해 이진 커패시터 열을 사용한 변환기를 구성하였으나, 스플릿 커패시터, 및 저항을 사용한 변환기, 그리고 유니트 커패시터열 등을 사용한 변환기에서도 같은 방식으로 구현이 가능하다.
이하에서는 도 1의 순차 접근 아날로그-디지털 변환기의 동작에 대하여 도 2를 참고하여 설명한다.
먼저, 샘플링 모드에서, 제어 신호(QSP)에 따라 샘플링 스위치(Ss)가 턴온되어 공통 전압(VCM)을 비교기(200)의 제1 입력단(VN) 및 제2 입력단에 인가한다. 이때, 제1 내지 제5 커패시터 및 오프셋 커패시터(C1~C6)는 입력 아날로그 전압(VIN)과 연결되어 있으며, 보정 커패시터(C7, C8)는 회로의 동작에 영향을 주지 않기 위해서 하나, 제1 보정 커패시터(C7)는 제1 기준 전압(VREFP)에 연결되고 다른 하나, 제2 보정 커패시터(C8)는 제2 기준 전압(VREFN)에 연결된다.
보정 커패시터(C7, C8)를 동시에 공통 전압(VCM)에 연결할 수도 있으나, 보정기법을 적용한 회로가 바람직하게 동작하기 위해서 보정 커패시터(C7, C8) 중 하나는 제1 기준 전압(VREFP)에 연결되고 다른 하나는 제2 기준 전압(VREFN)에 바람직하다.
샘플링 모드가 종료되면, 샘플링 스위치(Ss)가 턴 오프되고, 입력 아날로그 전압(VIN)은 커패시터 배열(C1-C8)에 저장이 된다(S10).
커패시터 배열(C1-C8)에 아날로그 전압(VIN)이 샘플링되면, 재분배 모드가 시작된다. SAR 로직부(330)는 D4를 하이 레벨로 설정하여, 제1 스위치(S1)를 제1 기준 전압(VREFP)에 연결하고, D3~D0까지의 비트들은 로우 레벨로 설정하여 제2 내지 제5 스위치를 제2 기준 전압(VREFN)에 연결한다.
오프셋 커패시터(C6)는 D4에서 R0까지의 재분배 모드 동안은 항상 제2 기준전압(VREFN)에 연결하여 오프셋을 보정하는 역할을 한다.
한편, 보정 커패시터(C7, C8)는 D0의 재분배 모드가 끝날 때까지 앞서 언급했던 바이어스 조건, 즉 각각 제1 기준 전압(VREFP)과 제2 기준 전압(VREFN)에 각 각 연결된 상태를 유지한다.
D4가 하이 레벨이 되면, 비교기(200)는 제1 입력단(VIN)과 제2 입력단의 차동 전압에 따라 하이 또는 로우의 출력 신호(Vcom)를 출력한다.
SAR 로직부(330)는 비교기(200)의 출력 신호(Vcom)에 따라 D4의 비트가 1인지 0인지를 결정한다.
SAR 로직부(330)는 D4의 비트를 결정한 후, D3를 하이 레벨로 제3 스위치에 인가하여 제3 커패시터의 재분배 모드를 수행하고, 순차적으로 LSB까지 재분배 모드를 수행하여 D4:D0의 비트가 결정된다(S20).
다음으로, 재분배 모드 중 발생할 수 있는 에러를 보정하기 위하여 보정 모드를 수행한다.
D0까지의 재분배 모드가 진행되어 D4:D0의 비트가 모두 결정된 후, SAR 로직부(330)는 하이 레벨의 R1를 제7 스위치(S7)에 인가하여, 제7 스위치(S7)를 제2 기준 전압(VREFN)에 연결한다. 즉, 제1 보정 커패시터(C7)의 타단에 제2 기준 전압(VREFN)을 인가하여 1LSB만큼 전압를 낮춘 후 다시 제1 보정 커패시터(C7)의 타단에 제1 기준 전압(VREFP)을 인가하여 순차 접근 프로세스를 진행한다.
그러나, 제1 보정 커패시터(C7)의 타단을 제2 기준 전압(VREFN)으로 낮춘 후 다시 제1 기준 전압(VREFP)으로 연결하여도 제1 입력단(VN)의 전압은 변화가 없으므로 제1 보정 커패시터(C7)의 타단을 제2 기준 전압(VREFN)에 연결하는 과정은 생략해도 된다.
이와같이, R1 비트는 D0 비트를 다시 계산하는 역할을 하게 된다.
R1의 비트를 재분배 모드를 통해 결정하고 난 후, 일반적인 순차 접근 프로세스로 R0의 비트를 결정한다(S30).
보정부(350)는 결정된 R1:R0 비트와 D4:D0 비트를 수신하고, R1:R0 비트에 따라 D4:D0 비트를 수정하여 보정된 D4':D0'를 출력한다(S40).
이하에서는 R1:R0을 통하여 에러를 보정하는 방법에 대하여 설명한다.
앞의 예에서 입력 아날로그 전압에 대한 정확한 변환 디지털 신호가 (10100)인데, SAR 로직부(330)에 인식되어 있는 값이 (10011)로서 에러를 가지고 있다면, 이 상태에서 R1과 R0를 계산하면 R1은 1LSB를 낮춘 상태에서 순차 접근 프로세스를 수행한 값이므로, D0를 다시 연산하는 것과 같아 하이 레벨의 출력이 발생한다.
R0는 다음 LSB를 계산하며, R1까지 계산한 코드 (10011) 가 원래의 값 (10100) 보다 1 이상 작기 때문에 R0 역시 1을 출력하게 된다.
다른 예로 D4:D0 까지 에러 없이 출력되었을 경우에는, 1LSB 낮춘 상태에서순차 접근 하여 R1;R0 는 01 또는 10 코드를 발생하게 된다.
마지막으로 원래의 값이 (10111) 이었으나 D4:D0 의 값이 (11000)으로 더 크게 출력되었다면 같은 방식으로 R1과 R0는 00을 출력하게 될 것이다.
보정부(350)는 D4:D0 값과 R1:R0 값을 수신하고, R1:R0 의 코드를 분석하여 D0:D4 를 정정한다.
R1:R0 의 출력이 11인 경우, 원래 전압 값보다 출력된 디지털 값이 더 작으므로, 원래 출력되었던 디지털 코드에 1을 더한다(S42).
R1:R0 의 값이 00인 경우에는 원래 전압 값보다 출력된 디지털 값이 더 크므 로 1을 빼고(S43), 10 또는 01인 경우에는 원래의 출력을 그대로 출력한다(S44).
이와 같이, 보정부(350)는 R1:R0 값에 따라 D4:D0 을 보정하여 D4':D0'를 생성한다(S45).
이하에서는 도 3 및 도 4를 참고하여, 본 발명의 다른 실시예에 따른 순차 접근 아날로그-디지털 변환기에 대하여 설명한다.
도 3과 같이, 다른 실시예에 따른 순차 접근 아날로그-디지털 변환기는 도 1의 회로와 유사하나, 오프셋 보정 커패시터와 제1 보정 커패시터가 하나의 커패시터로 동작한다.
즉, 각 비트에 대응하는 커패시터(C1-C5)를 포함하며, 제1 및 제2 보정 커패시터(C6, C7)를 더 포함한다.
이때, 제1 보정 커패시터(C6)는 스위치(S6)를 통하여, 제1 및 제2 기준 전압(VREFP, VREFN) 및 아날로그 전압(VIN)과 선택적으로 연결된다.
따라서, 제 2 실시예는 5비트인 경우, 커패시터(C1-C7)의 수효가 홀수이다.
도 3의 회로의 전반적인 동작을 설명하면, 제 1 실시예와 같이, 변환할 입력아날로그 전압(VIN)이 인가되면(S50), 샘플 모드에서 제2 보정 커패시터(C7)를 제외한 나머지의 커패시터(C1~C6)는 아날로그 전압(VIN)과 연결되고, 제2 보정 커패시터(C7)는 제2 기준 전압(VREFP)과 연결된다.
QSP 신호에 의해 입력단(VN)와 공통 전압(VCM)의 연결이 끊기면, 샘플링이 종료되어 입력 아날로그 전압(VIN)은 커패시터 배열에 저장이 된다.
샘플링 시에 디지털 아날로그 변환에 의해 발생하는 오프셋을 줄이기 위해 양의 디지털 아날로그 변환부(500)의 커패시터 배열의 상단과 음의 디지털 아날로그 변환부(550)의 커패시터 배열의 상단을 QSP 클럭을 이용한 스위치를 사용하여 연결할 수 있다.
커패시터 배열에 아날로그 전압이 샘플 되면(S60), 본 발명의 아날로그-디지털 변환기는 통상적인 순차 접근 프로세스를 따라 동작한다.
먼저, SAR 로직부(730)에서 D4를 하이 레벨로 설정하여 제1 커패시터(C1)의 하단을 제1 기준 전압(VREFP)과 연결하고, D3~D0까지의 비트들은 로우 레벨로 설정하여 제2 내지 제5 커패시터(C2-C5)의 하단을 제2 기준 전압(VREFN)과 연결한다.
한편, 제 1 실시예와 달리, 제1 및 제2 보정 커패시터(C6, C7)도 커패시터(C2~C5)와 마찬가지로 하단을 제2 기준 전압(VREFN)과 연결한 상태에서 변환을 수행한다.
제1 커패시터(C1)에 하이 레벨의 D4가 인가되면, 비교기(600)는 양 입력단의 전압 차에 따라 하이 또는 로우 레벨의 신호를 출력한다.
이러한 하이 또는 로우 레벨의 출력에 의해 D4의 비트가 결정되면, D3에 하이 레벨의 신호가 인가되어 다음 변환 프로세스가 진행되며, 나머지 비트들도 일반적인 순차 접근 방식에 의해 비트가 결정된다(S70).
즉, 5 비트를 결정하기 위해서는 7번의 변환 프로세스를 통해 최종 코드를 결정하며, N 비트의 해상도를 갖는 아날로그-디지털 변환의 에러를 보정하기 위하여 N+2 번의 변환 프로세스가 요구된다.
따라서, 이를 위해 2개의 보정 커패시터가 필요하게 된다.
R0까지의 변환이 종료되면, SAR 로직부(730)는 D4:D0 데이터와 R1, R0 데이터를 보정부(750)에 출력하며, 보정부(750)는 데이터를 수신하고, 비교하여 최종 코드인 D4'~D0'을 출력한다(S80).
제 2 실시예에서 보정 비트에 의해 에러가 보정되는 과정을 다음과 같다.
샘플 모드에서 C7의 하단에 연결되었던 제1 기준 전압(VREFP)는 변환과정 과정에서는 제2 기준 전압(VREFN)과 연결되면서, D4~D0의 출력은 실제 R0가 없을 경우와 비교하여 1 LSB가 감소한 코드를 출력하게 된다.
즉, R0가 없다면 제안된 회로는 에러 보정 기법이 적용되지 않은 일반적인 순차 접근 아날로그-디지털 변환기와 동일하다. 1 LSB가 감소한 상태에서 D0 결정 후 R1:R0 코드를 결정하면 1 LSB 만큼의 에러가 발생했을 때 이를 보정할 수가 있게 된다.
즉, 다른 실시예는 일 실시예와 총 커패시턴스가 상이하며, 총 커패시턴스를홀수로 가지면서, 전체 코드에서 1 LSB 가 감소한 코드를 만드는 것이 상이하다.
보정부(750)는 D4~D0와 R1, R0 를 수신하여, R1, R0 에 따라 D4:D0를 보정한다. R1, R0가 11인 경우 원래 출력되었던 디지털 코드에 1을 더하고(S82), 00인 경우에는 1을 빼고(S84), 10 또는 01인 경우에는 원래의 출력을 그대로 출력하여(S83) 보정된 D4':D0'를 생성한다(S85).
도 5a 및 도 5b를 참고하여 본 발명에 따른 효과를 살펴보면, 도 5a는 일반적인 순차 접근 아날로그 디지털 변환기의 디지털 출력을 나타내는 것이고, 도 5b는 본 발명이 적용된 순차 접근 아날로그 디지털 변환기의 디지털 출력을 나타내는 것이다.
시뮬레이션을 위해서 커패시터 변환열은 10bit의 해상도를 갖는 구조를 사용하였고, 순차 접근 아날로그 변환기의 변환 속도는 40MS/s로 동작시켰다.
상기 시뮬레이션 결과는 FFT 결과로 일반적인 아날로그 디지털 변환기의 성능 평가 도구로 이용된다.
도 5a의 동작 대역(SFDR: spurious free dynamic range)은 60.17dB이고, 도 5b의 동작대역은 68.35dB로 본 발명의 에러 보정 기법을 적용했을 경우가 회로의 동적 동작 영역이 훨씬 더 넓은 것을 확인할 수 있다.
또한 위 데이터를 통해 계산한 신호대잡음비(SNDR: signal to noise and distortion ratio)의 경우 도 5a가 52.87dB이고, 도 5b가 61.76dB로서 에러 보정 기법을 적용했을 경우가 신호대 잡음비가 우수함을 알 수 있다.
좀 더 상세히 말하면, 에러보정 기법을 적용하지 않는 경우 여러 가지 에러 요인에 의해 신호대 잡음비및 유효해상도가 10b을 가질 수 없는 반면 본 특허에서 제안한 에러보정 기법을 이용할 경우 10b 해상도를 충분히 충족시킬 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
도 1은 본 발명의 한 실시예에 따른 순차 접근 아날로그 디지털 변환기의 구성도이다.
도 2는 도 1의 순차 접근 아날로그 디지털 변환기의 동작을 나타내는 순서도이다.
도 3은 본 발명의 다른 실시예에 따른 순차 접근 아날로그 디지털 변환기의 구성도이다.
도 4는 도 3의 순차 접근 아날로그 디지털 변환기의 동작을 나타내는 순서도이다.
도 5a 및 도 5b는 본 발명의 효과를 나타내는 그래프이다.

Claims (11)

  1. 아날로그 전압을 순차 접근 동작에 따라 소정 수효의 비트를 가지는 디지털 신호로 변환하는 순차 접근 아날로그 디지털 변환기에 있어서,
    비트 수효에 대응하는 비트 커패시터열 및 보정 커패시터열을 포함하는 변환부,
    상기 변환부의 출력 전압에 따라 각 커패시터에 대응하는 하이 또는 로우 전압을 출력하는 비교기, 그리고
    상기 비교기의 하이 또는 로우 전압에 대응하는 디지털 신호 중 상기 보정 커패시터열에 대한 상기 디지털 신호에 따라 상기 비트 커패시터열에 대한 상기 디지털 신호을 보정하는 보정부를 포함하고,
    보정 커패시터열은 상기 비교기의 입력단과 제1 또는 제2 기준 전압 사이에 형성되는 제1 보정 커패시터 및 제2 보정 커패시터를 포함하는,
    순차 접근 아날로그 디지털 변환기.
  2. 삭제
  3. 제1항에 있어서,
    상기 보정 커패시터열은 상기 비트 커패시터열의 순차 접근 동작이 종료 후 순차 접근 동작을 수행하는
    순차 접근 아날로그 디지털 변환기.
  4. 제3항에 있어서,
    상기 제1 보정 커패시터는 상기 비트 커패시터열의 LSB에 대응하는 커패시터와 같은 값을 연산하는
    순차 접근 아날로그 디지털 변환기.
  5. 제4항에 있어서,
    상기 제1 및 제2 보정 커패시터는 LSB에 대응하는 상기 비트 커패시터열의 상기 커패시터와 동일한 커패시턴스를 가지는
    순차 접근 아날로그 디지털 변환기.
  6. 제5항에 있어서,
    상기 순차 접근 아날로그 디지털 변환기는
    상기 비교기의 오프셋을 보상하는 오프셋 보상 커패시터를 더 포함하는
    순차 접근 아날로그 디지털 변환기.
  7. 제5항에 있어서,
    상기 보정부는 상기 제1 및 제2 보정 커패시터의 디지털 신호가 11인 경우, 상기 비트 커패시터열의 디지털 신호에 1을 더하고, 상기 제1 및 제2 보정 커패시터의 디지털 신호가 10 또는 01인 경우 상기 비트 커패시터열의 디지털 신호를 그대로 출력하고, 상기 제1 및 제2 보성 커패시터의 디지털 신호가 00인 경우 상기 비트 커패시터열의 디지털 신호에서 1을 빼는
    순차 접근 아날로그 디지털 변환기.
  8. 각 비트에 대응하는 비트 커패시터열과 제1 및 제2 보정 커패시터를 포함하는 순차 접근 아날로그 디지털 변환기의 구동 방법에 있어서,
    상기 비트 커패시터열에 입력 아날로그 전압을 샘플링하는 단계,
    MSB에 대응하는 비트 커패시터부터 LSB에 대응하는 비트 커패시터까지 순차 접근 동작을 수행하여 1 또는 0의 디지털 값을 결정하는 단계,
    순차 접근 동작으로 상기 제1 및 제2 보정 커패시터의 1 또는 0의 디지털 값을 결정하는 단계, 그리고
    상기 제1 및 제2 보정 커패시터의 디지털 값에 따라 상기 비트 커패시터의 디지털 값을 보정하는 단계를 포함하고,
    상기 샘플링하는 단계에서 제1 및 제2 보정 커패시터의 타단을 제1 및 제2 기준 전압에 각각 연결하는 순차 접근 아날로그 디지털 변환기의 구동 방법.
  9. 삭제
  10. 제8항에 있어서,
    순차 접근 동작은
    해당 커패시터의 타단을 제1 기준 전압에 연결하고 나머지 커패시터를 제2 기준 전압에 연결하는
    순차 접근 아날로그 디지털 변환기의 구동 방법.
  11. 제10항에 있어서,
    상기 비트 커패시터의 디지털 값을 보정하는 단계는,
    상기 제1 및 제2 보정 커패시터의 디지털 값이 11인 경우, 상기 비트 커패시터의 디지털 값에 1을 더하고, 상기 제1 및 제2 보정 커패시터의 디지털 값이 10 또는 01인 경우 상기 비트 커패시터의 디지털 값을 그대로 출력하고, 상기 제1 및 제2 보성 커패시터의 디지털 값이 00인 경우 상기 비트 커패시터의 디지털 값에서 1을 빼는
    순차 접근 아날로그 디지털 변환기의 구동 방법.
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