KR101175225B1 - 반도체 소자의 패턴 형성방법 및 이를 이용한 금속배선형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 67
- 239000002184 metal Substances 0.000 title claims abstract description 35
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 35
- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 41
- 230000007547 defect Effects 0.000 claims abstract description 15
- 238000005530 etching Methods 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000004140 cleaning Methods 0.000 claims abstract description 12
- 238000000151 deposition Methods 0.000 claims abstract description 12
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 5
- 230000007261 regionalization Effects 0.000 claims abstract 3
- 239000010410 layer Substances 0.000 claims description 26
- 239000010949 copper Substances 0.000 claims description 12
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 10
- 229910052802 copper Inorganic materials 0.000 claims description 10
- 238000009792 diffusion process Methods 0.000 claims description 8
- 230000004888 barrier function Effects 0.000 claims description 7
- DKPFZGUDAPQIHT-UHFFFAOYSA-N butyl acetate Chemical compound CCCCOC(C)=O DKPFZGUDAPQIHT-UHFFFAOYSA-N 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- BHXIWUJLHYHGSJ-UHFFFAOYSA-N ethyl 3-ethoxypropanoate Chemical group CCOCCC(=O)OCC BHXIWUJLHYHGSJ-UHFFFAOYSA-N 0.000 claims description 3
- 239000002356 single layer Substances 0.000 claims description 3
- LHENQXAPVKABON-UHFFFAOYSA-N 1-methoxypropan-1-ol Chemical compound CCC(O)OC LHENQXAPVKABON-UHFFFAOYSA-N 0.000 claims description 2
- 239000000654 additive Substances 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims 1
- VNACESCBYXLGBN-UHFFFAOYSA-N acetic acid;1-methoxypropan-2-yl acetate Chemical compound CC(O)=O.COCC(C)OC(C)=O VNACESCBYXLGBN-UHFFFAOYSA-N 0.000 claims 1
- 238000002203 pretreatment Methods 0.000 claims 1
- 239000005368 silicate glass Substances 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- ARXJGSRGQADJSQ-UHFFFAOYSA-N 1-methoxypropan-2-ol Chemical compound COCC(C)O ARXJGSRGQADJSQ-UHFFFAOYSA-N 0.000 description 2
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 2
- 230000003667 anti-reflective effect Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- LLHKCFNBLRBOGN-UHFFFAOYSA-N propylene glycol methyl ether acetate Chemical compound COCC(C)OC(C)=O LLHKCFNBLRBOGN-UHFFFAOYSA-N 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 241001272720 Medialuna californiensis Species 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000011247 coating layer Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 239000000314 lubricant Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000001272 nitrous oxide Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 150000004760 silicates Chemical class 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
- H01L21/0276—Photolithographic processes using an anti-reflective coating
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- Computer Hardware Design (AREA)
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Abstract
본 발명은 감광막 패턴에서 버블형 결함이 발생되는 것을 억제하여 소자 특성을 개선시킬 수 있는 반도체 소자의 패턴 형성방법 및 이러한 패턴 형성방법을 이용하여 인접한 배선 간의 브릿지를 억제할 수 있는 반도체 소자의 금속배선 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명에서는 소정의 하부층이 형성된 기판 상에 절연막을 증착하는 단계와, 상기 절연막 상에 캐핑막을 증착하는 단계와, 상기 캐핑막 상에 반사방지막을 도포하는 단계와, 시너(thinner)를 이용한 전처리 세정공정을 실시하여 상기 반사방지막을 세정하는 단계와, 상기 반사방지막 상에 감광막을 도포하는 단계와, 상기 감광막을 노광 및 현상하여 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 통해 상기 반사방지막을 식각하는 단계를 포함하는 반도체 소자의 패턴 형성방법을 제공한다.
시너, 전세정, 감광막, 버블형 결함.
Description
도 1은 종래 기술에 따라 반도체 기판 상에 감광막을 도포한 후 파티클(particle) 검사를 실시한 결과도.
도 2는 비아 홀 형성을 위해 노광 및 현상공정을 거쳐 패터닝된 감광막 패턴의 버블형 결함을 나타낸 사진.
도 3 내지 도 5는 본 발명의 바람직한 실시예에 따른 반도체 소자의 패턴 형성방법을 도시한 공정단면도.
도 6 및 도 7은 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속배선 형성방법을 도시한 공정단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 반도체 기판 11 : 제1 절연막
12 : 제1 금속배선 13 : 확산 방지막
14 : 제2 절연막 15 : 식각 정지막
16 : 제3 절연막 17 : 캐핑막
18 : 반사방지막 19 : 시너를 이용한 전처리 세정공정
20 : 감광막 패턴 21 : 식각공정
22 : 비아 홀 23 : 제2 금속배선
본 발명은 반도체 소자의 패턴(pattern) 형성방법 및 이를 이용한 금속배선 형성방법에 관한 것으로, 특히 0.13급 BEOL(Back End of Line) 구리 배선 형성을 위한 반도체 소자의 미세 패턴 형성방법 및 이를 이용한 금속배선 형성방법에 관한 것이다.
최근, 반도체 소자가 집적화되고 기술이 발전함에 따라, 속도나 저항 또는 금속(metal) 간의 기생 캐패시턴스(parasitic capacitance)가 문제점으로 대두되면서 기존의 알루미늄(Al) 대신 구리(Cu)를 이용한 배선 공정이 차세대 소자의 배선 공정으로 각광을 받고 있다. 그러나, 구리를 이용한 배선 공정의 경우에는 구리가 식각 특성이 매우 열악하다는 문제점이 있어 기존의 공정 방식 대신에 다마신(Damascene) 공정이 적용되고 있다.
이러한 다마신 공정은 공지된 기술에 따라 형성된 컨택용 비아 홀(via hole) 및 배선용 트렌치(trench)에 구리를 매립하여 컨택 및 배선 형성을 완료함으로써 진행된다. 이때, 비아 홀 및 트렌치 형성을 위해 절연막을 식각할 시에는 비아 홀 및 트렌치 형성을 위한 소정의 감광막 패턴을 필요로 한다.
이러한 감광막 패턴은 절연막 상에 감광막을 도포한 후 포토마스크(photo mask)를 이용한 노광 및 현상공정을 실시함으로써, 비아 홀 또는 트렌치가 형성될 영역의 절연막이 노출되도록 형성된다.
그러나, 상기한 종래 기술에 따라 감광막 패턴을 형성하고 나면, 감광막이 절연막 상에 균일하게 도포되어 있지 않아 감광막 패턴에 반달형의 버블(bubble)형 결함(defect)이 발생된다.
도 1 및 도 2는 종래 기술에 따라 형성된 감광막 패턴의 버블형 결함을 설명하기 위한 사진이다.
먼저, 도 1은 종래 기술에 따라 반도체 기판 상에 감광막을 도포한 후 파티클(particle) 검사를 실시한 결과도로써, 도 1을 참조하면 기판 상에 도포된 감광막에 방사형으로 파티클 결함이 나타나는 것을 알 수 있다.
도 2는 비아 홀 형성을 위해 노광 및 현상공정을 거쳐 패터닝된 감광막 패턴의 버블형 결함(마이크로 버블)을 나타낸 사진으로, 도 2를 참조하면 비아 홀 형성을 위해 형성된 감광막 패턴에서 버블형 결함이 발생되는 것을 알 수 있다.
이와 같이, 감광막 패턴 형성 후 감광막 패턴을 마스크로 하여 감광막과 절연막 사이에 개재된 반사방지막을 식각하면, 마이크로 버블이 형성된 부분의 감광막 패턴이 무너져 마스크로써의 기능을 제대로 수행하지 못하게 된다. 따라서, 반사방지막의 일부분이 과도식각(over-etch)될 수 있게 되는데, 이에 더하여 후속으 로 절연막(oxide)을 식각하면 과도식각된 반사방지막 하부의 절연막이 과도식각되어 비아 홀이 일측으로 커져 인접한 배선 간의 브릿지(bridge)를 유발할 수 있는 문제점이 있다. 즉, 후속으로 비아 홀 및 트렌치가 매립되도록 구리를 증착하여 배선을 형성할 때, 인접한 배선 간의 브릿지를 유발하여 소자의 특성을 열화시키는 문제점을 유발한다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 감광막 패턴에서 버블형 결함이 발생되는 것을 억제하여 소자 특성을 개선시킬 수 있는 반도체 소자의 패턴 형성방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 상기한 패턴 형성방법을 이용하여 인접한 배선 간의 브릿지를 억제하여 소자 특성을 개선시킬 수 있는 반도체 소자의 금속배선 형성방법을 제공하는데 다른 목적이 있다.
상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 소정의 하부층이 형성된 기판 상에 절연막을 증착하는 단계와, 상기 절연막 상에 캐핑막을 증착하는 단계와, 상기 캐핑막 상에 반사방지막을 도포하는 단계와, 시너(thinner)를 이용한 전처리 세정공정을 실시하여 상기 반사방지막을 세정하는 단계와, 상기 반사방지막 상에 감광막을 도포하는 단계와, 상기 감광막을 노광 및 현상하여 감광 막 패턴을 형성하는 단계와, 상기 감광막 패턴을 통해 상기 반사방지막을 식각하는 단계를 포함하는 반도체 소자의 패턴 형성방법을 제공한다.
또한, 상기에서 설명한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 소정의 하부층이 형성된 기판 상에 절연막을 증착하는 단계와, 상기 절연막 상에 캐핑막을 증착하는 단계와, 상기 캐핑막 상에 반사방지막을 도포하는 단계와, 시너를 이용한 전처리 세정공정을 실시하여 상기 반사방지막을 세정하는 단계와, 상기 반사방지막 상에 감광막을 도포하는 단계와, 상기 감광막을 노광 및 현상하여 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 통해 상기 반사방지막, 상기 캐핑막 및 상기 절연막을 식각하여 상기 하부층의 일부분 또는 상기 기판의 일부분을 노출시키는 패턴 홀을 형성하는 단계와, 상기 패턴 홀이 매립되는 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
실시예
도 3 내지 도 5는 본 발명의 바람직한 실시예에 따른 반도체 소자의 패턴 형성방법을 도시한 공정단면도이다. 여기서, 도 3 내지 도 5에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 수행하는 동일 구성요소이다.
먼저, 도 3에 도시된 바와 같이, 소정의 반도체 구조물층이 형성된 반도체 기판(10) 상에 제1 금속배선(12)이 개재된 제1 절연막(11)을 증착한다. 이때, 제1 금속배선(12)은 구리(Cu)로 형성한다. 여기서, 반도체 구조물층은 트랜지스터와 같은 복수의 능동소자와 저항, 캐패시터, 인덕터 등의 수동소자와 복수의 메모리셀, 금속배선, 금속 플러그 등을 포함할 수 있다.
이어서, 제1 금속배선(12)을 포함한 제1 절연막(11) 상에 확산 방지막(13)을 증착한다. 여기서, 확산 방지막(13)은 열에 의해 제1 금속배선(12) 물질인 구리가 확산되는 것을 방지하기 위하여 질화막 계열의 물질로 형성한다.
이어서, 확산 방지막(13) 상에 층간 절연막(IMD, Inter Metal Dielectric)을 증착한다. 이때, 층간 절연막은 산화막 계열의 물질로 형성한다. 예컨대, 층간 절연막은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, PECVD(Plasma Enhanced Chemical Vapor Deposition)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organic Silicate Glass)막 중 어느 하나를 이용하여 단층막 또는 이들이 적층된 구조의 적층막으로 형성한다.
여기서, 층간 절연막을 적층막으로 형성하는 경우에는 제2 절연막(14)과 제3 절연막(16) 간에 식각 정지막(15)이 개재될 수 있다. 이때, 식각 정지막(15)은 질화막 계열의 물질로 이루어지고, 후속으로 진행될 듀얼 다마신 공정의 트렌치 형성시 식각 정지막(15)으로 기능한다.
이어서, 제3 절연막(16) 상에 캐핑막(capping layer, 17)을 증착한다. 이때, 캐핑막(17)은 SRO(과규소 산화막 또는 아산소 산화막)으로 형성한다.
이어서, 캐핑막(17) 상에 반사방지막(BARC : Bottom Anti Reflection Coating, 18)을 도포한다.
이어서, 도 4에 도시된 바와 같이, 반사방지막(18) 상에 시너를 이용한 전처리 세정공정(19, thinner pre-wet cleaning)을 실시한다. 여기서, 시너는 일반적으로 반도체 현업에서 사용되는 시너로, Ethyl-3-ethoxypropionate(EEP), n-Butyl acetate(n-BA), Methoxy propanol(PGME), Propylene glycol methyl ether acetate(PGMEA), Cydohexanone 및 Additive 등으로 이루어진 것을 사용한다.
이어서, 도 5에 도시된 바와 같이, 세정된 반사방지막(18) 상에 감광막(미도시)을 도포한 후, 노광 및 현상공정을 실시하여 균일한 패턴의 감광막 패턴(20)을 형성한다.
이와 같이, 시너를 이용한 전처리 세정공정(19, 도 4 참조)을 실시하면 시너가 윤활유 역할을 함으로써 감광막 하부(bottom)에서 시너를 이용한 전처리 세정공정을 실시하지 않은 경우보다 쉐어 스트레스(shear stress)가 상대적으로 작아 감광막 상하부 간의 속도차가 줄어들게 된다. 이는, 유체내에서 난기류(turbulence)가 작아 감광막 패턴(20)에 버블형 결함(마이크로 버블)이 발생되지 않도록 한다.
이어서, 도시되진 않았지만, 감광막 패턴(20)을 식각 마스크로 이용한 식각공정을 실시하여 반사방지막(18)을 식각한다.
도 6 및 도 7은 상술한 반도체 소자의 패턴 형성방법을 이용하여 금속배선을 형성하는 금속배선 형성방법을 도시한 공정 단면도이다.
도 6 및 도 7을 참조하면, 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속배선 형성방법은 듀얼 다마신 공정을 통해 이루어진다.
먼저, 도 6에 도시된 바와 같이, 감광막 패턴(20)을 식각 마스크로 이용한 식각공정(21)을 실시하여 캐핑층(17), 제3 절연막(16), 식각 정지막(15), 제2 절연막(14) 및 확산 방지막(13)을 식각한다. 이로써, 제1 금속배선(12)의 일부분을 노출시키는 비아 홀(22)이 형성된다.
이어서, 도 7에 도시된 바와 같이, 스트립(strip) 공정을 실시하여 감광막 패턴(20, 도 6 참조)을 제거한다.
이어서, 도시되진 않았지만, 반사방지막(18) 상에 감광막을 도포한 후, 포토마스크를 이용한 노광 및 현상공정을 실시하여 감광막 패턴을 형성한다.
이어서, 감광막 패턴을 식각 마스크로 이용한 식각공정을 실시하여 노출된 반사방지막(18), 캐핑층(17) 및 제3 절연막(16)을 식각한다. 이로써, 트렌치(미도시)가 형성된다. 이때, 트렌치는 비아 홀(22, 도 6 참조)보다 넓은 폭으로 형성된다.
이어서, 트렌치 및 비아홀(22)이 매립되도록 금속물질을 증착한 후 CMP(Chemical Mechanical Polishing) 공정을 실시하여 금속물질을 평탄화한다. 이로써, 제2 금속배선(23)이 형성된다. 이러한 제2 금속배선(23)은 제1 금속배선(12)과 전기적으로 연결된다.
즉, 본 발명의 바람직한 실시예에 따라 반도체 소자의 금속배선을 형성하면, 버블형 결함이 발생되지 않는 균일한 감광막 패턴을 통해 금속배선을 형성함으로써 인접한 금속배선 간의 브릿지가 억제된다. 따라서, 소자 특성을 개선시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면 감광막을 도포하기 전에 시너(thinner)를 이용한 전처리 세정공정(pre-wet cleaning)을 실시함으로써, 감광막 상하부 간의 속도차를 줄여 감광막 패턴에 버블형 결함이 발생되는 것이 억제될 수 있다.
또한, 버블형 결함이 억제된 균일한 감광막 패턴을 이용해 금속배선을 형성함으로써, 인접한 배선 간의 브릿지(bridge)가 발생되는 것이 방지된다.
따라서, 반도체 소자의 특성이 개선되어 반도체 소자의 수율을 증가시킬 수 있다.
Claims (9)
- 소정의 하부층이 형성된 기판 상에, 구리로 형성된 금속배선이 개재된 절연막을 증착하는 단계;상기 절연막 상에 캐핑막을 증착하는 단계;상기 캐핑막 상에 반사방지막을 도포하는 단계;상기 반사방지막 상에 후속적으로 형성되는 감광막 패턴에 버블형 결함이 발생되지 않도록, 시너(thinner)를 이용한 전처리 세정공정을 실시하여 상기 반사방지막을 세정하는 단계;상기 시너를 이용하여 세정된 상기 반사방지막 상에 감광막을 도포하는 단계;상기 감광막을 노광 및 현상하여 상기 감광막 패턴을 형성하는 단계; 및상기 감광막 패턴을 통해 상기 반사방지막을 식각하는 단계를 포함하는 반도체 소자의 패턴 형성방법.
- 제 1 항에 있어서,상기 절연막은 산화막 계열의 물질을 단층 또는 적층 구조로 형성하는 반도체 소자의 패턴 형성방법.
- 제 1 항 또는 제 2 항에 있어서,상기 캐핑막은 과규소 산화막 또는 아산소 산화막으로 형성하는 반도체 소자 의 패턴 형성방법.
- 제 1 항 또는 제 2 항에 있어서,상기 절연막을 증착하기 전에 상기 기판 상에 확산방지막을 형성하는 단계를 더 포함하는 반도체 소자의 패턴 형성방법.
- 제 1 항에 있어서,상기 시너는 에틸-3-에톡시프로피오네이트(Ethyl-3-ethoxypropionate), n-부틸 아세테이트(n-Butyl acetate), 메톡시 프로파놀(Methoxy propanol), 프로필렌 글리콜 메틸 에테르 아세테이트(Propylene glycol methyl ether acetate), 시도헥사논(Cydohexanone) 및 첨가제(Additive)로 이루어진 반도체 소자의 패턴 형성방법.
- 소정의 하부층이 형성된 기판 상에, 구리로 형성된 제1 금속배선이 개재된 절연막을 증착하는 단계;상기 절연막 상에 캐핑막을 증착하는 단계;상기 캐핑막 상에 반사방지막을 도포하는 단계;상기 반사방지막 상에 후속적으로 형성되는 감광막 패턴에 버블형 결함이 발생되지 않도록, 시너를 이용한 전처리 세정공정을 실시하여 상기 반사방지막을 세정하는 단계;상기 시너를 이용하여 세정된 상기 반사방지막 상에 감광막을 도포하는 단계;상기 감광막을 노광 및 현상하여 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 통해 상기 반사방지막, 상기 캐핑막 및 상기 절연막을 식각하여 상기 하부층의 일부분 또는 상기 기판의 일부분을 노출시키는 비아 홀을 형성하는 단계; 및상기 비아 홀을 매립하는 제2 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
- 제 6 항에 있어서,상기 절연막은 산화막 계열의 물질을 단층 또는 적층 구조로 형성하는 반도체 소자의 금속배선 형성방법.
- 제 6 항 또는 제 7 항에 있어서,상기 캐핑막은 과규소 산화막 또는 아산소 산화막으로 형성하는 반도체 소자의 금속배선 형성방법.
- 제 6 항 또는 제 7 항에 있어서,상기 절연막을 증착하기 전에 상기 기판 상에 확산방지막을 형성하는 단계를 더 포함하는 반도체 소자의 금속배선 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050048547A KR101175225B1 (ko) | 2005-06-07 | 2005-06-07 | 반도체 소자의 패턴 형성방법 및 이를 이용한 금속배선형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050048547A KR101175225B1 (ko) | 2005-06-07 | 2005-06-07 | 반도체 소자의 패턴 형성방법 및 이를 이용한 금속배선형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060127517A KR20060127517A (ko) | 2006-12-13 |
| KR101175225B1 true KR101175225B1 (ko) | 2012-08-21 |
Family
ID=37730571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050048547A KR101175225B1 (ko) | 2005-06-07 | 2005-06-07 | 반도체 소자의 패턴 형성방법 및 이를 이용한 금속배선형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101175225B1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005509693A (ja) * | 2001-11-13 | 2005-04-14 | サムスン エレクトロニクス カンパニー リミテッド | シンナー組成物 |
-
2005
- 2005-06-07 KR KR1020050048547A patent/KR101175225B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005509693A (ja) * | 2001-11-13 | 2005-04-14 | サムスン エレクトロニクス カンパニー リミテッド | シンナー組成物 |
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| Publication number | Publication date |
|---|---|
| KR20060127517A (ko) | 2006-12-13 |
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