KR101154168B1 - 다수의 광전자 반도체 칩을 제조하는 방법 및 광전자반도체 칩 - Google Patents

다수의 광전자 반도체 칩을 제조하는 방법 및 광전자반도체 칩 Download PDF

Info

Publication number
KR101154168B1
KR101154168B1 KR1020067001849A KR20067001849A KR101154168B1 KR 101154168 B1 KR101154168 B1 KR 101154168B1 KR 1020067001849 A KR1020067001849 A KR 1020067001849A KR 20067001849 A KR20067001849 A KR 20067001849A KR 101154168 B1 KR101154168 B1 KR 101154168B1
Authority
KR
South Korea
Prior art keywords
growth
mask material
layer
semiconductor
manufacturing
Prior art date
Application number
KR1020067001849A
Other languages
English (en)
Other versions
KR20060041290A (ko
Inventor
폴커 해를레
Original Assignee
오스람 옵토 세미컨덕터스 게엠베하
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 오스람 옵토 세미컨덕터스 게엠베하 filed Critical 오스람 옵토 세미컨덕터스 게엠베하
Publication of KR20060041290A publication Critical patent/KR20060041290A/ko
Application granted granted Critical
Publication of KR101154168B1 publication Critical patent/KR101154168B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02395—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H01L21/02642—Mask materials other than SiO2 or SiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Led Devices (AREA)

Abstract

본 발명은 각각 하나 이상의 반도체 층을 갖는 다수의 구조 요소들을 각각 포함하는 다수의 광전자 반도체 칩을 제조하기 위한 방법에 관한 것이다. 상기 방법에서는 기판 및 성장 표면을 포함하는 칩 복합체 베이스(chip composite base)가 제공된다. 상기 성장 표면 위에는 여러 형태 및/또는 개구면들을 갖는, 통계적으로 분포된 다수의 윈도우들을 갖는 마스크 재료 층이 성장된다. 이 경우, 후속 방법 단계에서 성장할 반도체 층의 재료는 상기 마스크 재료 위에서 실질적으로 성장할 수 없거나, 또는 성장 표면에 비해 성장 정도가 현저히 저하되도록 선택된다. 이어서 반도체 층들이 윈도우 내부에 놓이는 성장 표면 영역에 실질적으로 동시에 적층된다. 또 다른 방법 단계에서는 적층된 재료를 포함하는 칩 복합체 베이스가 분리되어 반도체 칩들을 형성한다.
또한, 본 발명은 상기 방법으로 제조된 광전자 반도체 칩에도 관련된다.

Description

다수의 광전자 반도체 칩을 제조하는 방법 및 광전자 반도체 칩{METHOD FOR THE PRODUCTION OF A PLURALITY OF OPTO-ELECTRONIC SEMICONDUCTOR CHIPS AND OPTO-ELECTRONIC SEMICONDUCTOR CHIP}
본 특허 출원은 독일 특허 출원 제 10335081.0호를 우선권으로 청구하며, 상기 우선권의 공개 내용은 인용 방식으로 본 출원 내에 기록된다.
본 발명은 각각 하나 이상의 반도체 층을 갖는 다수의 구조 요소들을 각각 포함하는 다수의 광전자 반도체 칩을 제조하기 위한 방법에 관한 것이다. 상기 방법에서는 구조 요소들의 반도체 층들이 선택적 에피택셜 성장법에 의해 성장된다. 또한, 본 발명은 상기 방법으로 제조된 광전자 반도체 칩에 관한 것이다.
상기 방식의 광전자 반도체 칩 및 상기 광전자 반도체 칩의 적절한 제조 방법은 예컨대 DE 199 11 717 A1에 기술되어 있다. 그러한 광전자 반도체 칩은 예컨대 전자기 방사를 일으키는 활성층을 포함하는 에피택셜 성장된 반도체 층 시퀀스를 포함하는 다수의 방사선 추출(radiation extraction) 소자를 포함한다. 그 결과, 상기 소자가 더 개선된 방사선 추출 특성을 보인다.
제안된 방사선 추출 소자를 제조하기 위한 방법 중 하나에는 선택적 에피택셜 성장이 포함된다. 이 경우, 먼저 관통형 마스크 층이 제공되고, 이어서 상기 마스크 재료층 내에 포토리소그래피 및 에칭을 통해 윈도우들이 형성된다. 윈도우 내에 반도체 층 시퀀스들이 선택적으로 증착되고, 이어서 에칭에 의해 상기 마스크 층이 다시 제거된다.
그러한 방법은 마스크 층의 성장 단계를 포함할 뿐만 아니라 통상 별도의 장치에서 수행되어야 하는 포토리소그래피 및 에칭의 상대적으로 복잡한 방법 단계들을 포함해야 한다는 단점을 갖는다.
본 발명의 목적은, 도입부에 언급한 방식의 광전자 반도체 칩을 제조하기 위한 간단하고 비용이 적게 드는 방법을 제공하는 것이다. 본 발명의 또 다른 한 목적은, 상기 방식의 방법으로 제조된 반도체 칩을 제공하는 것이다.
상기 목적은 청구항 1의 특징들을 갖는 제조 방법 및 청구항 18의 특징들을 갖는 광전자 소자에 의해 달성된다. 상기 방법의 바람직한 개선예들은 청구항 2 내지 17의 대상이다.
본 발명에 따르면 도입부에 언급한 방식의 다수의 광전자 반도체 칩을 제조하기 위한 방법은 적어도
- 기판 및 성장 표면을 포함하는 칩 복합체 베이스를 제공하는 단계;
- 상기 성장 표면 위에서, 가변 형태 및/또는 개구면들을 갖는, 통계적으로 분포된 다수의 윈도우들을 갖는 마스크 재료층을 성장시키며, 상기 마스크 재료는 후속 방법 단계에서 성장할 반도체 층의 반도체 재료가 상기 마스크 재료 위에서 실질적으로 성장할 수 없거나, 또는 성장 표면에 비해 성장 정도가 현저히 저하되도록 선택되는 단계;
- 반도체 층들이 상기 윈도우 내부에 놓인 성장 표면 영역 위에서 거의 동시에 성장하는 단계; 및
- 적층된 재료를 포함하는 칩 복합체 베이스가 분리되어 반도체 칩들을 형성하는 단계를 포함한다.
윈도우 개구들을 포함하는 마스크 재료층의 제조는 바람직하게 단일 방법 단계를 통해 이루어질 수 있다. 더 바람직하게는 마스크 재료층의 성장이 성장 시스템 내 원위치에서(in situ) 이루어지며, 상기 시스템 내에서 소자의 반도체 층들도 성장된다.
칩 복합체 베이스는 기판 위에 에피택셜 성장된 하나 이상의 반도체 층을 포함하는 것이 바람직하다. 이때, 성장 표면은 에피택셜 성장된 반도체 층의, 기판에서 먼 쪽에 놓인 면의 표면이다.
본 발명에 따른 방법은 단일 리액터(reactor) 내에서 칩 복합체 베이스의 임의의 반도체 층들뿐만 아니라 구조 요소들의 마스크 층 및 반도체 층들을 무한정 제조하는데 적합하다.
칩 복합체 베이스는 상기 방법의 한 바람직한 실시예에서 기판 위에 에피택셜 성장된 반도체 층 시퀀스를 포함하며, 상기 반도체 층 시퀀스는 전자기 방사선을 방출하는 활성 구역을 포함한다. 그에 상응하여, 성장 표면은 반도체 층 시퀀스의, 기판에서 먼 쪽에 놓인 면의 표면이다. 이어서 성장 표면 위에 적층되는 구조 요소들의 반도체 층들이 예컨대 칩 복합체 베이스 내에서 발생하는 전자기 방사선 추출을 개선하는 목적을 충족시키는 구조물을 형성한다.
그에 대한 대안으로 또는 부가로 구조 요소들이 각각, 전자기 방사선을 방출하는 활성 구역을 포함하는 에피택셜 성장된 반도체 층 시퀀스를 포함한다.
마스크 재료층에 바람직한 재료들은 SiO2, SixNy 또는 Al2O3를 함유한다.
구조 요소들의 반도체 층들이 성장된 후, 상기 반도체 층들 위에 바람직하게 도전성 콘택 재료로 이루어진 층이 적층되고, 상기 콘택 재료가 활성 구역으로부터 방출되는 전자기 방사선을 투과시킴에 따라 더 많은 구조 요소들의 반도체 층들이 콘택 재료에 의해 서로 도전 연결된다. 그 결과, 전기 접촉 구조물들이 형성될 수 있고, 상기 구조물들을 통해 추가로 소자 내에서 발생하는 전자기 방사선의 일부가 흡수된다.
마스크 재료층의 평균 두께는 하나의 구성 요소의 반도체 층들의 총 두께보다 얇은 것이 바람직하며, 그 결과 바람직한 형태를 갖는 구조 요소들이 형성될 수 있다.
본 발명의 한 실시예에서는 반도체 층들의 성장 이후 마스크 재료층이 목적에 맞게 적어도 부분적으로 제거된다.
상기 방법의 또 다른 한 실시예에서는 반도체 층 시퀀스들의 성장 이후 바람직하게는 대안적으로 또는 부가로 마스크 재료의 제거를 위해 성장 표면 위로 평탄화 층이 적층된다. 그 결과, 특히 인접하는 반도체 층들의 굴절률보다 더 작은 굴절률을 가진 재료가 선택되는 경우에 광추출 특성이 개선될 수 있다.
평탄화 층은 유전 특성을 갖는 재료를 함유하는 것이 바람직하다.
상기 방법은 내부에 크기 및 형태가 각각 다른 윈도우를 포함하는 매우 상이하게 구조화된 마스크 재료층들을 제조할 수 있는 가능성을 제공한다. 예컨대 마스크 재료층의 성장을 위한 성장 조건들은, 3차원 성장이 우세하게 일어나고, 주로 3차원적으로 성장하는 다수의 미세결정들로부터 마스크 재료층이 형성되도록 설정되는 것이 바람직하다.
대안으로, 2차원 성장이 우세하게 일어나고, 주로 2차원적으로 함께 성장하는 다수의 부분층들로부터 마스크 재료층이 형성되도록 마스크 재료층의 성장을 위한 성장 조건들이 설정된다.
마스크 재료층 및 구조 요소들의 반도체 층들의 성장시에도 마찬가지로, 성장 동안에 성장 조건들이 변함에 따라 예컨대 성장 시작시에는 3차원 성장이 주로 일어나고, 그에 이어 2차원 성장이 주로 일어난다는 장점이 제공된다.
바람직하게는 마스크 재료층의 성장을 위한 성장 조건들이, 대부분의 윈도우가 마이크로미터 단위의 크기를 갖는 평균 확산(spread)을 하도록 설정된다. 대안으로, 대부분의 윈도우가 1㎛ 이하의 평균 확산을 하도록 제조할 수 있다.
이와 관련하여 "확산(spread)"이라 함은, 마스크 재료층의 주 연장면 내에서 연장되는 한 직선 위에 투영되는 윈도우의 길이를 의미한다. 따라서 평균 확산은 모든 방향에 대해 평균된, 윈도우의 확산이다.
성장 조건들의 설정을 통해 마스크 재료층의 성장시 윈도우의 형태 또는 크기를 변동시킬 수 있을 뿐만 아니라, 예컨대 성장 표면 위에 윈도우가 형성되는 면적 밀도를 조정할 수 있는 장점이 얻어진다.
구조 요소들의 반도체 층들의 성장시 성장 조건들은, 반도체 층들이 전자기 방사선의 추출에 바람직한 형태, 예컨대 적어도 거의 렌즈와 같은 형태로 형성되도록 설정되고, 상기 성장 조건들은 성장 동안에 선택적으로 또는 부가적으로 변하는 것이 바람직하다.
마스크 재료층 및 반도체 층들의 성장은 유기금속화학증착법(MOCVD; metal-organic chemical vapor deposition)에 의해 이루어지는 것이 특히 바람직하다.
광전자 반도체 칩은 본 발명에 따른 방법 또는 상기 방법의 한 실시예에 따라 제조되는 것을 특징으로 한다.
상기 방법 및 상기 광전자 반도체 칩의 또 다른 장점들, 바람직한 실시예들 및 개선예들은 하기에서 도 1a 내지 도 3과 관련하여 설명되는 실시예들을 통해 제시된다.
도 1a 내지 1d는 본 발명에 따른 방법의 한 실시예의 여러 단계 동안의 성장 표면의 단면을 개략적인 평면도로 도시한 것이다.
도 2는 광전자 소자의 제 1 실시예의 한 섹션의 개략적인 단면도이다.
도 3은 광전자 소자의 제 2 실시예의 한 섹션의 개략적인 단면도이다.
실시예들 및 도면들에서 동일한 구성 요소들 또는 동일 작용을 하는 구성 요소들에는 동일한 도면 부호가 표시되어 있다. 도시된 구성 요소들 및 상기 구성 요소들의 크기 비율은 실축척과 다르다. 오히려 도면의 일부 세부적인 부분들은 더 나은 이해를 돕기 위해 과도하게 크게 도시되어 있다.
도 1a 내지 도 1d에는 마스크 재료(1)로부터 마스크 재료층(11)이 성장하는 동안의 성장 표면(3)의 단면이 각각 시간순으로 도시되어 있다. 성장 표면(3)은 예컨대 n-GaAs로 형성된 기판의 면일 수 있으며, 마스크 재료(1)는 예컨대 SixNy로 형성된다.
마스크 재료(1)의 성장은 마스크 재료(1)로부터 미세결정이 형성되는, 성장 표면(3)의 개별 지점들에서 시작된다. 마스크 재료(1)로부터 형성된 미세결정들은 추후 진행 단계에서 횡방향으로 성장하고(도 1b 내지 1d 참조), 이때 성장 조건은 예컨대 2차원 성장이 우세하게 일어나도록, 다시 말해 마스크 재료(1)로부터 형성된 미세결정들이 동일 평면에서 성장 표면에 주로 평행하게 성장하고 단지 극미한 정도로만 성장 표면에 수직으로 성장하도록 설정될 수 있다. 대안으로 성장 조건들의 적절한 설정에 의해 미세결정의 3차원 성장, 즉, 가능한 모든 성장 방향으로의 성장 속도가 거의 유사하거나 동일한 성장이 우세하게 일어날 수도 있다.
여기서 성장 조건이라 함은, 예컨대 에피택셜 리액터 내 압력, 온도, 재료 흐름 및 성장 기간과 같은 외부에서 조정 및 제어 가능한 가변 파라미터를 의미한다. 특정 성장 특성곡선을 획득하기 위한 상기와 같은 파라미터들의 정확한 값들은 변동이 클 수 있고, 예컨대 에피택셜 리액터의 분할(구획화) 및 구조적 치수 결정 또는 성장될 재료에 따라 달라질 수 있다.
통계적으로 분포된 다수의 윈도우들을 갖는 SixNy 층의 제조는 예컨대 MOCVD 리액터 내에서 SiH4와 NH3를 적절한 리액터 온도에서 결합시킴으로써 이루어지며, 상기 리액터 온도는 통상 500℃ 내지 1100℃의 범위 내에 놓일 수 있다. 또는 리액터 온도가 상기 범위보다 위 또는 아래에 놓일 수도 있다. 이러한 방법은 예컨대 Phys. Stat. Sol. (a)(188, No.2 (2001), 659-662, Hageman, P.R. 외 공저)에 기술되어 있으며, 그 내용은 인용의 형태로 본 문서에 포함될 것이다. 대안으로 테트라에틸 실리콘(Si(C2H5)4) 또는 에피택셜 성장에 적합한 유사한 Si 함유 화합물도 Si 소스로서 사용될 수 있다.
도 1d에 도시된 성장 단계에서는 마스크 재료층(11)이 완전히 형성된다. 상기 마스크 재료층은 형태가 변하며 개구면들을 갖는, 통계적으로 분포된 다수의 윈도우(2)를 포함하고 있다. 증착 조건은 예컨대 대부분의 윈도우가 마이크로미터 단위의 평균 확산을 하도록 선택된다. 대안으로 대부분의 윈도우가 1㎛ 미만의 평균 확산을 할 수 있다. 그럼으로써 더 작은 구조 요소들이 많이 생성되고, 예컨대 소자 구조물로부터의 방사선 추출이 더 개선될 수 있다.
이어서 상기 윈도우(2) 내부에 놓이는 성장 표면(3) 영역에 예컨대 반도체 층 시퀀스들(8)이 선택적으로 증착된다(도 2 또는 도 3 참조). 상기 반도체 층 시퀀스들은 예컨대 인화물-화합물 반도체들을 기재로 할 수 있고, 바람직하게는 InnGamAl1-n-mP (0≤n≤1, 0≤m≤1 및 n+m≤1)와 같은 물질을 함유할 수 있다. 이 경우 상기 물질은 하나 이상의 도펀트 및 재료의 물리적 특성들을 실질적으로 변동시키지 않는 부가 성분들을 함유할 수 있다.
반도체 층 시퀀스(8)는 구조 요소(12)를 형성한다. 본 발명의 범주에서, 더 많은 구조 요소들의 반도체 층들이 중첩되거나, 더 많은 구조 요소들이 하나 이상의 공통 반도체 층을 갖는 것도 가능하다. 이는 예컨대 인접한 구조 요소들(12)의 반도체 층들이 부분적으로 또는 전체적으로 함께 성장할 때까지, 층 시퀀스(8)가 마스크 재료층에 걸쳐서 횡으로 성장하는 경우이다. 그러한 경우, 인접하는 2개의 구조 요소 사이의 경계선이 마스크 재료층 위에 존재하는 반도체 재료가 최소 두께를 갖는 선(line)을 따라 연장된다.
도 2에서는 구조 요소(12)를 형성하는 반도체 층 시퀀스(8)가 활성 구역을 가지며, 상기 활성 구역은 전류가 공급되면 전자기 방사선을 방출한다. 물론 구조 요소(12)가 활성 구역을 갖지 않을 수도 있으며, 예컨대 렌즈 형태를 갖는 하나의 반도체 층으로만 형성될 수도 있다.
활성 구역은 예컨대 발광 다이오드의 경우 종래 기술에 따른 pn 접합을 포함할 수 있다. 그러한 구조물은 당업자에게 공지되어 있으므로 더 상세히 설명하지 않는다.
윈도우들이 서로 상이한 크기의 개구면을 가짐으로써, 상기 윈도우 내에 증착되는 반도체 층 시퀀스(8)들의 층들에 대해 상이한 재료 조성이 나타난다. 따라서 전자기 방사선을 방출하는 구조물에서 상이한 방출 스펙트럼이 발생하기 때문에, 그러한 방식의 방사선 방출 소자들을 사용함으로써 종래의 소자들을 사용하는 것보다 전체적으로 더 넓은 방출 스펙트럼이 획득된다.
도 2에는 상기 방법으로 제조된 광전자 소자의 한 섹션의 개략적인 단면도가 도시되어 있다. 칩 복합체 베이스(5)는 기판(4) 및 상기 기판 위에 에피택셜 성장된 반도체 층 또는 반도체 층 시퀀스(6)를 포함하고, 상기 반도체 층 시퀀스의 기판(4)에서 먼 쪽의 면이 성장 표면(3)을 형성한다. 성장 표면(3) 위에서 마스크 재료층(11)이 에피택셜 성장을 하고, 상기 마스크 재료층은 도시된 소자의 섹션 내에 윈도우를 가지며, 상기 윈도우 내로 반도체 층 시퀀스(8)가 선택적으로 증착된다.
마스크 재료층(11)의 최대 두께는 예컨대 수 nm에 불과할 수 있으며, 반도체 층 시퀀스(8)의 높이보다 작다. 그 결과, 반도체 층 시퀀스(8)의 반도체 층들이 그들을 둘러싸는 마스크 재료층(11)의 두께보다 더 큰 값의 높이부터 횡방향 성장을 통해 마스크 재료층(11)에 걸쳐 부분적으로도 성장하게 된다. 상기 마스크 재료층(11)의 평균 두께는 하나의 구성 요소의 반도체 층들의 총 두께보다 얇다.
반도체 층 시퀀스(8)가 렌즈 형태를 갖도록 상기 반도체 층 시퀀스(8)의 성장을 위한 성장 조건들이 선택되거나, 또는 상기 반도체 층 시퀀스(8)가 렌즈 형태를 갖도록 상기 반도체 층 시퀀스(8)의 성장을 위한 미리-정의된 성장 조건들이 변화된다. 대안으로 상기 형태는 원뿔대형 또는 다면체형일 수 있다.
이와 관련하여 성장 조건의 개념은 전술한 마스크 재료(1)의 성장과 유사한 의미가 있다. 이때 압력, 온도, 재료 흐름 및 성장 기간과 같은 파라미터에 대한 소정의 값들을 설정하는 것이 반도체 재료들의 성장에 얼마나 정확하게 영향을 미치는지는 성장할 반도체 재료의 종류 및 에피택셜 시스템(epitaxial system)의 종류뿐만 아니라 마스크 재료(1)의 종류에 따라 크게 좌우된다.
도 2에 도시된 실시예에서는 마지막으로 성장한 반도체 층이 반도체 층 시퀀스(8)의 나머지 모든 반도체 층들을 덮는다. 이를 통해 도전성 콘택 재료로 이루어진 층(7)이 예컨대 전체 성장 표면(3)에 걸쳐서 또는 반도체 층 시퀀스(8) 및 마스크 재료(1) 위에 평평하게 제공될 수 있으며, 이때 반도체 층 시퀀스(8)의 서로 다른 반도체 층들은 전기적으로 단락되지 않는다. 콘택 재료(7)로는 예컨대 인듐 주석 산화물(ITO = indium tin oxide)이 적합하며, 또는 두께가 얇아서 반도체 층 시퀀스(8)의 활성 구역으로부터 방출되는 방사선을 투과시키는, 백금과 같은 수 원자층(atom layer) 두께의 금속층도 적합하다.
ITO를 함유한 콘택 재료가 전술한 방식의 얇은 금속층을 추가로 가질 수 있으며, 상기 금속층은 ITO보다 먼저 증착된다. 그 결과, 콘택 재료(7)와 반도체 층 시퀀스(8) 사이의 접촉의 전도성이 개선될 수 있다.
콘택 재료(7)와 반도체 층 시퀀스(8) 사이에 도전 접촉이 이루어지려면, 콘택 재료(7)가 제공된 후 소자가 통상 적절한 온도에서 충분한 시간 동안 템퍼링되어야 한다. 이러한 조치는 당업자에게 공지되어 있으므로 상세히 설명하지 않는다.
상기 템퍼링 전 또는 템퍼링 후에 콘택 재료(7) 위에 본딩 패드(bonding pad)가 제공되고, 상기 본딩 패드 위로 반도체 층 시퀀스의 한 면이 예컨대 본딩 와이어에 의해 접촉될 수 있다(도시되지 않음).
기판(4)의 배면, 즉 성장 표면에서 먼 쪽에 놓인 면에 콘택 재료가 제공되고 상기 기판이 상기 콘택 재료와 도전 연결되면, 아직 결합된 상태에 있는 소자들에 상기 본딩 패드 및 배면 접촉을 통해 직접 전압을 인가하여 상기 소자들의 기능성을 검사할 수 있다(직접 프로빙(direct probing)).
도 2에 도시된 단면을 갖는 소자에서는 대안으로 또는 추가로 기판(4) 위에 배치된 반도체 층 시퀀스(6)도 전자기 방사선을 방출하는 활성 구역을 가질 수 있다. 소자에 전압이 인가되면 마스크 재료층(11)을 통하는 전류가 윈도우(2)의 영역으로 제한되므로, 광 발생 영역이 윈도우(2)의 아래에 놓이는, 실질적으로 반도체 층 시퀀스(6)의 활성 구역의 일부분으로 제한된다.
도 3에는 소자의 제 2 실시예의 단면이 도시되어 있다. 도 2에 기초하여 설명한 실시예와 달리, 본 실시예에서의 제조 방법은 반도체 층 시퀀스(8)의 제공 이후 마스크 재료층(11)을 제거하는 단계를 포함하며, 이는 선택적 에칭을 통해 이루어질 수 있다.
이어서 성장 표면(3) 및 반도체 층 시퀀스(8) 위에 평탄화 층(10)이 제공되고, 상기 평탄화 층은 예컨대 반도체 층 시퀀스(8)의 재료들보다 더 작은 굴절률을 갖는 유전체로 형성될 수 있다.
반도체 층 시퀀스(8)가 도전 접촉될 수 있도록 하기 위해, 후속 단계에서 상기 평탄화 층(10)이 적어도 부분적으로 얇아지거나 제거됨으로써 반도체 층 시퀀스(8)의 가장 바깥쪽 층이 노출된다. 이어서 상기 노출된 층 위로, 도 2에 기초하여 설명한 실시예와 유사하게, 도전성 콘택 재료(7)가 적층되어 템퍼링된다.
이어서 상기 적층된 재료를 포함하는 칩 복합체 베이스(5)가 분리되어 다수의 광전자 반도체 칩을 형성할 수 있다. 상기 반도체 칩 각각은 연속 배치된 다수의 구조 요소들(12)을 포함한다.
본 발명의 보호 범위가 실시예들에 기초한 본 발명의 설명에 의해 제한되지는 않는다. 예컨대 마스크 재료층 내 윈도우들은 상기 윈도우들 내에서 준 1차원 반도체 소자 구조물들이 성장하도록 작게 형성될 수 있다. 본 발명은 각각의 새로운 특징 및 각각의 특징들의 조합, 특히 청구항들에 제시된 각각의 특징 조합들을 포함하며, 이는 상기 조합이 청구의 범위 내에 명백하게 제시되어 있지 않더라도 그러하다.

Claims (18)

  1. 적어도 하나의 반도체 층을 갖는 복수의 구조 요소들을 각각 포함하는 다수의 광전자 반도체 칩들을 제조하기 위한 방법으로서,
    상기 방법은 적어도,
    기판 및 성장 표면을 포함하는 칩 복합체 베이스(chip composite base)를 제공하는 단계;
    상기 성장 표면 위에서, 가변 형태들 및/또는 개구면들을 갖는, 통계적으로 분포된 다수의 윈도우들을 갖는 마스크 재료 층을 성장시키며, 마스크 재료는 후속 방법 단계에서 성장할 반도체 층의 반도체 재료가 상기 마스크 재료 위에서 성장할 수 없거나, 또는 성장 표면에 비해 성장 정도가 저하되도록 선택되는 단계;
    상기 반도체 층 시퀀스들이 상기 윈도우 내부에 놓인 성장 표면 영역 위에서 동시에 성장하며, 상기 반도체 층 시퀀스들이 각각 전자기 방사선을 방출하는 활성구역을 포함하고, 각각 구조 요소를 형성하는 단계; 및
    적층된 재료를 포함하는 상기 칩 복합체 베이스가 분리되어 반도체 칩들을 형성함으로써, 결과적으로 상기 반도체 칩 각각은 연속 배치된 다수의 구조 요소들을 포함하는 단계
    를 포함하는,
    다수의 광전자 반도체 칩들을 제조하기 위한 방법.
  2. 제 1항에 있어서,
    상기 마스크 재료는 SiO2, SixNy 또는 Al2O3를 함유하는,
    다수의 광전자 반도체 칩들을 제조하기 위한 방법.
  3. 제 1항 또는 제 2항에 있어서,
    상기 반도체 층들이 성장된 후, 상기 반도체 층들 위로 활성 구역으로부터 방출되는 전자기 방사선을 투과시키는 도전성 콘택 재료로 이루어진 층이 적층됨에 따라 복수의 구조 요소들의 반도체 층들이 상기 콘택 재료에 의해 서로 도전성 있게 연결되는,
    다수의 광전자 반도체 칩들을 제조하기 위한 방법.
  4. 제 1항 또는 제 2항에 있어서,
    상기 마스크 재료 층의 평균 두께가 하나의 구성 요소의 반도체 층들의 총 두께보다 얇은,
    다수의 광전자 반도체 칩들을 제조하기 위한 방법.
  5. 제 1항 또는 제 2항에 있어서,
    상기 마스크 재료 층은 상기 반도체 층들이 성장된 후에 적어도 부분적으로 제거되는,
    다수의 광전자 반도체 칩들을 제조하기 위한 방법.
  6. 제 1항 또는 제 2항에 있어서,
    반도체 층 시퀀스들이 성장된 후 상기 성장 표면 위에 평탄화 층이 적층되는,
    다수의 광전자 반도체 칩들을 제조하기 위한 방법.
  7. 제 6항에 있어서,
    상기 평탄화 층을 위해 상기 반도체 층들의 굴절률보다 작은 굴절률을 갖는 재료가 선택되는,
    다수의 광전자 반도체 칩들을 제조하기 위한 방법.
  8. 제 6항에 있어서,
    상기 평탄화 층을 위해 유전 특성을 갖는 재료가 선택되는,
    다수의 광전자 반도체 칩들을 제조하기 위한 방법.
  9. 제 1항 또는 제 2항에 있어서,
    상기 마스크 재료 층의 성장을 위한 성장 조건들은, 3차원 성장이 우세하게 일어나고 상기 마스크 재료 층이 3차원적으로 성장한 다수의 미세결정들로부터 형성 되도록 설정되는,
    다수의 광전자 반도체 칩들을 제조하기 위한 방법.
  10. 제 1항 또는 제 2항에 있어서,
    상기 마스크 재료 층의 성장을 위한 성장 조건들은, 2차원 성장이 우세하게 일어나고, 상기 마스크 재료 층이 2차원적으로 함께 성장한 다수의 부분 층들로부터 형성되도록 설정되는,
    다수의 광전자 반도체 칩들을 제조하기 위한 방법.
  11. 제 1항 또는 제 2항에 있어서,
    상기 마스크 재료 층의 성장을 위한 성장 조건들은, 상기 윈도우들 중 대부분이 마이크로미터 단위 크기의 평균 확산(spread)을 하면서 형성되도록 설정되는,
    다수의 광전자 반도체 칩들을 제조하기 위한 방법.
  12. 제 1항 또는 제 2항에 있어서,
    상기 마스크 재료 층의 성장을 위한 성장 조건들은, 상기 윈도우들 중 대부분이 1㎛ 이하의 평균 확산을 하면서 형성되도록 설정되는,
    다수의 광전자 반도체 칩들을 제조하기 위한 방법.
  13. 제 1항 또는 제 2항에 있어서,
    상기 반도체 층들의 성장을 위한 성장 조건들은 상기 구조 요소들의 반도체 층들이 적어도 렌즈와 같은 형태를 형성하도록 설정되거나, 또는 상기 반도체 층들의 성장을 위한 미리-정의된 성장 조건들은 상기 구조 요소들의 반도체 층들이 적어도 렌즈와 같은 형태를 형성하도록 변화하는,
    다수의 광전자 반도체 칩들을 제조하기 위한 방법.
  14. 제 1항 또는 제 2항에 있어서,
    상기 마스크 재료 층 및 반도체 층들의 성장이 유기금속화학증착법(MOCVD; metal-organic chemical vapor deposition)에 의해 이루어지는,
    다수의 광전자 반도체 칩들을 제조하기 위한 방법.
  15. 가변 형태들 및/또는 개구면들을 갖는 통계적으로 분포된 다수의 윈도우들을 갖는 마스크재료 층을 구비한 성장표면과 기판을 포함하는 광전자 반도체 칩으로서,
    상기 반도체 칩은 연속 배치된 다수의 구조 요소들을 포함하며, 상기 구조 요소들은 윈도우 내부에 놓인 상기 성장 표면 영역들 위에 배치되어 있고, 상기 구조 요소들은 각각 하나의 반도체 층 시퀀스로 형성되어 있으며, 상기 반도체 층 시퀀스는 전자기 방사선을 방출하는 활성 구역을 포함하는,
    광전자 반도체 칩.
  16. 제 15 항에 있어서,
    다수의 구조요소들이, 상기 활성 구역으로부터 방출된 전자기 방사선을 투과시키는 도전성 콘택 재료로 이루어진 층을 통해 서로 도전성 있게 연결된,
    광전자 반도체 칩.
  17. 삭제
  18. 삭제
KR1020067001849A 2003-07-31 2004-07-22 다수의 광전자 반도체 칩을 제조하는 방법 및 광전자반도체 칩 KR101154168B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE10335081.0 2003-07-30
DE10335081A DE10335081A1 (de) 2003-07-31 2003-07-31 Verfahren zur Herstellung einer Vielzahl von optoelektronischen Halbleiterchips und optoeleketronischer Halbleiterchip
PCT/DE2004/001594 WO2005013316A2 (de) 2003-07-31 2004-07-22 Verfahren zur herstellung einer vielzahl von optoelektronischen halbleiterchips und optoelektronischer halbleiterchip

Publications (2)

Publication Number Publication Date
KR20060041290A KR20060041290A (ko) 2006-05-11
KR101154168B1 true KR101154168B1 (ko) 2012-06-14

Family

ID=34111796

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067001849A KR101154168B1 (ko) 2003-07-31 2004-07-22 다수의 광전자 반도체 칩을 제조하는 방법 및 광전자반도체 칩

Country Status (8)

Country Link
US (1) US7896965B2 (ko)
EP (1) EP1649498B1 (ko)
JP (1) JP5403870B2 (ko)
KR (1) KR101154168B1 (ko)
CN (1) CN100479098C (ko)
DE (1) DE10335081A1 (ko)
TW (1) TWI266433B (ko)
WO (1) WO2005013316A2 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10335081A1 (de) 2003-07-31 2005-03-03 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Vielzahl von optoelektronischen Halbleiterchips und optoeleketronischer Halbleiterchip

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08213712A (ja) * 1994-11-14 1996-08-20 Sharp Corp 共振器光学装置およびその製造方法
US6100104A (en) * 1997-09-19 2000-08-08 Siemens Aktiengesellschaft Method for fabricating a plurality of semiconductor bodies
JP2002249400A (ja) * 2001-02-22 2002-09-06 Mitsubishi Chemicals Corp 化合物半導体単結晶の製造方法およびその利用

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0262090A (ja) * 1988-08-29 1990-03-01 Matsushita Electric Ind Co Ltd 光半導体装置の製造方法
JPH02237021A (ja) 1989-03-09 1990-09-19 Fujitsu Ltd 半導体装置の製造方法
DE69115596T2 (de) 1990-08-24 1996-09-19 Nec Corp Verfahren zur Herstellung einer optischen Halbleitervorrichtung
DE69127952T2 (de) 1990-11-07 1998-03-05 Canon Kk III-V Verbindungs-Halbleiter-Vorrichtung, Drucker- und Anzeigevorrichtung unter Verwendung derselben, und Verfahren zur Herstellung dieser Vorrichtung
JPH05226781A (ja) 1992-02-12 1993-09-03 Fujitsu Ltd 半導体発光素子の製造方法
US5693962A (en) 1995-03-22 1997-12-02 Motorola Full color organic light emitting diode array
EP1081818B1 (en) * 1995-09-18 2004-08-18 Hitachi, Ltd. Semiconductor laser devices
DE19535777A1 (de) 1995-09-26 1997-03-27 Siemens Ag Optoelektronisches Halbleiter-Bauelement und Verfahren zur Herstellung
DE19715572A1 (de) * 1997-04-15 1998-10-22 Telefunken Microelectron Verfahren zum Herstellen von epitaktischen Schichten eines Verbindungshalbleiters auf einkristallinem Silizium und daraus hergestellte Leuchtdiode
JPH11330548A (ja) * 1998-05-15 1999-11-30 Showa Denko Kk Ｉｉｉ−ｖ族窒化物半導体発光素子及びその製造方法
US6255198B1 (en) 1998-11-24 2001-07-03 North Carolina State University Methods of fabricating gallium nitride microelectronic layers on silicon layers and gallium nitride microelectronic structures formed thereby
JP3470623B2 (ja) 1998-11-26 2003-11-25 ソニー株式会社 窒化物系ｉｉｉ−ｖ族化合物半導体の成長方法、半導体装置の製造方法および半導体装置
DE19911717A1 (de) 1999-03-16 2000-09-28 Osram Opto Semiconductors Gmbh Monolithisches elektrolumineszierendes Bauelement und Verfahren zu dessen Herstellung
JP2001284641A (ja) * 2000-03-31 2001-10-12 Sony Corp 画像表示素子
JP3882539B2 (ja) * 2000-07-18 2007-02-21 ソニー株式会社 半導体発光素子およびその製造方法、並びに画像表示装置
AU2001280097A1 (en) 2000-08-18 2002-03-04 Showa Denko K.K. Method of fabricating group-iii nitride semiconductor crystal, metho of fabricating gallium nitride-based compound semiconductor, gallium nitride-based compound semiconductor, gallium nitride-based compound semiconductor light-emitting device, and light source using the semiconductor light
JP4724924B2 (ja) 2001-02-08 2011-07-13 ソニー株式会社 表示装置の製造方法
JP3690340B2 (ja) 2001-03-06 2005-08-31 ソニー株式会社 半導体発光素子及びその製造方法
AU2002334906A1 (en) * 2001-10-09 2003-04-22 Infinera Corporation Transmitter photonic integrated circuits (txpic) and optical transport networks employing txpics
JP2003158296A (ja) * 2001-11-22 2003-05-30 Sharp Corp 窒化物半導体発光デバイスチップとその製造方法
DE10206751A1 (de) * 2001-12-21 2003-07-03 Aixtron Ag Verfahren zum Abscheiden von III-V-Halbleiterschichten auf einem Nicht -III-V-Substrat
TW561526B (en) * 2001-12-21 2003-11-11 Aixtron Ag Method for depositing III-V semiconductor layers on a non-III-V substrate
JP3912117B2 (ja) * 2002-01-17 2007-05-09 ソニー株式会社 結晶成長方法、半導体発光素子及びその製造方法
JP3782357B2 (ja) * 2002-01-18 2006-06-07 株式会社東芝 半導体発光素子の製造方法
DE10335081A1 (de) 2003-07-31 2005-03-03 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Vielzahl von optoelektronischen Halbleiterchips und optoeleketronischer Halbleiterchip
JP5194334B2 (ja) 2004-05-18 2013-05-08 住友電気工業株式会社 Ｉｉｉ族窒化物半導体デバイスの製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08213712A (ja) * 1994-11-14 1996-08-20 Sharp Corp 共振器光学装置およびその製造方法
US6100104A (en) * 1997-09-19 2000-08-08 Siemens Aktiengesellschaft Method for fabricating a plurality of semiconductor bodies
JP2002249400A (ja) * 2001-02-22 2002-09-06 Mitsubishi Chemicals Corp 化合物半導体単結晶の製造方法およびその利用

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
J. W. Yang 등, "Selective area deposited blue GaN-InGaN multiple-quantum well light emitting diodes over silicon substrates", Applied Physics Letters, vol. 76, 2000. 1. 17. *

Also Published As

Publication number Publication date
CN1830065A (zh) 2006-09-06
WO2005013316A2 (de) 2005-02-10
WO2005013316A3 (de) 2005-03-31
EP1649498A2 (de) 2006-04-26
EP1649498B1 (de) 2015-04-29
TW200507305A (en) 2005-02-16
CN100479098C (zh) 2009-04-15
JP5403870B2 (ja) 2014-01-29
KR20060041290A (ko) 2006-05-11
US7896965B2 (en) 2011-03-01
US20070190753A1 (en) 2007-08-16
TWI266433B (en) 2006-11-11
JP2007500935A (ja) 2007-01-18
DE10335081A1 (de) 2005-03-03

Similar Documents

Publication Publication Date Title
KR102237398B1 (ko) 발광 다이오드를 포함하는 광전자 디바이스 제조 방법
KR20160113042A (ko) 발광 다이오드를 포함하는 광전자 디바이스
CN105637636B (zh) 用于制造光电子半导体器件的方法和光电子半导体器件
KR101549764B1 (ko) 광전 반도체 칩 및 광전 반도체 칩을 제조하기 위한 방법
US8362506B2 (en) Optoelectronic semiconductor body
TWI504020B (zh) 從磊晶層分離成長基板的方法、使用該方法製造發光二極體的方法以及藉由該方法製造的發光二極體
JP2013528953A (ja) オプトエレクトロニクス半導体チップの製造方法、および、オプトエレクトロニクス半導体チップ
JPH09293893A (ja) 光半導体装置
KR20150097556A (ko) 광전 반도체 칩을 제조하기 위한 방법 및 광전 반도체 칩
KR102658970B1 (ko) 다이오드 어레이를 구비하는 광전자 장치
KR20210006373A (ko) 다이오드 매트릭스를 갖는 광전자 디바이스를 제조하기 위한 프로세스
KR101154168B1 (ko) 다수의 광전자 반도체 칩을 제조하는 방법 및 광전자반도체 칩
CN114788003A (zh) 形成单片发光二极管前驱体的方法
KR101148632B1 (ko) 다수의 광전자 반도체 칩을 제조하는 방법 및 광전자반도체 칩
KR20140022408A (ko) 반도체 바디의 제조 방법
KR101554290B1 (ko) 애벌란치 포토다이오드
KR102333214B1 (ko) 다수의 반도체 칩을 제조하기 위한 방법 및 반도체 칩
US11011504B2 (en) Optoelectronic semiconductor chip and method of producing an optoelectronic semiconductor chip
US20220077367A1 (en) Method of producing an optoelectronic component and optoelectronic component
WO2021110478A1 (de) Optoelektronisches halbleiterbauelement mit einzeln ansteuerbaren kontaktelementen und verfahren zur herstellung des optoelektronischen halbleiterbauelements
KR101172555B1 (ko) Ⅲ-ⅴ 화합물 반도체 재료 위에 도포될 다수의 층을포함하는 반사성 층 시스템
KR20240046585A (ko) 광전자 구성요소, 구성요소 유닛 및 이를 제조하는 방법
KR20230077839A (ko) 비발광 3족 질화물 반도체 적층체를 제조하는 방법
DE102016104584A1 (de) Licht emittierende Vorrichtung und Verfahren zur Herstellung einer Licht emittierenden Vorrichtung

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150521

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160519

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170518

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180518

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190523

Year of fee payment: 8