KR101172555B1 - Ⅲ-ⅴ 화합물 반도체 재료 위에 도포될 다수의 층을포함하는 반사성 층 시스템 - Google Patents

Ⅲ-ⅴ 화합물 반도체 재료 위에 도포될 다수의 층을포함하는 반사성 층 시스템 Download PDF

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Abstract

본 발명은 반사성 층 시스템을 제조하기 위한 방법 및 III-V 화합물 반도체 재료(4)에 도포될 반사성 층 시스템에 관한 것이다. 본 발명에서는 PSG(phosphosilicate glass)를 함유한 유전층(1)이 III-V 화합물 반도체 재료(4)에 직접 도포된다. 그런 다음 실리콘 질화물(Silicon Nitride)을 함유한 제 2 층(2)이 상기 제 1 층을 덮고, 최종적으로 금속층(3)이 도포된다.

Description

Ⅲ-Ⅴ 화합물 반도체 재료 위에 도포될 다수의 층을 포함하는 반사성 층 시스템{REFLECTIVE LAYERED SYSTEM COMPRISING A PLURALITY OF LAYERS THAT ARE TO BE APPLIED TO A III-V COMPOUND SEMICONDUCTOR MATERIAL}
본 발명은 광전 반도체 칩의 III-V 화합물 반도체 재료 위에 도포되기 위한 다수의 층을 갖는 반사성 층 시스템에 관한 것이다.
광전 반도체 칩의 외부면과 내부 모두에 주로 광선의 편향을 위한 반사성 층들이 존재하는데, 이때 대부분 반사성 층들이 모든 공간 방향으로 높은 반사율을 갖는 것이 요구된다. 이에 대한 척도로서 적분 반사율(Rint)이 사용될 수 있다. 이 경우, 하기와 같이 층 시스템에 의해 반사된 강도(R(
Figure 112007004835696-pct00001
))가 반사되는 각도 범위에 걸쳐 표준 적분된다.
Figure 112007004835696-pct00002
모든 입체각에 걸쳐 높은 반사율을 갖는 반사성 층을 얻기 위해, 순수한 금속층 외에 낮은 굴절률을 갖는 유전층(dielectric layer)과 반사성 금속층의 복합 층도 사용될 수 있다.
유전층의 재료로는 예컨대 굴절률이 낮다는 이유 때문에 실리콘 산화물이 사용될 수 있다. 그러나 실리콘 산화물은 III-V 화합물 반도체 재료 위에 반사성 층 시스템을 형성하는데 있어서, III-V 화합물 반도체의 열팽창 계수와 현저히 다른 열팽창 계수를 갖는다는 단점이 있으며, 이러한 단점은 접합과 관련한 문제들을 야기할 수 있다.
본 발명의 목적은, III-V 화합물 반도체 재료 위에 도포되기 위한, 최적의 적분 반사율 및 최적의 안정성을 가진 반사성 층 시스템 및 그러한 반사성 층 시스템을 제조하는 방법을 제공하는 것이다.
상기 목적은 청구항 제1항의 특징들을 갖는 반사성 층 시스템을 통해 달성된다.
상기 반사성 층 시스템의 바람직한 개선예들은 종속 청구항들에 제시된다.
본 발명에 따른 반사성 층 시스템에서는, 상기 반사성 층 시스템이 제공될 III-V 화합물 반도체 표면에 PSG(phosphosilicate glass)를 함유한 유전층이 존재한다. III-V 화합물 반도체 표면에서 볼 때 유전층 위에, 바람직하게는 바로 위에, 추가 금속층이 이어진다. 상기 유전층은 상기 III-V 화합물 반도체 표면 바로 위에 놓이는 것이 바람직하다.
층 시스템 위에 예컨대 금을 함유한 층과 같은 추가 층들도 존재할 수 있으며, 상기 추가 층들은 반사성 층 시스템의 표면을 압력 및 온도를 가하여 다른 표면들과 접합하는데 사용될 수 있다.
순수한 실리콘 산화물층에 비해, PSG를 함유한 유전층은 인산염 함량에 따라 열팽창 계수가 변동할 수 있다는 장점을 갖는다. 따라서 유전층의 열팽창 계수를 특히 III-V 화합물 반도체의 열팽창 계수에 매칭시킬 수 있다. 그럼으로써 예컨대 III-V 화합물 반도체 표면 위에 순수한 실리콘 산화물 층이 도포되는 경우에 서로 상이한 열팽창 계수로 인해 발생할 수 있는 접합 문제가 방지된다.
또한, 문서 "Physical Properties of Phosphorus-Silica Glass in Fiber Preforms"(Journal of Communications Technology and Electronics, 1998, 43, 4, 480-484 p.)에 제시된 바와 같이, PSG를 함유한 층의 굴절률은 순수 실리콘 산화물 층의 굴절률과 큰 차이가 없다. 상기 문서의 공개 내용은 본 명세서에 인용의 형태로 기록될 것이다.
상기 방식으로 형성된 반사성 층 시스템은 충분한 기계적 안정성을 갖는 동시에 최적의 적분 반사율을 지닌다.
PSG를 함유한 유전층과 III-V 화합물 반도체 기판 사이에, 예컨대 접착 매개의 목적으로, 몇 개의 분자층으로 이루어진 추가의 층들이 존재할 수도 있다.
반사성 층 시스템은 III-V 화합물 반도체 재료와 유사한 광학 특성을 갖는 다른 재료(예: 아연 셀레나이드(zinc selenide)) 위에 제공될 수도 있다.
유전층과 금속층 사이에 바람직하게 밀봉층이 존재하고, 상기 밀봉층은 칩 주변에 대해 상기 유전층을 밀봉하여 습기로부터 전반적으로 보호한다. PSG는 인산염 함량에 따라 강력한 흡습성을 가지며, 그로 인해 물과 결합되면 인산이 발생할 수 있기 때문에, 금속층이 프로세스 기술적으로 유전층 위에 직접 충분히 효과적으로 적층될 수 없는 경우에 특히 의미가 있을 수 있다.
상기 밀봉층이 실리콘 산화물을 함유하거나(반드시 화학량론에 따를 필요는 없음) 또는 SiOxNy(0≤x≤1, 0≤y≤1 및 x+y=1)를 함유하는 것이 바람직하다. 이러한 재료는 반사될 전자기 방사선을 전반적으로 투과시키고, 상기 재료 위에 놓이는 금속층을 위한 우수한 접합 베이스로서의 역할을 하는 장점을 제공한다.
반사성 층 시스템의 매우 바람직한 한 실시예에서는, 유전층의 열팽창 계수가 III-V 화합물 반도체 재료의 열팽창 계수에 매칭되도록 상기 유전층의 인산염 함량이 선택되며, 이로써 바람직하게 접착 특성이 현저히 개선된다.
반사성 층 시스템의 또 다른 매우 바람직한 한 실시예에서는 금속층이 금, 아연, 은 및 알루미늄으로 구성된 그룹으로부터 적어도 하나의 재료를 함유한다.
상기 금속층 밑에 접착 매개를 위한 추가의 층이 놓일 수도 있다. 그러한 접착 매개층은 바람직하게 Cr 또는 Ti를 함유한다.
바람직하게는 반사성 층 시스템의 금속층 위에 TiW:N을 포함하는 제 4 배리어 층이 놓인다. 여기서 TiW:N은 Ti와 W가 질소 분위기에서 동시에 하나의 표면상에 적층됨으로써 형성되는 층 재료를 가리킨다. 그 대안으로 또는 부가로 배리어 층이 Ni, Nb, Pt, Ni:V, TaN 또는 TiN도 함유할 수 있다.
배리어 층은 상기 배리어 층 하부에 놓이는 반사성 층 시스템의 적어도 일부 층을 주변 환경 또는 추가 프로세스에 의한 유해한 영향으로부터 보호하는 역할을 해야 한다. 따라서 그러한 층은 예컨대 반사성 층 시스템이 예컨대 추후 납땜 공정에서 금속 용융물과 접촉되는 것을 막는 보호물로서 적층될 수 있다. 선택적으로 상기 배리어 층이 주변의 습기에 대한 배리어 층을 의미할 수도 있다. 이는 예컨대 하부 층들 중 하나가 은 이동(silver migration)을 예방하기 위해 은을 함유하는 경우에 유용하다.
바람직하게는 전기 접촉을 위해 전도성 접촉점들이 반사성 층 시스템을 관통하여 형성되고, 상기 전도성 접촉점들에 의해 III-V 반도체 재료에서부터 모든 절연층을 통하여 전도성 연결이 이루어진다. 이로써 예컨대 박막 LED 칩의 활성층 시퀀스의 배면이 전기적으로 접촉될 수 있다.
또한, 본 발명의 한 바람직한 실시예에서는 반사성 층 시스템의 개별 층들 또는 모든 층들이 III-V 반도체 표면의 부분 영역에만 형성될 수 있다. 이러한 방식으로 반사성 층 시스템은 칩의 기능이 필요한 부분에만 완전하게 형성된다. III-V 반도체 표면이 구조화되면, 상기 구조화된 해당 구조에 맞추어 상기 III-V 화합물 반도체 표면 상에 상기 층들이 적층될 수 있다.
반사성 층 시스템은 GaN, GaP 또는 GaAs를 기재로 하는 III-V 화합물 반도체 재료 위에 적층되는 것이 특히 바람직하다.
이와 관련하여 "GaN을 기재로 하는 III-V 화합물 반도체 재료"라 함은 바람직하게 AlnGamIn1-n-mN(0≤n≤1, 0≤m≤1 및 n+m≤1)을 함유한 재료를 말한다. 이때 상기 재료가 반드시 전술한 화학식에 따른 수학적으로 정확한 조성을 가질 필요는 없다. 오히려 하나 이상의 도펀트 및 상기 재료 특유의 물리적 특성과 전반적으로 다르지 않은 추가의 성분을 함유할 수 있다. 상기 화학식은 단순화를 위해 결정 격자의 필수 요소(Al, Ga, In, N)만을 포함하지만, 상기 요소들은 부분적으로 소량의 다른 물질로 대체될 수 있다.
"GaP를 기재로 하는 III-V 화합물 반도체 재료"라 함은 바람직하게 AlnGamIn1-n-mP(0≤n≤1, 0≤m≤1 그리고 n+m≤1)을 함유한 재료를 말한다. 이때 상기 재료가 반드시 전술한 화학식에 따른 수학적으로 정확한 조성을 가질 필요는 없다. 오히려 하나 이상의 도펀트 및 상기 재료 특유의 물리적 특성과 전반적으로 다르지 않은 추가의 성분을 함유할 수 있다. 상기 화학식은 단순화를 위해 결정 격자의 필수 요소(Al, Ga, In, P)만을 포함하지만, 상기 요소들은 부분적으로 소량의 다른 물질로 대체될 수 있다.
"GaAs를 기재로 하는 III-V 화합물 반도체 재료"라 함은 바람직하게 AlnGamIn1-n-mAs(0≤n≤1, 0≤m≤1 그리고 n+m≤1)을 함유한 재료를 말한다. 이때 상기 재료가 반드시 전술한 화학식에 따른 수학적으로 정확한 조성을 가질 필요는 없다. 오히려 하나 이상의 도펀트 및 상기 재료 특유의 물리적 특성과 전반적으로 다르지 않은 추가의 성분을 함유할 수 있다. 상기 화학식은 단순화를 위해 결정 격자의 필수 요소(Al, Ga, In, As)만을 포함하지만, 상기 요소들은 부분적으로 소량의 다른 물질로 대체될 수 있다.
본 발명에 따른 반사성 층 시스템은 특히 박막 발광 다이오드 칩(박막 LED 칩)에 사용하기에 매우 적합한데, 그 이유는 그러한 경우 상기 반사성 층 시스템은 칩의 내부에 놓이며, 기계적으로 안정적인 스택들의 결합은 반도체 칩의 기능 및 신뢰도에 있어서 필수적이기 때문이다.
박막 LED 칩은 특히 하기의 특징들을 갖는다.
- 전자기 방사선을 발생시킬 수 있는 활성 에피택셜 층 시퀀스의, 지지 부재를 향하는 제 1 주 표면에 상기 에피택셜 층 시퀀스 내에서 발생한 전자기 방사선의 적어도 일부를 상기 에피택셜 층 시퀀스로 재반사하는 반사성 층이 적층되거나 형성된다.
- 상기 에피택셜 층 시퀀스는 약 20㎛ 이하의 두께, 특히 약 10㎛의 두께를 갖는다.
바람직하게는 에피택셜 층 시퀀스가, 이상적인 경우 상기 에피택셜 층 시퀀스 내에서 광이 거의 에르고드 분포에 가까운 분포를 보이도록 하는 혼합 구조물을 갖는 적어도 1개의 면을 포함하는 적어도 하나의 반도체 층을 가진다. 다시 말해, 에피택셜 층 시퀀스는 가급적 에르고드적이고 확률적인(stochastic) 산란 특성을 갖는다.
박막 발광 다이오드 칩의 기본 원리가 예컨대 Appl. Phys. Lett. 63(16)(I. Schnitzer 외 공저, 1993. 10. 18, 2174-2176p.)에 기술되어 있으며, 상기 문서의 공개 내용은 본 출원서에 인용의 형태로 포함될 것이다.
박막 발광 다이오드 칩은 거의 람베르트(Lambert) 표면 방출기와 유사하다.
반사성 층 시스템의 모든 층 또는 일부 층은 화학 기상 증착법(CVD)을 이용하여 증착될 수 있다. 이 경우, 예컨대 플라스마 화학 기상 증착법(PECVD)이나 저압 화학 기상 증착법(LPCVD)이 이용될 수 있다.
PSG 박막의 증착에 있어서 영향 요인들이 Baliga 외 공저의 문서(B. J. Baliga 및 S.K. Ghandhi 저, 1973 J. Appl. Phys. 44, 3, 990p.)에 포함되어 있으며, 그 공개 내용은 본 출원서에 인용의 형태로 포함될 것이다.
상기 반사성 층 시스템 및 그의 제조 방법의 그 밖의 장점, 바람직한 실시예 및 개선예는 하기에 도 1a 내지 1c, 도 2a 및 2b, 도 3 및 도 4를 참고로 설명되는 실시예들을 통해 제시된다.
도 1a 및 1b는 III-V 화합물 반도체 표면 위의 반사성 층 시스템의 개략적인 단면도이다.
도 1c는 구조화된 III-V 화합물 반도체 표면 위의 반사성 층 시스템의 개략적인 단면도이다.
도 2a 및 2b는 상이한 전기 접촉점을 갖는, 구조화된 III-V 화합물 반도체 표면 위의 반사성 층 시스템의 개략적인 단면도이다.
도 3은 굴절률(n)=3.4인 기판 위에 놓인, 상이한 유전층들 및 금속층들로 이루어진 층 시퀀스들의 적분 반사율을 상기 유전층의 두께의 함수로서 기입한 그래프이다.
도 4는 전자기 방사선의 파장의 함수로서, 굴절률(n)=3.4인 기판 위에 실리콘 질화물로 된 유전층 및 금으로 된 금속층을 포함하는 층 시스템의 적분 반사율을 기입한 그래프이다.
실시예들과 도면에서 동일한 구성 요소 또는 동일 작용을 하는 구성 요소에는 동일한 도면 부호로 표시하였다. 도시된 도면 요소들, 특히 도시된 층들의 두께는 축척에 맞게 도시되지 않았다. 오히려 이해를 돕기 위해 부분적으로 과도하게 크게 도시된 곳도 있을 수 있다.
도 1a에 따른 반사성 층 시스템은 III-V 화합물 반도체 재료(4) 위에 PSG 재료로 된 유전층(1)을 포함하며, 상기 PSG의 인산염 함량은 상기 유전층(1)의 열팽창 계수가 상기 III-V 화합물 반도체 재료(4)의 열팽창 계수에 매칭되도록 약 20%이다. 인산염 함량의 변동에 따른 PSG의 열팽창 계수의 변동과 관련해서는 B. J. Baliga 및 S.K. Ghandhi 저, 1974, IEEE Trans. Electron Dev., ED21, 7, 410-764p.에 기술되어 있으며, 그 공개 내용은 본 출원서에 인용의 형태로 포함될 것이다. III-V 화합물 반도체 재료(4)에서 볼 때, 유전층(1)은 예컨대 금, 아연, 은 및 알루미늄 중 적어도 하나와 같은 금속을 함유한 금속층(3) 다음에 배치된다. 이 경우, 일반적인 층 두께는 유전층(1)은 700nm, 금속층(3)은 600nm이다. 금속층(3) 밑에는 예컨대 Cr 또는 Ti를 함유한 접착 매개층(7)이 존재할 수 있다.
도 1b에 따른 반사성 층 시스템에서는 유전층(1)과 금속층(3) 사이에 예컨대 SiN 또는 SiON으로 된 밀봉층(2)이 존재하며, 상기 밀봉층은 습기 및 주변의 다른 부정적인 영향에 대해 유전층(1)을 밀봉한다. 그러한 밀봉층은 일반적으로 50nm의 두께를 가질 수 있다.
배리어 층(6)으로서, 예컨대 TiW:N, Ni, Nb, Pt, Ni:V, TaN, TiN을 함유한 또 하나의 추가 층이 반사성 층 위에 적층될 수 있다. 그러한 배리어 층(6)은 반사 성 층 시스템 또는 상기 반사성 층 시스템의 일부 층들을 주변 또는 후속 프로세스의 영향으로부터 보호하는 역할을 한다.
특히 TiW:N은 일반적인 두께인 200nm의 두께를 갖는 배리어 층(6)으로서 상기 층 시스템 위에 적층될 수 있다.
도 1c에 따른 반사성 층 시스템은 각뿔대 형상들을 갖도록 구조화된 III-V 화합물 반도체 재료 위에 존재한다. 상기 반사성 층 시스템은 PSG를 함유한 유전층(1)으로 둘러싸여 있고, 상기 유전층은 다시 추가의 밀봉층(2)으로 밀봉되어 있다. 그 위에 연속하는 금속층(3)이 놓인다.
이러한 구조는 예컨대 측면 모서리와 같이 칩 주변의 습기와 접촉될 수 있는 노출된 영역을 전혀 갖지 않기 때문에, 유전층(1)의 더 나은 밀봉이 구현된다. 금속층(3)도 유전층(1)의 밀봉에 기여한다. 상기 층 시스템을 통해, 의도한 바대로 각뿔대(41)에서만 최적화된 반사 작용이 구현된다.
반사성 층 시스템을 통한 III-V 화합물 반도체 재료(4)의 전기 접촉을 위해 각뿔대(41) 위에 전기 접촉점들(5)이 형성될 수 있다. 도 2a에는 유전층(1) 및 밀봉층(2) 내에 구멍이 에칭된 다음 금속층(3)이 적층되는 방식으로 제조된 접촉점들(5)이 개략적으로 도시되어 있다. 이 경우, 금속 재료가 상기 구멍을 수직방향으로는 적어도 일부분을 그리고 수평 방향으로는 전체 면을 채움으로써, 상기 금속층(3)이 III-V 화합물 반도체 재료(4)와 관통 방식으로 도전 접속된다.
전술한 포토리소그래피 구조화법의 대안으로, 레이저 기법이 접촉점들(5)을 제조하는데 사용될 수도 있다. 이 경우, 예컨대 유전층(1) 및 -경우에 따라- 밀봉층(2) 내에 레이저를 이용하여 접촉점들(5)을 위한 윈도(window)가 형성된다. 상기 윈도 내에서는 III-V 화합물 반도체 재료(4)가 노출된다. 윈도는 예컨대 1㎛ 내지 20㎛의 직경을 가지며, 그에 따라 후속 프로세스 단계에서 상기 크기의 직경을 갖는 접촉점들(5)이 형성된다. 이어서 금속층(3)이 증착된다. 이때 금속 재료가 상기 윈도를 수직방향으로는 적어도 일부분을 그리고 수평 방향으로는 전체 면을 채움으로써, 상기 금속층(3)이 III-V 화합물 반도체 재료(4)와 관통 방식으로 도전 접속된다.
도 2b에는 전기 접촉점들(5)의 또 다른 가능 형상이 개략적으로 도시되어 있다. 도 2a에 따른 실시예에서의 접촉점들(5)과 달리, 본 접촉점들(5)의 수직 연장부는 적어도 유전층(1) 및 밀봉층(2)의 높이에 상응한다.
그러한 전기 접촉점들(5)은 예컨대 하기에 기술한 것처럼 제조될 수 있다.
제 1 단계에서 예컨대 감광성 래커 층으로 형성된 구조화된 마스크를 이용하여 유전층(1) 및 밀봉층(2) 내에 접촉점들(5)을 위한 윈도가 에칭된다. 이어서 그 위에 금속층(3)이 증착됨에 따라, 상기 금속 재료가 윈도를 수직방향으로는 적어도 일부분을 그리고 수평 방향으로는 전체 면을 채운다. 후속하는 한 단계에서는 래커 층이 예컨대 적절한 용매를 이용하여 제거되는데, 이때 래커 층 위에 놓인 금속층(3)의 일부도 제거됨으로써 전기 접촉점들(5)만 남는다. 반사성 층 시스템의 완성을 위해 이제 개별 접촉점들(5) 사이의 횡방향 전기 접속을 구현하는 금속층(3)이 적층될 수 있다.
이 경우에도, 포토리소그래피 기법을 이용한 접촉점들(5) 구조화의 대안으로, 전술한 레이저 기법을 이용한 접촉점들(5)의 구조화가 가능하다.
예컨대 반도체 재료와 같이 굴절률(n)이 3.4인 III-V 화합물 반도체 재료(4) 위에 유전층(1) 및 금속층(3)으로 형성된 반사성 층 시스템은 상기 유전층(1)이 질화규소 대신 이산화규소로 이루어지는 경우(도 3 참조)에 더 높은 적분 반사율을 갖는다. 이 경우, III-V 화합물 반도체 재료(4)는 굴절률이 3.4인 반도체 재료로 형성될 수 있다.
도 4에는 굴절률이 3.4인 (예컨대 반도체 재료로 된) III-V 화합물 반도체 재료(4) 위에 질화규소로 된 층 및 400nm 두께의 금으로 된 층으로 형성된 층 시스템의 반사된 전자기 방사선의 파장의 함수로서 적분 반사율의 값이 기입되어 있다. 여기서, 반사된 전자기 방사선의 파장에 따라 층 시스템의 적분 반사율이 증가하는 것을 볼 수 있다.
PSG(유전층(1))는 CVD 기법(예: PECVD 기법)을 이용하여 III-V 화합물 반도체 재료 위에 증착될 수 있다. PECVD 기법에서 사용된 기체 혼합물은 예컨대 순 산소 또는 산소 공급원으로서의 일산화이질소, 인 공급원으로서의 포스핀 또는 트리메틸포스파이트 및 실리콘 공급원으로서의 실란, 디실란, 디클로르실란, 디에틸실란 또는 테트라에톡시실란을 함유한다. 각각의 혼합물에 희석 기체로서 아르곤 또는 질소가 첨가될 수 있다. 특히 빈번하게 사용되는 기체 혼합물은 실란, 산소 및 포스핀 또는 테트라에톡시실란, 산소 및 포스핀을 함유한다. 상기 방식으로 증착된 PSG 층(유전층 (1))은 다음 프로세스 단계에서 원 위치에서(in situ) 실리콘 질화물(밀봉층(2))로 밀봉될 수 있다. 다음 단계에서는 이제 금속층(3)이 적층된다. 대안으로 LPCVD 기법도 사용될 수 있다.
반사성 층 시스템은, 상기 실시예들에서 기술된 것처럼, 예컨대 광자를 방출하는 활성층 시퀀스를 가진, GaN, GaAs 또는 GaP를 기재로 하는 III-V 화합물 반도 체 재료(4) 위에 적층될 수 있다. 이 경우에는 특히 박막 LED 칩의 광자 방출 활성층이 사용될 수 있다.
광자 방출 활성층 시퀀스는 예컨대 종래 기술에 따른 pn 접합, 이중 헤테로 구조물, 단일 양자 우물 구조물(SQW 구조물) 또는 다중 양자 우물 구조물(MQW 구조물)을 포함할 수 있다. 그러한 구조물은 당업자에게 공지되어 있으므로, 더 상세히 설명하지 않는다. 본 출원의 범주에서 양자 우물 구조물에는, 전하 캐리어 가둠(confinement)에 의해 상기 전하 캐리어의 에너지 상태가 양자화되는 모든 구조물이 포함된다. 특히 양자 우물 구조물이라는 명칭에 양자화 크기(dimensionality)에 대한 지시는 포함되지 않는다. 따라서 양자 우물 구조물은 특히 양자 우물, 양자선과 양자점 및 상기 구조물들의 모든 조합을 포함한다.
마지막으로, 본 발명은 명백히 상기 실시예들에만 제한되지 않으며, 일반적으로 설명한 기본 원리에 기초한 모든 실시예가 본 발명의 범주에 속한다. 또한, 상이한 실시예들의 상이한 요소들은 상호 결합될 수 있다.
본 특허 출원은 독일 특허 출원 제 102004031684.8-11호 및 제 102004040277.9-33호의 우선권을 주장하며, 상기 우선권 문서들의 공개 내용은 인용을 통해 본 특허 출원서에 포함될 것이다.
본 발명이 실시예들에 기초한 상기 설명에 의해 제한되는 것은 아니다. 오히려 본 발명은 각각의 새로운 특징뿐만 아니라 특히 청구항의 특징들의 각각의 조합을 내포하는 각각의 특징 조합을 포함하며, 이는 비록 상기 조합이 청구의 범위에 명시되어 있지 않더라도 마찬가지다.

Claims (19)

  1. III-V 화합물 반도체 재료(4) 위에 반사성 층 시퀀스를 갖는 광전 반도체 칩으로서,
    상기 III-V 화합물 반도체 재료(4) 위에 PSG(phosphosilicate glass)를 함유하는 유전층(1)이 존재하고,
    상기 유전층(1) 위에 금속을 함유한 금속층(3)이 존재하며,
    상기 유전층(1)과 상기 금속층(3) 사이에 밀봉층(2)이 존재하고, 상기 밀봉층(2)은 상기 유전층(1)을 밀봉하여 주변의 습기가 상기 유전층(1)으로 침투되는 것을 방지하며,
    상기 유전층(1)과 상기 밀봉층(2)은 개구를 갖고 상기 금속층(3)은 수평으로 상기 개구의 전체 면을 채우는,
    광전 반도체 칩.
  2. 제1항에 있어서,
    상기 유전층(1)은 노출되는 영역을 갖지 않도록 밀봉되는,
    광전 반도체 칩.
  3. 제1항에 있어서,
    상기 밀봉층(2)은 실리콘 질화물 또는 실리콘 산화 질화물을 함유하는,
    광전 반도체 칩.
  4. 제1항에 있어서,
    상기 밀봉층(2)은 SiOxNy를 함유하고,
    여기서, 0≤x≤1, 0≤y≤1 및 x+y=1인,
    광전 반도체 칩.
  5. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 PSG(phosphosilicate glass)의 인산염 함량은, 상기 유전층(1)의 열팽창 계수가 상기 III-V 화합물 반도체 재료(4)의 열팽창 계수에 매칭되도록 선택되는,
    광전 반도체 칩.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 금속층(3)은 금, 아연, 은 및 알루미늄으로 구성된 그룹으로부터의 적어도 하나의 재료를 함유하는,
    광전 반도체 칩.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 금속층(3)과 상기 유전층(1) 사이에 접착 매개층(7)이 존재하는,
    광전 반도체 칩.
  8. 제7항에 있어서,
    상기 금속층(3)과 상기 유전층(1) 사이의 상기 접착 매개층(7)은 Cr 또는 Ti를 함유하는,
    광전 반도체 칩.
  9. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 금속층(3) 위에 배리어 층(6)이 존재하고, 상기 배리어 층(6)은 TiW:N, Ni, Nb, Pt, Ni:V, TaN 및 TiN으로 형성된 그룹으로부터의 적어도 하나의 재료를 함유하는,
    광전 반도체 칩.
  10. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 반사성 층 시퀀스를 관통하여 전도성 접촉점들(5)이 형성되고, 상기 전도성 접촉점들에 의해 상기 III-V 화합물 반도체 재료에서부터 최상부 층까지의 전기 전도성 연결이 이루어지는,
    광전 반도체 칩.
  11. 제10항에 있어서,
    상기 접촉점들(5)은 에칭을 통해 형성되는,
    광전 반도체 칩.
  12. 제10항에 있어서,
    상기 접촉점들(5)은 레이저를 이용하여 형성되는,
    광전 반도체 칩.
  13. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 반사성 층 시퀀스의 층들 중 하나 이상의 층이 구조화되거나, 또는 상기 III-V 화합물 반도체 재료(4)의 표면이 구조화되거나, 또는 상기 반사성 층 시퀀스의 층들 중 하나 이상의 층 및 상기 III-V 화합물 반도체 재료(4)의 표면 모두가 구조화되는,
    광전 반도체 칩.
  14. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 III-V 화합물 반도체 재료(4)는 GaAs, GaN 또는 GaP를 기재로 하는 적어도 하나의 재료를 함유하는,
    광전 반도체 칩.
  15. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 광전 반도체 칩은 박막-발광 다이오드 칩인,
    광전 반도체 칩.
  16. 제15항에 대하여,
    상기 박막-발광 다이오드 칩은 전자기 방사선을 생성하기 위한 활성 에피택셜 층 시퀀스 및 지지 부재를 갖는,
    광전 반도체 칩.
  17. 제1항 내지 제4항 중 어느 한 항에 있어서,
    접촉점들이 상기 III-V 화합물 반도체 재료(4)의 전기적 접촉을 위해 상기 개구를 통해 형성되는,
    광전 반도체 칩.
  18. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 유전층(1)은 상기 III-V 화합물 반도체 재료(4)의 바로 위에 배치되는,
    광전 반도체 칩.
  19. 제13항에 있어서,
    상기 III-V 화합물 반도체 재료(4)의 상기 표면은 각뿔대 구조를 갖는,
    광전 반도체 칩.
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* Cited by examiner, † Cited by third party
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