KR101151472B1 - PCB within cavity and Fabricaring method of the same - Google Patents

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Abstract

본 발명은 캐비티를 구비하는 인쇄회로기판의 제조공정에 관한 것으로, 캐비티회로패턴을 포함하는 내층회로층을 구비하는 베이스회로기판을 형성하는 1단계와 상기 캐비티회로패턴 상부에 캐비티형성블럭을 형성하는 2단계, 그리고 상기 캐비티형성블럭을 둘러싸는 캐비티회로층을 형성하는 3단계를 포함하는 공정으로 이루어진다.
본 발명에 따르면, 회로기판 내에 캐비티(cavity)를 가지는 다층의 인쇄회로기판의 제조시, 캐비티를 형성할 빈공간을 에폭시 등의 이형성 수지로 형성 블럭을 구현하여 안정적인 캐비티를 형성할 수 있도록 함으로써, 정밀한 캐비티의 깊이(cavity depth) 관리가 가능하며, 캐비티 내부에 미리 형성된 회로에 영향을 미치지 않는 제조공정을 구현할 수 있는 효과가 있다.The present invention relates to a manufacturing process of a printed circuit board having a cavity, the first step of forming a base circuit board having an inner layer circuit layer including a cavity circuit pattern and to form a cavity forming block on the cavity circuit pattern And a step of forming a cavity circuit layer surrounding the cavity forming block.
According to the present invention, when manufacturing a multi-layer printed circuit board having a cavity in the circuit board, by implementing a forming block with a releasable resin such as epoxy in the empty space to form the cavity, it is possible to form a stable cavity, It is possible to precisely manage the cavity depth (cavity depth), it is possible to implement a manufacturing process that does not affect the circuit formed in the cavity.

Description

인쇄회로기판 및 그 제조방법{PCB within cavity and Fabricaring method of the same}Printed circuit board and its manufacturing method {PCB within cavity and Fabricaring method of the same}

본 발명은 기판의 일영역에 캐비티(cavity)가 구현되는 인쇄회로기판의 제조공정 및 그에 따라 제조되는 인쇄회로기판의 구조에 대한 것이다.The present invention relates to a manufacturing process of a printed circuit board in which a cavity is implemented in one region of the substrate, and a structure of a printed circuit board manufactured accordingly.

인쇄회로기판(PCB; Printed Circuit Board)은 전기 절연성 기판에 구리와 같은 전도성 재료로 회로라인 패턴을 인쇄형성시킨 것으로, 전자부품을 탑재하기 직전의 기판(Board)을 말한다. 즉 여러 종류의 많은 전자부품을 평판 위에 밀집 탑재하기 위해, 각 부품의 장착위치를 확정하고, 부품을 연결하는 회로라인(line pattern)을 평판 표면에 인쇄하여 고정한 회로기판을 의미한다. 이러한 인쇄회로기판은 일반적으로 단층 PCB와 PCB를 다층으로 형성한 빌드업 기판(Build-up Board), 즉 다층 PCB기판이 있다.A printed circuit board (PCB) is a printed circuit board pattern formed of a conductive material such as copper on an electrically insulating substrate, and refers to a board immediately before mounting an electronic component. In other words, in order to mount many kinds of electronic components on a flat plate, it means a circuit board in which a mounting position of each component is determined and a line pattern connecting the components is printed and fixed on the flat surface. Such printed circuit boards generally include a single-layer PCB and a build-up board in which multilayered PCBs are formed, that is, multilayer PCB substrates.

특히 최근에는 전자제품의 경박단소화를 위하여 시스템 집적화 기술이 요구되고 있으며 대응 기술로는 매립형 인쇄회로기판(Embedded PCB)와 캐비티형 인쇄회로기판(Cavity PCB)을 제조하는 기술이 주목받고 있다. 매립형 인쇄회로기판(Embedded PCB)은 표면에 실장되는 부품을 PCB 공정 중에서 완전히 매립하여 내장 부품 주위의 배선 설계 자유도가 높은 장점이 있는 반면에 내장 부품과 PCB 원자재의 호완성 및 불량 부품에 대한 재작업이 어렵고, 부품 검사 방법에 있어 제약이 발생하는 문제가 있다. In particular, in recent years, system integration technology is required to reduce the size and lightness of electronic products, and technologies for manufacturing embedded PCB and cavity PCB have been attracting attention as corresponding technologies. Embedded PCBs have the advantage of having a high degree of freedom in designing wiring around embedded components by completely embedding the components mounted on the surface during the PCB process, while reworking the incomplete and defective parts of embedded components and PCB raw materials. This is difficult, and there is a problem that constraints occur in the part inspection method.

캐비티 인쇄회로기판(Cavity PCB)의 경우 부품이 완전히 내부에 매립이 되지 않고 Chip이 실장되는 방향쪽으로 빈공간이 형성되는 캐비티(Cavity)에 실장함으로 설계자유도가 낮아지는 단점은 있으나 매립형 인쇄회로기판(Embedded PCB)에서 발생하는 문제점인 부품 재작업, 부품 검사에 있어 매우 효율적인 기술적 장점을 가지고 있다.In the case of cavity PCB, the design freedom is lowered because the component is not completely embedded in the cavity and the cavity is installed in the cavity where the empty space is formed toward the chip mounting direction. It has a very efficient technical advantage in parts rework and part inspection, which are problems in embedded PCB).

그러나 캐비티 인쇄회로기판(Cavity PCB)의 경우는 LTCC(: Law Temperature co-fired ceramic) 기반의 몰드 공정(Mold Process)이 적용되는 기술에서 많이 적용되어 왔으나, 다중 적층(Layer-by-layer) 기술인 PCB에서는 그 적용 사례가 극히 적다. 그 이유로는 정확한 캐비티 영역의 가공이 어렵고, PCB Process 중에 발생하는 도금, 이미지(Image), 에칭(Etching) 등의 공정에서 캐비티(Cavity) 내부 회로를 손상하는 문제가 발생해, 형성하기가 매우 어렵기 때문이다.Cavity PCB, however, has been applied in many cases in which mold process based on law temperature co-fired ceramic (LTCC) has been applied, but it is a multilayer-by-layer technology. On the PCB, there are very few applications. For this reason, it is difficult to form accurate cavity area and damage the internal circuit of cavity in the process of plating, image, etching, etc. generated during PCB process, which is very difficult to form. Because.

도 1a 및 도 1b는 종래의 기술에 따른 캐비티 인쇄회로기판의 캐비티 형성공정을 개략적으로 나타낸 개념도이다.1A and 1B are conceptual views schematically illustrating a cavity forming process of a cavity printed circuit board according to the related art.

도시된 것처럼, 다중의 절연층(1, 2, 3, 4, 5)가 적층된 구조에 각 절연체의 사이에 다수의 회로패턴(1a, 1b, 2a,3a,4a,6)이 형성되어 있는 인쇄회로기판에 전자소자칩이 실장될 위치인 캐비티(C)를 형성하는 공정은 매우 어려운 기술에 해당한다.As shown, a plurality of circuit patterns 1a, 1b, 2a, 3a, 4a, and 6 are formed between the insulators in a structure in which multiple insulating layers 1, 2, 3, 4, and 5 are stacked. The process of forming the cavity C, which is a position where the electronic device chip is to be mounted on the printed circuit board, is a very difficult technology.

즉, 도 1a에 도시된 것처럼, 완제품 상태의 적층이 이루어진 인쇄회로기판에서 캐비티(C)의 위치를 밀링 비트(Milling Bit; M)를 이용하여 선택적으로 가공하는 방식이 많이 이용되는데, 이러한 방식은 가공 정밀도가 ±5㎛로 관리되어야 하지만, 현실적으로는 50~100㎛ 정도로 관리되는바, 현실적으로 가공하기가 매우 어려우며, 가공 정밀성의 차이가 매우 심하게 되는바, 양산화 시 제품 신뢰도에 치명적인 문제로 작용하여 양산화의 문제점으로 나타나고 있다.That is, as shown in Figure 1a, a method for selectively processing the position of the cavity (C) using a milling bit (M) in a printed circuit board in which the laminated state of the finished product is made, a number of methods are used Machining precision should be controlled at ± 5㎛, but in reality it is managed at about 50 ~ 100㎛, it is very difficult to process in reality, and the difference in processing precision becomes very severe, which is a fatal problem for product reliability during mass production. It appears to be a problem.

또는, 도 1b 에 도시된 것처럼, 완제품의 상태에서 캐비티의 위치를 정밀하게 펀칭기(P)를 통해 정밀 펀칭(punching)함으로써 선택적으로 캐비티를 형성하는 방법이 적용될 수 있다. 그러나 이러한 방식은 C-stage의 기판을 펀칭날을 통해 펀칭하게 되므로, 캐비티 외벽의 손상이 필연적으로 발생하게 되며, 이러한 캐비티 외벽의 손상은 흡습으로 인한 CAF(Cathode Anode Filament) shot(프리프레그 내에 존재하는 글라스필라멘트가 펀칭으로 인해 벌어져서 PCB 내부의 비아들 사이에 전기적이 쇼트가 발생하는 현상), 디 라미레이션(Delamination), 캐비티 하부면의 손상 문제가 발생하게 되며, 펀징 지그(P)의 제작비용으로 인한 가격 상승 및 캐비티 디자인의 폭이 매우 협소해지는 문제로 이어지게 된다.Alternatively, as shown in FIG. 1B, a method of selectively forming a cavity by precisely punching the position of the cavity through the punching machine P in the state of the finished product may be applied. However, this method punches the substrate of the C-stage through the punching edge, which inevitably leads to damage of the cavity outer wall, and the damage of the cavity outer wall exists in the CAF (Cathode Anode Filament) shot (prepreg) due to moisture absorption. The glass filament is opened by punching, which causes electrical short between the vias in the PCB), de-lamination, damage to the lower surface of the cavity, and the production cost of the punching jig (P). As a result, the price rise and the width of the cavity design become very narrow.

본 발명은 상술한 과제를 해결하기 위하여 안출된 것으로, 본 발명의 목적은 회로기판 내에 캐비티(cavity)를 가지는 다층의 인쇄회로기판의 제조시, 캐비티를 형성할 빈공간을 에폭시 등의 이형성 수지로 형성 블럭을 구현하여 안정적인 캐비티를 형성할 수 있도록 함으로써, 정밀한 캐비티의 깊이(cavity depth) 관리가 가능하며, 캐비티 내부에 미리 형성된 회로에 영향을 미치지 않는 제조공정 및 이에 따른 인쇄회로기판의 구조를 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a void space for forming a cavity with a releasable resin such as epoxy in the manufacture of a multilayer printed circuit board having a cavity in the circuit board. By forming the forming block to form a stable cavity, it is possible to precisely manage the cavity depth (cavity depth), to provide a manufacturing process and the structure of the printed circuit board accordingly does not affect the pre-formed circuit inside the cavity There is.

상술한 과제를 해결하기 위하여 본 발명은 캐비티회로패턴을 포함하는 내층회로층을 구비하는 베이스회로기판을 형성하는 1단계; 상기 캐비티회로패턴 상부에 캐비티형성블럭을 형성하는 2단계; 상기 캐비티형성블럭을 둘러싸는 캐비티회로층을 형성하는 3단계;를 포함하는 인쇄회로기판의 제조방법을 제공할 수 있도록 한다.In order to solve the above problems, the present invention is a step of forming a base circuit board having an inner circuit layer including a cavity circuit pattern; Forming a cavity forming block on the cavity circuit pattern; And forming a cavity circuit layer surrounding the cavity forming block, thereby providing a method of manufacturing a printed circuit board.

또한, 본 제조방법에서의 상기 1단계는, a1) 절연층의 양면에 전기적으로 연결된 내층회로패턴을 구현하는 단계; a2) 상기 내층회로패턴 중 캐비티회로패턴 상에 솔더레지스트를 도포하여 패터닝하는 단계;를 포함하여 이루어질 수 있다.In addition, the first step in the manufacturing method, a1) implementing the inner circuit pattern electrically connected to both sides of the insulating layer; a2) applying and patterning a solder resist on the cavity circuit pattern among the inner circuit patterns;

특히, 본 발명에 따른 제조공정에서의 상기 2단계는, b1) 상기 내층회로패턴의 상부에 이형성수지층을 형성하는 단계; b2) 상기 이형성 수지층을 패터닝하여 상기 캐비티회로패턴의 영역 이하의 길이를 구비하는 캐비티형성블럭을 형성하는 단계; 를 포함하여 이루어질 수 있다. 이 경우, 상기 2단계의 상기 이형성수지층은 에폭시 수지이며, 이형성수지층의 패터닝은 레이저가공 또는 포토리소그라피 공정을 통해 구현될 수도 있다.In particular, the second step in the manufacturing process according to the present invention, b1) forming a release resin layer on the inner circuit pattern; b2) patterning the release resin layer to form a cavity forming block having a length less than or equal to an area of the cavity circuit pattern; . ≪ / RTI > In this case, the releasable resin layer of the second step is an epoxy resin, and the patterning of the releasable resin layer may be implemented through laser processing or photolithography.

또한, 상술한 제조공정에서의 상기 3단계는, c1) 상기 내층회로패턴 상에 절연층과 금속박막층을 적층하는 단계; c2) 상기 내층회로패턴과 금속박막층을 전기적으로 연결하는 비아홀을 가공하는 단계; c3) 상기 금속박막층을 패터닝하여 외각회로패턴을 형성하는 단계;를 포함하여 이루어질 수 있다. 이 경우 상기 c3)단계는 상기 캐비티형성블럭의 표면이 노출되도록 패터닝하도록 구현할 수 있다.In addition, the three steps in the above-described manufacturing process, c1) the step of laminating an insulating layer and a metal thin film layer on the inner circuit pattern; c2) processing a via hole electrically connecting the inner circuit pattern and the metal thin film layer; c3) forming the outer circuit pattern by patterning the metal thin film layer. In this case, step c3) may be implemented to pattern the surface of the cavity forming block to be exposed.

또한, 본 발명은 상기 c3)단계 이후에, 상기 외각회로패턴의 일영역에 솔더레지스트 패턴을 형성하는 단계를 더 포함할 수 있다.In addition, after the step c3), the present invention may further include forming a solder resist pattern in one region of the outer circuit pattern.

아울러, 상술한 본 발명에 따른 제조공정에서는 상기 3단계 이후에, 상기 캐비티형성블럭을 제거하는 공정을 더 포함할 수 있다.
In addition, the manufacturing process according to the present invention described above may further include a step of removing the cavity forming block after the three steps.

상술한 본 발명에 따른 제조공정에서의 캐비티의 형성공정에 추가하여 단차진 형상의 캐비티를 구현하는 제조공정을 설명하면 다음과 같다.Referring to the manufacturing process for implementing a cavity having a stepped shape in addition to the cavity forming process in the manufacturing process according to the present invention as follows.

전술한 1 단계 내지 3단계의 공정 이후에, 캐비티형성블럭을 제거하지 않고, d1) 상기 캐비티블럭의 상부에 제2캐비티형성블럭을 형성하는 단계; d2) 기판의 양면에 상기 제2캐비티형성블럭의 상부에 중심영역이 개구된 제2캐비티절연층을 포함하는 절연층을 적층하는 단계; d3) 상기 캐비티절연층 및 절연층의 전면을 덮는 금속박막층을 형성하는 단계; d4) 상기 금속박막층을 패터닝하여 제2외각회로층을 형성하는 단계;를 포함하는 인쇄회로기판의 제조방법을 제공하여 단차구조의 캐비티를 구현할 수도 있다. 물론 이후에는 상기 제2외각회로층의 일 영역을 커버하는 솔더레지스트 패턴을 형성하는 단계; 상기 제1 및 제2 커비티형성블럭을 제거하는 단계;를 더 포함하여 공정을 완성할 수도 있다.After the above steps 1 to 3, without removing the cavity forming block, d1) forming a second cavity forming block on top of the cavity block; d2) stacking an insulating layer including a second cavity insulating layer having a center region opened on both sides of the second cavity forming block on both sides of the substrate; d3) forming a metal thin film layer covering the cavity insulating layer and the entire surface of the insulating layer; d4) forming a second outer circuit layer by patterning the metal thin film layer to provide a method of manufacturing a printed circuit board, the cavity having a stepped structure. Of course, thereafter, forming a solder resist pattern covering a region of the second outer circuit layer; The method may further include removing the first and second cavity forming blocks.

또한, 본 발명에 따른 상술한 제조공정에서 상기 d1) 내지 d4) 단계가 적어도 2회 이상 반복되되, 제(n+1)캐비티형성블럭은 제n캐비티절연층 보다 긴 길이(d)를 구비하도록 형성하는 것도 가능하다.(단, n은 2 이상의 자연수이다). 특히, 이 경우 상기 길이(d)는 50~200㎛인 범위로 형성할 수 있다.
In addition, in the above-described manufacturing process according to the present invention, the steps d1) to d4) are repeated at least twice, so that the (n + 1) cavity forming block has a length d longer than the n-th cavity insulating layer. It is also possible to form (n is a natural number of 2 or more). In particular, in this case, the length (d) can be formed in the range of 50 ~ 200㎛.

상술한 제조공정에 따라 제조되는 인쇄회로기판의 구조는 다음과 같다.The structure of the printed circuit board manufactured according to the above-described manufacturing process is as follows.

구체적으로는, 전기적으로 연결되는 적어도 1 이상의 회로패턴을 구비하는 인쇄회로기판에 있어서, 상기 인쇄회로기판의 일 면에 형성되는 단차를 가지는 캐비티를 구비하되, 상기 캐비티의 바닥면에는 적어도 1 이상의 회로패턴이 노출되는 것을 특징으로 하는 인쇄회로기판을 구현할 수 있다.Specifically, in a printed circuit board having at least one circuit pattern electrically connected, a cavity having a step formed on one surface of the printed circuit board is provided, and at least one circuit on the bottom surface of the cavity The printed circuit board may be implemented to expose the pattern.

특히, 상술한 인쇄회로기판의 구조에서는 상기 인쇄회로기판의 캐비티 바닥면의 회로패턴의 일부에는 솔더레지스트패턴이 형성될 수 있다.In particular, in the above-described structure of the printed circuit board, a solder resist pattern may be formed on a part of the circuit pattern on the bottom surface of the cavity of the printed circuit board.

아울러, 상술한 캐비티의 외벽 측면의 상기 단차구조는 하부절연층이 상부절연층보다 긴 구조로 적층되며, 상기 하부 및 상부 절연층 간의 단차영역의 길이차이는 50~200㎛의 범위에서 형성되도록 구현할 수 있다.In addition, the stepped structure of the outer wall side of the cavity described above is a lower insulating layer is laminated in a structure longer than the upper insulating layer, the length difference of the stepped region between the lower and the upper insulating layer can be implemented to be formed in the range of 50 ~ 200㎛. Can be.

본 발명에 따르면, 회로기판 내에 캐비티(cavity)를 가지는 다층의 인쇄회로기판의 제조시, 캐비티를 형성할 빈공간을 에폭시 등의 이형성 수지로 형성 블럭을 구현하여 안정적인 캐비티를 형성할 수 있도록 함으로써, 정밀한 캐비티의 깊이(cavity depth) 관리가 가능하며, 캐비티 내부에 미리 형성된 회로에 영향을 미치지 않는 제조공정을 구현할 수 있는 효과가 있다.According to the present invention, when manufacturing a multi-layer printed circuit board having a cavity in the circuit board, by implementing a forming block with a releasable resin such as epoxy in the empty space to form the cavity, it is possible to form a stable cavity, It is possible to precisely manage the cavity depth (cavity depth), it is possible to implement a manufacturing process that does not affect the circuit formed in the cavity.

도 1a 및 도 1b는 종래의 기술에 따른 캐비티를 구현하는 인쇄회로기판의 제조공정을 개념적으로 도시한 도면이다.
도 2a는 본 발명에 따른 제조공정을 도시한 제조순서도이다.
도 2b 내지 도 2f는 본 발명에 따른 인쇄회로기판의 제조공정도이다.1A and 1B are conceptual views illustrating a manufacturing process of a printed circuit board implementing a cavity according to the related art.
Figure 2a is a manufacturing flow diagram illustrating a manufacturing process according to the present invention.
2b to 2f are manufacturing process diagrams of a printed circuit board according to the present invention.

이하에서는 첨부한 도면을 참조하여 본 발명에 따른 구성 및 작용을 구체적으로 설명한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성요소는 동일한 참조부여를 부여하고, 이에 대한 중복설명은 생략하기로 한다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.Hereinafter, with reference to the accompanying drawings will be described in detail the configuration and operation according to the present invention. In the description with reference to the accompanying drawings, the same components are given the same reference numerals regardless of the reference numerals, and duplicate description thereof will be omitted. The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.

본 발명은 캐비티를 구비한 인쇄회로기판의 제조공정에서 이형성 수지로 형성되는 캐비티형성블럭을 이용하여 캐비티 구현의 효율성을 높인 제조공정과 이를 통해 제조되는 인쇄회로기판의 신뢰성 높은 구조를 구현하는 것을 요지로 한다.The present invention is to implement a manufacturing process to increase the efficiency of the cavity implementation using a cavity forming block formed of a release resin in the manufacturing process of a printed circuit board having a cavity and to implement a highly reliable structure of the printed circuit board manufactured through the cavity. Shall be.

도 2a 내지 도 2f를 참조하여 본 발명의 제조순서 및 공정을 구체적으로 설명한다.Referring to Figures 2a to 2f will be described in detail the manufacturing procedure and process of the present invention.

본 발명은 구체적으로 캐비티회로패턴을 포함하는 내층회로층을 구비하는 베이스회로기판을 형성하는 1단계(S 1)와, 상기 캐비티회로패턴 상부에 캐비티형성블럭을 형성하는 2단계(S 2), 그리고 상기 캐비티형성블럭을 둘러싸는 캐비티회로층을 형성하는 3단계(S 3~S 4)를 포함하여 이루어진다.Specifically, the present invention provides a first step (S 1) of forming a base circuit board having an inner circuit layer including a cavity circuit pattern, and a second step (S 2) of forming a cavity forming block on the cavity circuit pattern. And forming a cavity circuit layer surrounding the cavity forming block (S 3 to S 4).

구체적으로는, 도시된 도 2b 내지 도 2f에 따른 공정도를 참조하여 보면 다음과 같다.Specifically, referring to the process diagram shown in Figures 2b to 2f shown as follows.

1. 베이스회로기판의 형성단계(S 1 단계)1. Formation step of base circuit board (S 1 step)

우선, 동박복합체(CCl)를 구성하는 절연층(110)의 양면에 형성되는 동박(111)에 필요한 비아홀(H)를 가공하고, 이후 상기 동박(111) 층을 패터닝하여 캐비티회로패턴(114)와 내층회로패턴(112)를 구현한다. 이 경우 상기 캐비티회로패턴(114)는 추후 외부로 노출되는 영역에 해당하는 바, 솔더레지스트(115)를 도포하거나 표면처리를 통해 보호 전처리를 수행할 수 있다. 이 경우 표면처리는 상기 솔더레지스트가 도포되지 않는 패턴 표면을 Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 삼원 합금을 이용하여 단층 또는 다층으로 표면처리 도금층(미도시)을 형성하는 등의 공정으로 구현할 수 있다.
First, via holes H required for the copper foil 111 formed on both surfaces of the insulating layer 110 constituting the copper foil composite CCl are processed, and then the copper foil 111 layer is patterned to form a cavity circuit pattern 114. And the inner circuit pattern 112. In this case, the cavity circuit pattern 114 corresponds to a region that is later exposed to the outside, and thus the protection pretreatment may be performed by applying the solder resist 115 or by surface treatment. In this case, the surface treatment is performed by coating the surface of the pattern on which the solder resist is not coated with a single layer or a multilayer using any one of Cu, Ni, Pd, Au, Sn, Ag, and Co, or a binary or ternary alloy thereof. Can be implemented by a process such as forming a si).

2. 캐비티형성블럭의 형성(S 2단계)2. Formation of cavity forming block (S 2 step)

다음으로, 상기 캐비티회로패턴(114)가 형성된 베이스회로기판의 표면에 이형성수지층(120)을 도포한다(S 21). 그리고 상기 이형성수지층(120)을 패터닝하여 캐비티형성블럭(121)을 구현한다. 상기 캐비티형성블럭(121)은 추후 캐비티가 형성될 공간을 확보하는 기능과 아울러 제조공정에서 캐비티회로패턴을 보호하는 역할을 수행한다.Next, the release resin layer 120 is coated on the surface of the base circuit board on which the cavity circuit pattern 114 is formed (S 21). The cavity forming block 121 is realized by patterning the releasable resin layer 120. The cavity forming block 121 serves to secure a space where a cavity is to be formed later, and also to protect a cavity circuit pattern in a manufacturing process.

상기 캐비티형성블럭(121)은 추후 캐비티의 사이즈와 동일한 크기로 형성됨이 바람직하며, 이 경우 캐비티형성블럭으로 이용되는 물질은 열이나 UV, 화학약품에 이형성을 가지는 성질을 가지는 물질을 이용하는 것이 바람직하며, 일례로서는 에폭시 수지를 들 수 있다. 특히 상기 캐비티 형성블럭을 에폭시로 구현하는 경우, 상기 에폭시(Epoxy)를 이용하여 이형성수지층을 형성하는 경우 성형공정시에, 캐비티(Cavity) 내부를 주변의 절연층의 재료로 사용되는 프리프레그(Prepreg), RCC(Resin coated copper; 절연층에 글라스필라멘트가 없는 재료) , ABF(Ajinomoto Build Up Film : 절연층에 글라스 filament가 없는 재료)와 같은 에폭시를 기반(Epoxy Base)으로 하는 재료에서 발생하는 에폭시(Epoxy)를 캐비티(Cavity) 내부로 침투되는 것을 방지하고 PCB 제조 공정상에서 발생할 수 있는 약품이 캐비티회로패턴에 영향을 미치지 않도록 보호한다. The cavity forming block 121 is preferably formed to be the same size as the size of the cavity in the future, in this case, the material used as the cavity forming block is preferably used a material having a property of having releasability to heat, UV, chemicals, As an example, an epoxy resin is mentioned. In particular, when the cavity forming block is embodied in epoxy, in the case of forming a releasable resin layer using the epoxy, a prepreg used as a material of the insulating layer around the cavity is formed during the molding process. Epoxy-based materials such as prepreg), resin coated copper (RCC) and glass-free filaments in insulating layers, and ABF (Ajinomoto Build Up Film). Prevents epoxy from penetrating into the cavity and protects the chemicals from the PCB manufacturing process from affecting the cavity circuit pattern.

이러한 캐비티형성블럭의 존재는 캐비티가 동일한 위치에서 원하는 높이로 자유롭게 구현가능하며 각층마다 캐비티(Cavity)를 보호하는 별도의 에폭시 층을 추가로 형성시킴으로써 원하는 크기 및 깊이를 정밀하게 형성할 수 있게 된다.The presence of such a cavity forming block can be freely realized at the same height of the cavity at the same position, and by forming an additional epoxy layer protecting the cavity for each layer, it is possible to precisely form the desired size and depth.

상기 이형성수지층(120)을 패터닝하는 공정은 포토리소그라피를 이용하거나 레이저가공(laser trimming), 프린팅(printing)을 통해 구현할 수 있다. 아울러 상기 캐비티형성블럭의 길이(CB) 캐비티회로패턴(114)의 길이(CA)보다 짧게 형성하는 것이 바람직하다. 이는 추후 캐비티를 단차지게 형성하는 경우 효율적이고 안정적인 제조공정을 확보할 수 있게 한다. 이에 대해서는 추후 설명하기로 한다.
The process of patterning the releasable resin layer 120 may be implemented by using photolithography, laser trimming, or printing. In addition, it is preferable that the length CB of the cavity forming block is shorter than the length CA of the cavity circuit pattern 114. This makes it possible to secure an efficient and stable manufacturing process in the case of forming the cavity step by step. This will be described later.

3. 캐비티회로층의 형성단계(S 3~S 4단계)3. Formation step of cavity circuit layer (S 3 ~ S 4 steps)

이후, 상기 캐비티형성블럭(121)을 둘러싸는 캐비티회로층을 형성하는 공정이 수행된다. 상기 캐비티회로층이란 상기 캐비티형성블럭(121)의 주변을 둘러싸는 절연층(130)과 상부에 금속박막층(140)을 포함하는 공정이다. 물론 동시에 캐비티형성블럭이 형성되지 않는 반대편 베이스회로기판면에는 일반적인 절연층과 금속박막층이 적층될 수 있다(S 31~S 32단계).Thereafter, a process of forming a cavity circuit layer surrounding the cavity forming block 121 is performed. The cavity circuit layer is a process including an insulating layer 130 surrounding the periphery of the cavity forming block 121 and a metal thin film layer 140 thereon. Of course, at the same time, the general insulating layer and the metal thin film layer may be stacked on the opposite base circuit board surface on which the cavity forming block is not formed (S 31 to S 32).

다음으로, 도 2c를 참조하여 보면, 베이스회로기판의 내층회로패턴과 외부에 금속박막층을 전기적으로 연결하기 위한 비아홀(H1, H2) 형성공정이 추가될 수 있으며(S 41~S 42), 이는 비아홀 가공후 비아홀 측면을 도금처리(141)하거나 비아홀 내부를 금속물질을 통해 충진하는 공정으로 구현될 수 있다.Next, referring to FIG. 2C, a via hole (H1, H2) forming process for electrically connecting the inner circuit pattern of the base circuit board and the metal thin film layer to the outside may be added (S 41 to S 42). After the via hole processing, the via hole may be plated 141 or the via hole may be filled with a metal material.

이후, 상기 금속박막층(140)을 패터닝하여 외각회로패턴(142)를 형성한다. 물론 이 경우 상기 외각회로패턴의 일영역에 솔더레지스트층(150)을 형성하거나 상술한 바처럼, 솔더레지스트층이 형성되지 않는 회로패턴의 표면을 도금 처리하는 공정이 추가로 이어질 수 있다(S 43~S 44). 상기 외각회로패턴(142)은 기본적으로 상기 제2캐비티형성블럭(121)의 표면이 노출되는 구조로 구현하는 것이 바람직하다.
Thereafter, the metal thin film layer 140 is patterned to form an outer circuit pattern 142. Of course, in this case, a process of forming the solder resist layer 150 in one region of the outer circuit pattern or plating the surface of the circuit pattern on which the solder resist layer is not formed may be additionally performed (S 43). ~ S 44). Preferably, the outer circuit pattern 142 may have a structure in which the surface of the second cavity forming block 121 is exposed.

4. 캐비티형성블럭의 제거단계(S 5단계)4. Removing the cavity forming block (S step 5)

캐비티의 구조를 단일층으로 형성하는 경우에는 상술한 캐비티 형성블럭을 제거하는 공정이 수행될 수 있다.When the structure of the cavity is formed in a single layer, a process of removing the cavity forming block described above may be performed.

도 2d를 참조하여 보면, 상기 캐비티형성블럭(121)을 제거하는 공정은, 캐비티형성블럭을 구성하는 물질에 따라 다른 공정이 수행될 수 있으며, 여기에는 UV 경화공정, 또는 열처리공정, 또는 화학약품을 통한 에칭처리 등의 공정이 적용될 수 있다.Referring to FIG. 2D, the process of removing the cavity forming block 121 may be performed according to a material constituting the cavity forming block, and may include UV curing, heat treatment, or chemicals. Process such as etching through may be applied.

일례로, 상기 캐비티형성블럭(121)을 에폭시 수지로 구현하는 경우, 에폭시는 UV에의 한 영향을 받지 않는 특성으로 강한 UV를 조사하는 경우 쉽게 이형되게 되며, 또는 고열(200℃이상)을 처리하여 열화시켜 밀착력을 제거함으로써 쉽게 이형시킬 수 도 있다. 이에 본 발명에서는 캐비티(Cavity)가 형성되는 공간의 하부의 회로패턴을 캐비티형성블럭(Epoxy Layer)으로 보호하되, 상기 캐비티형성블럭이 밀착력을 가지면서 PCB 공정 중에서 영향을 받지 않는 특수 처리(UV, 고열, 화학약품)을 통하여 쉽게 밀착력을 제거할 수 있는 재료(에폭시)를 사용하여 제조공정의 효율성을 도모할 수 있게 된다. 본 발명에 따른 공법을 이용하면 정밀한 설비를 이용한 물리적 가공이 필요하지 않으며 캐비티(Cavity) 내부를 PCB 공정 중에 형성하는 에폭시층(Epoxy Layer)로 보호함으로써 원하는 설계 구조의 캐비티를 정밀하게 구현할 수 있게 된다.
For example, when the cavity forming block 121 is implemented with an epoxy resin, epoxy is easily released when irradiated with strong UV due to a property not affected by UV, or by treating high heat (200 ° C. or more). It can also be easily released by deterioration to remove adhesion. Therefore, in the present invention, while protecting the circuit pattern of the lower part of the space in which the cavity (cavity) is formed by the cavity forming block (Epoxy Layer), while the cavity forming block has a close adhesion and is not affected in the PCB process special processing (UV, It is possible to improve the efficiency of the manufacturing process by using a material (epoxy) that can be easily removed through high heat and chemicals). The method according to the present invention does not require physical processing using precise equipment, and it is possible to precisely implement a cavity having a desired design structure by protecting the inside of the cavity with an epoxy layer formed during the PCB process. .

5. 단차구조의 캐비티의 제조공정5. Manufacturing process of cavity of stepped structure

본 발명에서는 상술한 S 5단계의 캐비티제거공정을 수행하는 대신, 별도의 이형성 수지층을 이용하여 캐비티형성블럭을 순차로 적층하여 단차구조의 캐비티를 구현하는 공정으로 구성할 수도 있다.In the present invention, instead of performing the cavity removing process of step S5 described above, the cavity forming block may be sequentially stacked using a separate release resin layer to implement a cavity having a stepped structure.

상술한 제조공정단계 중 S 5 단계를 거치지 않고, S 2~S 4공정을 반복하는 공정이 수행되도록 한다.In the above-described manufacturing process step, the process of repeating the steps S 2 to S 4 is performed without going through step S 5.

즉, 도 2d 내지 도 2f를 참조하여 보면, S 4단계의 종료 후, 상기 캐비티형성블럭(121)이 형성된 캐비티회로층의 상면에 이형성수지층(210)을 다시 도포하는 공정이 수행되도록 공정을 구성한다(S 6). 이후, 상기 캐비티형성블럭을 패터닝하여 제2캐비티형성블럭(211)을 구현하고(S 7), 상기 캐비티형성블럭(211)을 둘러싸는 절연층(220)과 금속박막층(230)을 적층하는 공정이 수행될 수 있다(S 8) . 이 경우 종래의 공정과는 다른 점은 제2캐비티형성블럭(211)의 길이를 원래의 캐비티형성블럭(121)의 길이보다 길게 형성하는 점에 있다.That is, referring to FIGS. 2D to 2F, after the end of step S4, the process of applying the releasable resin layer 210 to the upper surface of the cavity circuit layer on which the cavity forming block 121 is formed is performed. Configure (S 6). Thereafter, the cavity forming block 211 is patterned to implement the second cavity forming block 211 (S 7), and the insulating layer 220 and the metal thin film layer 230 surrounding the cavity forming block 211 are laminated. This can be done (S 8). In this case, the difference from the conventional process is that the length of the second cavity forming block 211 is longer than the length of the original cavity forming block 121.

이후에는 상술한 S 4의 공정순서처럼, 필요한 비아홀(H)을 구현 및 충진공정이 수행될 수 있으며(S 83), 이후 상기 금속박막층을 패터닝하여 외각회로패턴(231)을 구현한다. 상기 외각회로패턴(231)은 기본적으로 상기 제2캐비티형성블럭(211)의 표면이 노출되는 구조로 구현하는 것이 바람직하다.Subsequently, as in the above-described process sequence of S 4, a necessary via hole H may be implemented and a filling process may be performed (S 83). Then, the metal thin film layer is patterned to implement the outer circuit pattern 231. Preferably, the outer circuit pattern 231 has a structure in which the surface of the second cavity forming block 211 is exposed.

상술한 공정은 캐비티의 깊이와 형상을 원하는 만큼 반복하여 수행될 수 있다. 즉 상기 S 6~S 8단계가 2회 이상 반복될 수 있다. 이 경우 아래에 존재하는 캐비티형성블럭은 그 상부에 형성되는 캐비티형성블럭보다 짧은 길이를 갖도록 한다. 즉, (n+1)캐비티형성블럭은 제n캐비티절연층 보다 긴 길이(d)를 구비하도록 형성하는 것이 바람직하다.(단, n은 2 이상의 자연수이다). 이는 추후 캐비티의 구조의 안정성을 확보하기 위하여 단차진 형상의 캐비티를 구현하기 위함이며, 나아가 이웃하는 캐비티형성블럭 간의 길이의 차이를 발생시키는 단차영역은 50~200㎛의 범위에서 형성되어 단차 패턴이 무너지지 않도록 함이 바람직하다.The above-described process may be performed by repeating the depth and shape of the cavity as desired. That is, the steps S 6 to S 8 may be repeated two or more times. In this case, the cavity forming block existing below has a shorter length than the cavity forming block formed thereon. That is, the (n + 1) cavity forming block is preferably formed to have a length d longer than the n-th cavity insulating layer (where n is a natural number of 2 or more). This is to implement a cavity having a stepped shape in order to secure stability of the structure of the cavity in the future. Furthermore, a stepped area that generates a difference in length between neighboring cavity forming blocks is formed in a range of 50 to 200 μm so that the stepped pattern is formed. It is desirable not to collapse.

이후에는 S 9 단계에 도시된 것처럼, 외각회로패턴(231)을 솔더레지스트(240)로 보호하거나, 일부 회로패턴에 표면처리를 수행하는 공정이 수행될 수 있다. 그리고 상기 단차진 형상으로 적층된 캐비티형성블럭들을 제거하는 공정이 수행된다(S 91~S 92). 캐비티형성블럭의 제거공정은 상술한 것처럼 구성 물질의 종류에 따라 다양한 방식이 적용될 수 있으며, 상기 캐비티형성블럭(121, 211)을 에폭시 수지로 구현하는 경우, 에폭시는 UV에의 한 영향을 받지 않는 특성으로 강한 UV를 조사하는 경우 쉽게 이형되게 되며, 또는 고열(200℃이상)을 처리하여 열화시켜 밀착력을 제거함으로써 쉽게 이형시킬 수도 있음은 상술한 바와 같다. 이를 통해 단차진 형상의 캐비티(250)를 구현할 수 있게 된다(S 93).
Thereafter, as shown in step S 9, a process of protecting the outer circuit pattern 231 with the solder resist 240 or performing surface treatment on some circuit patterns may be performed. Then, the process of removing the cavity forming blocks stacked in the stepped shape is performed (S 91 to S 92). As described above, the cavity forming block may be removed in various ways according to the type of constituent material. When the cavity forming blocks 121 and 211 are formed of an epoxy resin, epoxy may not be affected by UV. When it is irradiated with strong UV to be easily released, or may be easily released by removing the adhesion by deteriorating by treating a high temperature (200 ℃ or more) as described above. Through this, it is possible to implement the cavity 250 having a stepped shape (S 93).

이상과 같은 제조공정에 따른 캐비티를 구비한 인쇄회로기판의 구조는 S 93단계에 도시된 도면의 형상으로 구현될 수 있다.(부호는 도 2a 내지 도 3c의 참조부호와 동일하다.)The structure of the printed circuit board having the cavity according to the above manufacturing process may be implemented in the shape of the drawing shown in step S93. (The reference numerals are the same as the reference numerals of FIGS. 2A to 3C.)

구체적으로는, 본 발명에 따른 인쇄회로기판은, 전기적으로 연결되는 적어도 1 이상의 회로패턴을 구비하며, 특히 상기 인쇄회로기판의 일 면에 형성되는 단차를 가지는 캐비티(250)를 구비한다. 아울러, 상기 캐비티의 바닥면에는 적어도 1 이상의 회로패턴(114)이 노출되며, 상기캐비티 바닥면의 회로패턴(114)의 일부에는 솔더레지스트패턴(115)이 형성되며, 상기 솔더레지스트패턴(115)가 형성되지 않는 부분의 회로패턴(114)의 표면에는 표면처리층이 형성될 수 있다. 상기 표면처리층(미도시)은 Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 삼원 합금을 이용하여 단층 또는 다층으로 구현될 수 있다.Specifically, the printed circuit board according to the present invention includes at least one circuit pattern electrically connected thereto, and in particular, includes a cavity 250 having a step formed on one surface of the printed circuit board. In addition, at least one circuit pattern 114 is exposed on the bottom surface of the cavity, and a solder resist pattern 115 is formed on a part of the circuit pattern 114 on the bottom surface of the cavity, and the solder resist pattern 115 is formed. The surface treatment layer may be formed on the surface of the circuit pattern 114 of the portion where the is not formed. The surface treatment layer (not shown) may be implemented in a single layer or multiple layers using any one of Cu, Ni, Pd, Au, Sn, Ag, Co, or a binary or ternary alloy thereof.

또한, 캐비티(250)의 단차형상을 구현하는 각각의 절연층은, 하부절연층이 상부절연층보다 긴 구조로 적층되며, 상기 하부 및 상부 절연층 간의 단차영역의 길이차이는 50~200㎛로 구현될 수 있다.In addition, each insulating layer implementing the stepped shape of the cavity 250 has a lower insulating layer is laminated in a structure longer than the upper insulating layer, the length difference of the stepped region between the lower and upper insulating layer is 50 ~ 200㎛ Can be implemented.

전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 기술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.In the foregoing detailed description of the present invention, specific examples have been described. However, various modifications are possible within the scope of the present invention. The technical idea of the present invention should not be limited to the embodiments of the present invention but should be determined by the equivalents of the claims and the claims.

110: 절연층 111: 동박
112: 내층회로패턴 114: 캐비티회로패턴
115: 솔더레지스트 120: 이형성수지층
121: 캐비티형성블럭 130: 절연층
140: 금속박막층 141: 도금처리층
142: 외각회로패턴 150: 솔더레지스트층
210: 이형성수지층 211: 캐비티형성블럭
220: 절연층 230: 금속박막층
240: 솔더레지스트 250: 캐비티110: insulating layer 111: copper foil
112: inner circuit pattern 114: cavity circuit pattern
115: solder resist 120: release resin layer
121: cavity forming block 130: insulating layer
140: metal thin film layer 141: plating layer
142: outer circuit pattern 150: solder resist layer
210: release resin layer 211: cavity forming block
220: insulating layer 230: metal thin film layer
240: solder resist 250: cavity

Claims (15)

캐비티회로패턴을 포함하는 내층회로층을 구비하는 베이스회로기판을 형성하는 1단계;
상기 내층회로층의 상부에 이형성수지층을 형성하고, 상기 이형성 수지층을 패터닝하여 상기 캐비티회로패턴의 단면의 길이 이하의 길이를 구비하는 제1캐비티형성블럭을 형성하는 2단계;
상기 제1캐비티형성블럭을 둘러싸는 캐비티회로층을 형성하는 3단계;
를 포함하는 인쇄회로기판의 제조방법.
Forming a base circuit board including an inner circuit layer including a cavity circuit pattern;
Forming a first release resin layer on the inner circuit layer, and patterning the release resin layer to form a first cavity forming block having a length less than or equal to a cross section of the cavity circuit pattern;
Forming a cavity circuit layer surrounding the first cavity forming block;
And a step of forming the printed circuit board.
청구항 1에 있어서,
상기 1단계는,
a1) 절연층의 양면에 전기적으로 연결된 내층회로패턴을 구현하는 단계;
a2) 상기 내층회로패턴 중 캐비티회로패턴 상에 솔더레지스트를 도포하여 패터닝하는 단계;
를 포함하여 이루어지는 것을 특징으로 하는 인쇄회로기판의 제조방법.
The method according to claim 1,
The first step,
a1) implementing an inner circuit pattern electrically connected to both surfaces of the insulating layer;
a2) applying and patterning a solder resist on a cavity circuit pattern among the inner circuit patterns;
Method of manufacturing a printed circuit board comprising a.
삭제delete 청구항 1에 있어서,
상기 2단계에서,
상기 이형성수지층은 에폭시 수지이며, 이형성수지층의 패터닝은 레이저 가공 또는 포토리소그라피 공정을 통해 구현되는 것을 특징으로 하는 인쇄회로기판의 제조방법.
The method according to claim 1,
In the second step,
The releasable resin layer is an epoxy resin, and the patterning of the releasable resin layer is a method of manufacturing a printed circuit board, characterized in that implemented through laser processing or photolithography process.
청구항 2에 있어서,
상기 3단계는,
c1) 상기 내층회로패턴 상에 절연층과 금속박막층을 적층하는 단계;
c2) 상기 내층회로패턴과 금속박막층을 전기적으로 연결하는 비아홀을 가공하는 단계;
c3) 상기 금속박막층을 패터닝하여 외각회로패턴을 형성하는 단계;
를 포함하여 이루어지는 것을 특징으로 하는 인쇄회로기판의 제조방법.
The method according to claim 2,
The third step,
c1) stacking an insulating layer and a metal thin film layer on the inner circuit pattern;
c2) processing a via hole electrically connecting the inner circuit pattern and the metal thin film layer;
c3) forming an outer circuit pattern by patterning the metal thin film layer;
Method of manufacturing a printed circuit board comprising a.
청구항 5에 있어서,
상기 c3)단계는 상기 제1캐비티형성블럭의 표면이 노출되도록 패터닝하는 것을 특징으로 하는 인쇄회로기판의 제조방법.
The method according to claim 5,
The step c3) is a method of manufacturing a printed circuit board, characterized in that for patterning the surface of the first cavity forming block is exposed.
청구항 5에 있어서,
상기 c3)단계 이후에, 상기 외각회로패턴의 일영역에 솔더레지스트 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 인쇄회로기판의 제조방법.
The method according to claim 5,
After the step c3), further comprising the step of forming a solder resist pattern in one region of the outer circuit pattern.
청구항 1, 2, 4 내지 7 중 어느 한 항에 있어서,
상기 3단계 이후에,
상기 제1캐비티형성블럭을 제거하는 것을 특징으로 하는 인쇄회로기판의 제조방법.
The method according to any one of claims 1, 2, 4 to 7,
After step 3,
And removing the first cavity forming block.
청구항 1, 2, 4 내지 7 중 어느 한 항에 있어서,
상기 3단계 이후에,
d1) 상기 제1캐비티형성블럭의 상부에 제2캐비티형성블럭을 형성하는 단계;
d2) 기판의 양면에 상기 제2캐비티형성블럭의 상부에 중심영역이 개구된 제2캐비티절연층을 포함하는 절연층을 적층하는 단계
d3) 상기 캐비티절연층 및 절연층의 전면을 덮는 금속박막층을 형성하는 단계;
d4) 상기 금속박막층을 패터닝하여 제2외각회로층을 형성하는 단계;
를 포함하는 인쇄회로기판의 제조방법.
The method according to any one of claims 1, 2, 4 to 7,
After step 3,
d1) forming a second cavity forming block on top of the first cavity forming block;
d2) stacking an insulating layer including a second cavity insulating layer having a central area opened on the second cavity forming block on both sides of the substrate;
d3) forming a metal thin film layer covering the cavity insulating layer and the entire surface of the insulating layer;
d4) patterning the metal thin film layer to form a second outer circuit layer;
And a step of forming the printed circuit board.
청구항 9에 있어서,
상기 d4) 단계 이후에,
상기 제2외각회로층의 일 영역을 커버하는 솔더레지스트 패턴을 형성하는 단계;
상기 제1 및 제2 캐비티형성블럭을 제거하는 단계;를 더 포함하는 것을 특징으로 하는 인쇄회로기판의 제조방법.
The method according to claim 9,
After step d4),
Forming a solder resist pattern covering one region of the second outer circuit layer;
And removing the first and second cavity forming blocks.
청구항 9에 있어서,
상기 d1) 내지 d4) 단계가 적어도 2회 이상 반복되되,
제(n+1)캐비티형성블럭의 단면은 제n캐비티절연층의 단면 보다 긴 길이(d)를 구비하도록 형성하는 것을 특징으로 하는 인쇄회로기판의 제조방법.
(단, n은 2 이상의 자연수이다)
The method according to claim 9,
The steps d1) to d4) are repeated at least two times,
A cross section of the (n + 1) cavity forming block is formed to have a length (d) longer than the cross section of the n-th cavity insulating layer.
(Where n is a natural number of 2 or more)
청구항 11에 있어서,
상기 길이(d)는 50~200㎛인 범위로 형성되는 것을 특징으로 하는 인쇄회로기판의 제조방법.
The method of claim 11,
The length (d) is a manufacturing method of a printed circuit board, characterized in that formed in the range of 50 ~ 200㎛.
전기적으로 연결되는 적어도 1 이상의 회로패턴을 구비하는 인쇄회로기판에 있어서,
캐비티회로패턴을 포함하는 내층회로층을 구비하는 베이스회로기판;
상기 내층회로층의 상부에 이형성수지층을 형성하고, 상기 이형성 수지층을 패터닝함으로써 형성되며, 상기 캐비티회로패턴의 단면의 길이 이하의 길이를 구비하는 캐비티형성블럭; 및
상기 캐비티형성블럭을 둘러싸도록 형성되며, 상기 캐비티 형성블록을 노출시키는 캐비티회로층을 포함하며,
상기 캐비티형성블록은 제거되어 단차를 가지는 캐비티가 형성되며,
상기 캐비티의 바닥면에는 상기 캐비티회로패턴이 노출되는 것을 특징으로 하는 인쇄회로기판.
In a printed circuit board having at least one circuit pattern electrically connected,
A base circuit board having an inner circuit layer including a cavity circuit pattern;
A cavity forming block formed by forming a release resin layer on the inner circuit layer and patterning the release resin layer, the cavity forming block having a length less than or equal to a cross section of the cavity circuit pattern; And
A cavity circuit layer formed to surround the cavity forming block and exposing the cavity forming block;
The cavity forming block is removed to form a cavity having a step,
Printed circuit board, characterized in that the cavity circuit pattern is exposed on the bottom surface of the cavity.
청구항 13에 있어서,
상기 인쇄회로기판의 캐비티 바닥면의 캐비티회로패턴의 일부에는 솔더레지스트패턴이 형성되는 것을 특징으로 하는 인쇄회로기판.
The method according to claim 13,
Printed circuit board, characterized in that the solder resist pattern is formed on a portion of the cavity circuit pattern of the bottom surface of the cavity of the printed circuit board.
청구항 13 또는 14에 있어서,
상기 단차구조는 하부절연층이 상부절연층보다 긴 구조로 적층되며,
상기 하부 및 상부 절연층 간의 단차영역의 길이차이는 50~200㎛인 것을 특징으로 하는 인쇄회로기판.14. The method according to claim 13 or 14,
The stepped structure has a lower insulating layer is laminated in a structure longer than the upper insulating layer,
Printed circuit board, characterized in that the difference in length between the stepped region between the lower and upper insulating layer 50 ~ 200㎛.
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