KR101143394B1 - 전력 절감형 메모리 장치 - Google Patents

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Abstract

본 발명은 뱅크의 동작상태에 따라 뱅크별 컬럼 디코더의 구동클럭(clkp4)을 제어할 수 있는 메모리 장치에 관한 것이다. 로우 디코더 및 컬럼 디코더에 의해 각각 구동되는 다수의 뱅크를 포함하는 메모리 장치에 있어서, 외부로부터 공급되는 뱅크 선택신호에 따라 상기 로우 디코더에서 발생하는 제 1 제어신호(rast) 및 리드 또는 라이트 정보를 담고 있는 제 2 제어신호(casp6)를 수신하여, 상기 컬럼 디코더에 공급되는 구동 클럭을 선택적으로 공급하는 클럭 제어부;를 구비한다.

Description

전력 절감형 메모리 장치{Power reduction type memory device}
도 1은 종래의 뱅크 구동에 따른 제어신호의 동작 파형도.
도 2는 본 발명에 따른 클럭 제어부를 도시한 블록도.
도 3은 메모리 장치의 첫번째 뱅크가 선택될 경우의 제어신호의 동작 파형도.
* 도면의 주요 부분에 대한 부호의 설명 *
110,120,130: 클럭 제어부 101: PMOS 트랜지스터
102: NMOS 트랜지스터 103: 래치수단
104: 앤드 게이트 200,210,230: 로우 디코더
300,310,320: 컬럼 디코더
본 발명은 메모리 장치에 관한 것으로, 더욱 상세하게는 뱅크별 구동 클럭(clkp4)을 제어함으로써, 소비전류를 감소시키는 전력 절감형 메모리 장치에 관한 것이다.
일반적으로 메모리 장치가 고집적화 되어감에 따라, 하나의 메모리 장치는 다수의 뱅크를 포함한다. 이러한, 다수의 뱅크는 로우 디코더(X-디코더) 및 컬럼 디코더(Y-디코더)에 동작하게 된다.
이와 관련하여, 도 1 에는 종래의 뱅크 구동에 따른 제어신호의 동작 파형도를 도시한다.
도시한 바와 같이, 메모리 장치가 액티브(ACT) 동작을 개시함과 동시에, 외부에서 인가되는 뱅크선택 신호(도시안됨)가 로우 디코더(도시안됨)로 입력되고, 이에 따라, 다수의 뱅크중 특정 뱅크가 선택되게 된다. 이와 동시에, 'rast' 신호는 메모리 장치의 프리차지(PCG) 동작의 종료시점까지, 하이레벨의 펄스 구간을 유지하여, 선택된 뱅크로 입력된다.
이 후, 메모리 장치에는, 'rast' 신호의 인에이블구간 동안, 리드 또는 라이트 동작 인에이블 신호인 'casp6' 신호가 인에이블되고, 이에 따라, 선택된 뱅크에서는 컬럼 디코더(도시안됨)에 의해 리드 및 라이트 동작이 수행되게 된다.
그러나, 상기 동작에 있어서, 선택된 뱅크와 연결된 컬럼 디코더에 공급되는 구동 클럭(clkp4)은 뱅크의 동작에 상관없이 지속적으로 스위칭하며 공급된다. 아울러, 상기 구동 클럭(clkp4)은 선택된 뱅크를 포함, 그 외의 뱅크와 연결된 다수의 컬럼 디코더에도 지속적으로 인가되는데, 이는 메모리 장치의 전류소비를 증가시키는 단점으로 작용한다.
따라서, 본 발명은 상기한 바와 같은 선행 기술에 내재 되었던 문제점을 해결하기 위해 창작된 것으로, 본 발명의 목적은, 뱅크의 동작상태에 따라 뱅크별 컬럼 디코더의 구동클럭(clkp4)을 제어함으로써, 소비전류를 감소시키는 전력 절감형 메모리 장치를 제공함에 있다.
상기한 바와 같은 목적을 달성하기 위해, 본 발명의 일면에 따라, 로우 디코더 및 컬럼 디코더에 의해 각각 구동되는 다수의 뱅크를 포함하는 메모리 장치가 제공되며: 이 장치는, 외부로부터 공급되는 뱅크 선택신호에 따라 상기 로우 디코더에서 발생하는 제 1 제어신호(rast) 및 리드 또는 라이트 정보를 담고 있는 제 2 제어신호(casp6)를 수신하여, 상기 컬럼 디코더에 공급되는 구동 클럭을 선택적으로 공급하는 클럭 제어부;를 구비하는 것을 특징으로 한다.
상기 구성에서, 상기 클럭 제어부는, 상기 제 1 제어신호가 디세이블 상태일 경우, 상기 구동 클럭을 차단하며; 상기 제 1 제어신호의 인에이블 상태에서 상기 제 2 제어신호가 인에이블되면 상기 구동 클럭을 상기 컬럼 디코더로 공급한다.
상기 구성에서, 상기 제 2 제어 신호는 상기 제 1 제어신호의 인에이블 상태에서만 인에이블되는 펄스 신호이다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상술하기로 한다.
도 2는 본 발명에 따른 클럭 제어부를 도시한 블록도이다.
도시한 바와 같이, 본 발명에 따른 클럭 제어부(100)는, 메모리 장치의 다수의 뱅크(도시안됨)를 각각 제어하기 위한 다수의 로우 디코더(200) 및 컬럼 디코더(300) 사이에 위치하여, 컬럼 디코더(300)에 전달되는 구동클럭(clkp4)을 선택적으로 공급한다(본 실시예에서는 네개의 뱅크를 구비한 메모리 장치에 대해 설명한다).
각각의 로우 디코더(200~230)는, 메모리 장치의 액티브 및 프리차지 동작시 인에이블되는 'row'신호 및 외부에서 인가되는 뱅크 선택신호(BANK_0~BANK_3)를 수신하여, 메모리 장치의 액티브 동작에서부터 프리차지 동작 종료시점까지 뱅크 선택신호(BANK_0~BANK_3)가 인에이블될 경우, 하이레벨의 'rast' 신호를 출력한다.
클럭 제어부(100~130)는, 로우 디코더(200~230)의 출력신호(rast), 및 리드/라이트 내부 명령신호(casp6)의 상태에 따라, 컬럼 디코더(300~330)를 구동시키기 위한 구동 클럭(clkp4)을 선택적으로 전달한다. 이를 위해, 클럭 제어부(100~130)는 전원단과 접지단 사이에 직렬 연결된 PMOS 트랜지스터(101) 및 NMOS 트랜지스터(102); PMOS 트랜지스터(101)와 NMOS 트랜지스터의 접속노드인 제 1 노드(A) 상에 연결된 래치수단(103); 및 래치수단(103)의 출력신호 및 구동 클럭(clkp4)를 입력으로 하는 앤드 게이트(104)를 구비한다. 여기서, 디코더(200)의 출력신호(rast)는 PMOS 트랜지스터(101)의 게이트 단자로 입력되며, 리드/라이트 내부 명령신호(CASP6)는 NMOS 트랜지스터(102)의 게이트 단자로 입력된다.
이하, 도 3를 참조하여, 본 발명에 따른 클럭 제어부(100)의 동작을 살펴보기로 한다. 도 3은 메모리 장치의 첫번째 뱅크(BK0)가 선택될 경우의 동작 파형도 이다.
먼저, 메모리 장치가 액티브 및 프리차지 상태가 아니고, 외부로부터 뱅크 선택신호(Bank_0~Bank_3)가 입력되지 않으면, 로우 디코더(200)의 출력신호(rast)는 로우레벨로 디세이블상태를 유지한다. 이 때, 로우레벨의 출력신호(rast)는 클럭 제어부(100)의 PMOS 트랜지스터(101)를 턴온시키게 되고, 노드 'A'에는 하이레벨신호가 전달된다. 이후, 노드 'A'의 하이레벨 신호는 래치수단(103)에 의해 앤드 게이트(104)로 반전되어 입력되고, 따라서, 앤드 게이트(104)는 입력되는 구동 클럭(clkp4)에 상관없이 로우레벨의 출력신호(clkp4_BK0~clkp4_BK3)를 컬럼 디코더(300~330)로 전달한다.
다음, 메모리 장치가 액티브(ACT) 동작을 개시함과 동시에, 외부에서 인가되는 첫번째 뱅크를 선택하기 위한 뱅크선택 신호(Bank_0)가 입력되면, 로우 디코더(200)는 하이레벨의 출력신호(rast)를 발생한다. 이에 따라, PMOS 트랜지스터(101)는 턴오프되어, 더이상 노드 'A'에 하이레벨의 신호를 공급하지 않는다. 그러나, 앤드 게이트(104)의 출력신호는 래치수단(103)에 의해 로우레벨인 이전 상태의 출력신호(clkp4_bk0)를 유지한다. 이 후, 로우 디코더(200)의 출력신호(rast)가 하이레벨을 유지한 상태에서, 리드/라이트 내부 명령신호(casp6)가 하이레벨로 인에이블되면, 이를 수신하는 NMOS 트랜지스터(102)는 턴온되어, 노드 'A'의 전위를 로우레벨로 천이시킨다. 그에 따라, 앤드 게이트(104)는 하이레벨 신호를 수신하게 되고, 구동 클럭(clkp4)을 출력신호(clkp4_BK0)로 하여, 컬럼 디코더(300)로 전달하게 된다. 한편, 뱅크 선택신호(Bank_1~Bank_3)가 인에이블 되지 않은 나머 지 로우 디코더(210~230)는 로우레벨로 디세이블된 출력신호(rast)를 지속적으로 출력한다. 그에 따라, 클럭 제어부(110~130)는 로우레벨의 출력신호(clkp4_bk1~ clkp4_bk3)를 발생하게 되고, 해당 컬럼 디코더(310~330)에는 구동클럭(clkp4)이 공급되지 않는다.
이상에서 살펴본 바와 같이, 본 발명에 따른 메모리 장치는, 클럭 제어부를 별도로 구비함으로써, 리드/라이트 동작시부터 프리차지 동작시에만 컬럼 디코더에 구동클럭(clkp4)을 전달한다. 아울러, 선택되지 않은 뱅크와 연결된 컬럼 디코더에는 구동클럭(clkp4)을 차단함으로써, 불필요한 전류소모를 방지할 수 있다.
본 발명의 상기한 바와 같은 구성에 따라, 뱅크의 동작상태에 따라 뱅크별 컬럼 디코더의 구동 클럭(clkp4)을 제어함으로써, 불필요한 소비전류를 감소시킬 수 있다.
본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.

Claims (3)

  1. 로우 디코더 및 컬럼 디코더에 의해 각각 구동되는 다수의 뱅크를 포함하는 메모리 장치에 있어서,
    외부로부터 공급되는 뱅크 선택신호에 따라 상기 로우 디코더에서 발생하는 제 1 제어신호(rast) 및 리드 또는 라이트 정보를 담고 있는 제 2 제어신호(casp6)를 수신하여, 상기 컬럼 디코더에 공급되는 구동 클럭을 선택적으로 공급하는 클럭 제어부;를 구비하는 것을 특징으로 하는 메모리 장치.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 클럭 제어부는, 상기 제 1 제어신호가 디세이블 상태일 경우, 상기 구동 클럭을 차단하며; 상기 제 1 제어신호의 인에이블 상태에서 상기 제 2 제어신호가 인에이블되면 상기 구동 클럭을 상기 컬럼 디코더로 공급하는 것을 특징으로 하는 메모리 장치.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
    상기 제 2 제어 신호는, 상기 제 1 제어신호의 인에이블 상태에서만 인에이블되는 펄스 신호인 것을 특징으로 하는 메모리 장치.
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