TWI514551B - Nonvolatile memory device - Google Patents

Description

非揮發性記憶裝置

本發明之實施形態係關於非揮發性記憶裝置。

本申請案係享有以美國臨時專利申請案第61/823498號(申請日期：2013年5月15日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。

對將電阻變化膜等作於記憶單元之三維構造之非揮發性記憶裝置之開發正如火如荼。該等記憶裝置大多藉由半導體裝置之製造製程，即所謂半導體製程而製造。因此，可藉由半導體製程之微細化技術而提高積體度，從而增大記憶容量。然而，在半導體製程中，有發生加工不均而使製造良率降低之情形。

本發明之實施形態係提供一種製造良率高之非揮發性記憶裝置。

根據一實施形態，本發明之非揮發性記憶裝置包含：複數條第1配線，其於第1方向延伸，且於與上述第1方向正交之第2方向並排設置；複數條第2配線，其並排設置於上述第1配線之各者之上，且於與包含上述第1方向與上述第2方向之平面交叉之第3方向延伸；及記憶體膜。上述複數條第2配線各者與上述第1配線之間設置有控制元件。上述控制元件具有：於上述第3方向延伸之導電部、及介隔第1絕緣膜而與上述導電部之側面相向之控制電極。在上述第1配線上，沿上述 第1方向並排設置之複數個上述導電部之邊端設置有調整部。上述複數個導電部中之配置於邊端之上述導電部與上述調整部之間設置有第1外緣電極。

1‧‧‧記憶單元陣列

9‧‧‧基底層

10‧‧‧全域位元線

10a‧‧‧邊端

11‧‧‧導電層

11a‧‧‧導電層

12‧‧‧絕緣膜

12a‧‧‧溝槽

13‧‧‧絕緣膜

14‧‧‧遮罩

15‧‧‧絕緣膜

16‧‧‧絕緣膜

17‧‧‧絕緣膜

18‧‧‧絕緣膜

18a‧‧‧絕緣膜

18b‧‧‧絕緣膜

19‧‧‧絕緣膜

20‧‧‧局部位元線

30‧‧‧調整部

30a‧‧‧側面

30b‧‧‧側面

33‧‧‧外緣電極

33a‧‧‧外緣電極

33b‧‧‧外緣電極

35a‧‧‧側面

35b‧‧‧側面

39‧‧‧遮罩

39a‧‧‧開口

40‧‧‧字元線

50‧‧‧記憶體膜

60‧‧‧控制元件

61‧‧‧絕緣膜

63‧‧‧控制電極

63a‧‧‧控制電極

63b‧‧‧控制電極

65‧‧‧導電部

65a‧‧‧導電部

71‧‧‧絕緣膜

73‧‧‧絕緣膜

73b‧‧‧側面

81‧‧‧控制配線

85‧‧‧接觸插塞

MC‧‧‧電阻變化型記憶單元

T1‧‧‧厚度

T2‧‧‧厚度

圖1係表示第1實施形態之非揮發性記憶裝置之示意剖面圖之一例。

圖2係示意性表示第1實施形態之非揮發性記憶裝置之立體圖之一例。

圖3係示意性表示第1實施形態之變化例之非揮發性記憶裝置之立體圖之一例。

圖4A~11B係表示第1實施形態之非揮發性記憶裝置之製造過程之示意圖之一例。

圖12A~12D係表示第1實施形態之變化例之非揮發性記憶裝置之製造過程之示意剖面圖之一例。

圖13A~圖17B係表示第2實施形態之非揮發性記憶裝置之製造過程之示意圖之一例。

圖18A~圖19B係表示第2實施形態之變化例之非揮發性記憶裝置之製造過程之示意圖之一例。

圖20A~圖20C係表示第3實施形態之非揮發性記憶裝置之示意圖之一例。

圖21係表示比較例之非揮發性記憶裝置之剖面圖之一例。

以下，一面參照圖式，一面對實施形態進行說明。藉由對圖式中之相同部分附加相同序號，而適當省略對其之詳細說明，僅對不同之部分進行說明。另，圖式乃為示意性或概念化者，實際上，各部分之厚度與寬度之關係，及部分間之大小之比率等未必與實物相同。 且，即使在表示相同之部分時，根據圖式，仍有對彼此之尺寸或比率之表示有所不同之情形。

[第1實施形態]

圖1係表示第1實施形態之非揮發性記憶裝置之示意剖面圖之一例。

圖2係示意性表示第1實施形態之非揮發性記憶裝置之立體圖之一例。另，在圖2中，為易於觀察非揮發性記憶裝置之構成，而省略對設置於各構成要素間之絕緣膜之圖示。

本實施形態之非揮發性記憶裝置例如包含具有電阻變化型記憶單元(MC)，且設置於矽基板上之三維構造之記憶單元陣列1。在以下之說明中，乃參照各圖所示之X方向(第1方向)、Y方向(第2方向)及Z方向(第3方向)說明各構成要素之配置及形狀。Y方向係與X方向正交；Z方向乃與包含X方向及Y方向之X-Y面交叉。例如，Z方向相對X-Y面而垂直。且，亦有將Z方向稱作上方，將相反之-Z方向稱作下方之情形。

陣列單元陣列1具備：朝X方向延伸，且沿Y方向並排設置之複數條全域位元線(global bit lines)10(第1配線)；及並排設至於全域位元線10之各者之上，且朝Z方向延伸之複數條局部位元線(local bit lines)20(第2配線)。而且，其具備：設置於相鄰之兩條局部位元線20之間之字元線40、及設置於局部位元線20與字元線40之間之記憶體膜50。各配線間例如設置有絕緣膜17，而彼此相互絕緣。

字元線40係朝Y方向延伸。且，記憶體膜50例如為電阻變化膜，其藉由流動於局部位元線20與字元線40之間之電流，或施加至局部位元線20與字元線40之間之電壓，而以自第1電阻值向第2電阻值可逆地變化。

如圖1所示，於局部位元線20各者與全域位元線10之間設置有控 制元件60。控制元件60具有：導電部65，其設置於全域位元線10與局部位元線20之間，且朝Z方向延伸；及控制電極63，其介隔絕緣膜61(第1絕緣膜)而與導電部65之側面相向。控制元件60係對局部位元線20之電性導通進行導通斷開(ON/OFF)控制。導電部65包含半導體，例如多晶矽。控制元件60例如為場效電晶體(Field Effect Transistor：FET)。例如，導電部65包含控制元件60之通道及源極/汲極區域。

進而，記憶單元陣列1進而具備調整部30，其並排設置於全域位元線10上，且分別設置於複數個導電部65之至少單側(較佳為兩側)(參照圖1)。調整部30係以與複數個導電部65中之配置於與其接近之邊端之導電部65a之距離(間隔)與複數個導電部65中之相鄰的兩個之間隔相同之方式設置。調整部30例如包含與導電部65相同之材料。

此處，所謂「間隔相同」，並非解釋為局限於狹義之一致，例如，亦容許因製造過程中之加工精度所致之差。

在圖1中，雖表示設置於複數個導電部65之一端之調整部30，但實際上，亦於未圖示之另一端設置調整部30(在以下所揭示之其他圖式中亦同)。且，調整部30係為了將導電部65a和與其鄰接之部分之間之間隔設為與相鄰之導電部65之間隔相同而設。因此，調整部30可為僅基於該目的而設置之專用部分，亦可為兼用作具有其他功能之部分之形態。另，於X方向上，調整部30之寬度可較導電部65之寬度更寬。

進而，記憶單元陣列1具備設置於調整部30與導電部65a之間之外緣電極33(第1外緣電極)。例如，外緣電極33係以與調整部30之與局部位元線20a相向之側面30a接近而設置。調整部30與外緣電極33之間介有其他要素，例如介有絕緣膜61。調整部30之與局部位元線20a為相反側之側面為側面30b。

記憶單元陣列1具備：設置於全域位元線10與控制電極63之間之絕緣膜13(第2絕緣膜)、及設置於調整部30之與外緣電極33相反側之絕緣膜15(第3絕緣膜)。絕緣膜15設置於自調整部30之側面30b朝X方向延伸之全域位元線10之上表面。絕緣膜15在Z方向上設為較絕緣膜13更薄。

圖3係表示第1實施形態之變化例之非揮發性記憶裝置2之示意剖面圖之一例。在該例中，於X方向上鄰接之控制元件60之間共用控制電極63。於導電部65a與調整部30之間設置有一個控制電極63，而代替控制電極63與外緣電極33。控制電極63以嵌入相鄰之導電部65之間之空間之方式形成。控制電極63介隔絕緣膜61而與導電部65相向。又，藉由對設置於導電部65之兩側之控制電極63施加電壓，可控制控制元件60之導通/斷開。在該例中，設置於相鄰之導電部65之間之控制電極為一個。藉此，可窄化相鄰之導電部65之間隔，從而更有利於非揮發性記憶裝置2之小型化或大容量化。

接著，參照圖4至圖11，說明第1實施形態之非揮發性記憶裝置之製造方法。圖4A~圖11B係表示第1實施形態之非揮發性記憶裝置之製造過程之示意圖之一例。

圖4A係表示沿Y方向並排設置之複數個導電層11之上表面之俯視圖。圖4B係表示沿著圖4A所示之4B-4B線之剖面。

如圖4A及圖4B所示，導電層11係形成於全域位元線10上。而且，全域位元線10及導電層11係形成為朝X方向延伸之條紋狀。

如圖4B所示，全域位元線10自設置於基底層9上。複數條全域位元線10隔著絕緣膜19而沿Y方向並排設置。例如，於全域位元線10及絕緣膜19上形成導電層11a。接著，於導電層11a上形成具有與全域位元線10相同之圖案之遮罩(未圖示)。使用該遮罩，藉由例如RIE(Reactive Ion Etching：反應離子蝕刻)法蝕刻導電層11a，而形成 朝X方向延伸之溝槽12a。藉此，導電層11a被劃分為朝X方向延伸，且沿Y方向並排設置之複數個導電層11。

基底層9例如為設置於矽基板(矽晶圓)上之層間絕緣膜。且，導電層11a例如為多晶矽層。在以下之說明中，有將製造過程中之基底層及形成於其上之構造物以晶圓加以表現之情形。

圖5A至圖5C係表示接續圖4之製造過程之示意圖。圖5A係導電層11及全域位元線10之與X方向平行之剖面，例如，其為沿著圖5B所示之5C-5C線之剖面圖。圖5B係表示導電層11之上表面之俯視圖；圖5C係沿著圖5B所示之5C-5C線之剖面圖。

如圖5A所示，於導電層11上形成絕緣膜12。絕緣膜12以埋入朝X方向延伸之溝槽12a之方式形成。其後，如圖5B及圖5C所示，以絕緣膜12之上表面與導電層11大致為相同高度之方式進行蝕刻。絕緣膜12例如為利用CVD(Chemical Vapor Deposition：化學汽相沈積)法而形成於晶圓上之氧化矽膜或氮化矽膜。

圖6A及圖6B係表示接續圖5之製造過程。圖6A係表示晶圓之上表面之俯視圖；圖6B係沿著圖6A所示之6B-6B線之剖面圖。以下，在圖7至圖11中，各圖之A與B之關係亦相同。

圖5所示之導電膜11及絕緣膜19上形成有具有朝Y方向延伸之圖案之遮罩14。接著，例如，使用REI法選擇性地蝕刻導電層11。藉此，於全域位元線10上形成導電部65及調整部30。即，導電部65及調整部30係藉由劃分導電層11而同時形成，並包含相同之材料，例如多晶矽。

接著，如圖7A所示，於晶圓上形成絕緣膜16。且，如圖7B所示，絕緣膜16埋入於相鄰之導電部65之間、導電部65與調整部30之間、及調整部30之與導電部65相反之側。絕緣膜16例如為使用CVD法形成之氧化矽膜或氮化矽膜。

接著，蝕刻覆蓋導電部65及調整部30之絕緣膜16。此時，遮罩14並未被蝕刻，而藉以保護位於其下之導電部64、調整部30及絕緣膜12。絕緣膜12係留在於Y方向鄰接之導電部65之間、及調整部30之間。

在該蝕刻中係例如使用RIE法去除形成於遮罩14上之絕緣膜16、於相鄰之導電部65之間埋入之絕緣膜16之一部分、及形成於調整部30之與導電部65相反側之絕緣膜16之一部分。

結果，如圖8A及圖8B所示，於X方向，相鄰之導電部65之間及導電部65與調整部30之間形成有絕緣膜13。且，於自調整部30之與導電部65相反之側面30b朝X方向延伸之全域位元線10上形成有絕緣膜15。Z方向之絕緣膜15之厚度T₂ 較絕緣膜13之厚度T₁ 更薄。

藉由RIE法之所謂微負載效應，絕緣膜16之蝕刻速率於例如開口寬度較寬之部分比開口寬度較窄之部分更快。亦即，即使在同一晶圓上，調整部30之側面30b之側之絕緣膜16之蝕刻速率亦比相鄰之導電部65之間、及導電部65與調整部30之間之絕緣膜16之蝕刻速率更快。因此，絕緣膜15形成為比絕緣膜13更薄。

另一方面，於X方向相鄰之遮罩14之間隔於與形成於導電部65上之部分間，及形成於導電部65上之部分與形成於調整部30上之部分之間相同。因此，形成於相鄰之導電部65之間之絕緣膜13之厚度與形成於導電部65與調整部30之間之絕緣膜13之厚度相同。

接著，如圖8B所示，於導電部65及調整部30之表面形成絕緣膜61。絕緣膜61例如以CVD法而於絕緣膜13、導電部65、遮罩14、調整部30及絕緣膜15之表面上連續形成氧化矽膜。且，絕緣膜61例如亦可為使多晶矽熱氧化所得之氧化矽膜。另，在以下之俯視圖中，為表示各構成要素而省略絕緣膜61。

接著，如圖9A及圖9B所示，介隔絕緣膜61而於導電部65之側面 形成控制電極63。例如，於形成有絕緣膜13及絕緣膜15之晶圓之整面上形成金屬膜，或形成含有雜質等而賦予導電性之多晶矽膜等之導電體膜。接著，利用各向異性蝕刻，蝕刻形成於導電部65、調整部30、絕緣膜13及15之各上表面之導電體膜。

例如，RIE法中，使用在-Z方向之蝕刻速度較X方向及Y方向之蝕刻速度更快之條件，蝕刻導電體膜，而在導電部65之側面留下控制電極63。此時，於調整部30之兩側分別形成外緣電極33a及33b。即，外緣電極33a及33b包含與控制電極63相同之材料。

於Z方向，絕緣膜15形成為較絕緣膜13更薄。因此，於全域位元線10與形成於調整部30之側面30b之側之外緣電極33b(第2外緣電極)之間之絕緣耐壓較全域位元線10與控制電極63之間之絕緣耐壓更小。因此，全域位元線10與外緣電極33b之間會有發生絕緣破壞之可能性。另一方面，形成於導電部65與調整部30之間之絕緣膜13之厚度與形成於相鄰之導電部65之間之絕緣膜13之厚度相同。因此，形成於側面30a之側之外緣電極33a與全域位元線10之間之絕緣耐壓保持為較外緣電極33b與全域位元線10之間之絕緣耐壓高。因此，在本實施形態中，經由圖10A至圖11B所示之過程而去除外緣電極33b。

例如，如圖10A及圖10B所示，於晶圓上形成具有開口39a之遮罩39。於開口39a之底面上，露出外緣電極33b與形成有外緣電極33b之側之調整部30之一部分。

接著，去除外緣電極33b。例如，可以對露出於開口39a之底面之調整部30、絕緣膜12及15具有選擇性而蝕刻外緣電極33b中所含之導電體膜之條件，選擇性地蝕刻外緣電極33b。該蝕刻例如可使用RIE法進行。

其後，去除形成於遮罩14及遮罩14周圍之絕緣膜61。接著，去除遮罩14。藉此，如圖11A及圖11B所示，可獲得具有介隔絕緣膜61 而與導電部65之側面相向之控制電極63、及形成於導電部65與調整部30之間之外緣電極33之構造。

接著，於晶圓之整面上形成層間絕緣膜，於層間絕緣膜上交替積層成為字元線WL之導電材料及層間絕緣膜(以下，參照圖1)。接著，貫通該積層體而形成與導電部65之上表面連通之孔。接著，於該孔之側面上依序形成記憶體膜50及局部位元線20。進而，藉由加工積層體而形成介隔記憶體膜50與局部位元線20相向之字元線40，從而完成記憶單元陣列1。另，亦可不藉圖11A及圖11B之步驟去除遮罩14，而於形成與導電部65之上表面連通之孔之時同時將其去除。

接著，參照圖12，說明第1實施形態之變化例之非揮發性記憶裝置之製造方法。圖12A至圖12D係表示第1實施形態之變化例之非揮發性記憶裝置之製造過程之示意剖面圖之一例。

如圖12A所示，於全域位元線10上形成複數個導電部65及調整部30。X方向上之導電部65與調整部30之間之間隔與導電部65與相鄰之導電部65之間隔相同。

導電部65及調整部30例如包含多晶矽。即，導電部65及調整部30例如藉由劃分形成於全域位元線10上之多晶矽層而同時形成。且，於導電部65及調整部30上形成有遮罩14。

接著，如圖12B所示，例如，使用CVD法或PVD(Physical Vapor Deposition：物理氣相沉積)法，於晶圓之整面上形成絕緣膜18。於該情形時，因CVD裝置或PVD裝置之微負載效應，絕緣膜18之膜厚亦會不均。例如，形成於相鄰之導電部65之間、及導電部65與調整部30之間之絕緣膜18a，變得較形成於自調整部30之側面30b朝X方向延伸之全域位元線10上之絕緣膜18b更厚。

接著，如圖12C所示，去除形成於導電部65及調整部30之上表面之絕緣膜18。絕緣膜18例如可利用RIE法去除。接著，形成覆蓋導電 部65及調整部30之絕緣膜61。

接著，根據圖9A至圖11B所示之製造過程，於導電部65之側面形成控制電極63。如圖12D所示，於該情形中，亦可去除形成於調整部30之側面30b之側之外緣電極33b，而留下導電部65與調整部30之間之外緣電極33a。

如上所述，在本實施形態中，於並排設置於全域位元線10上之導電部65之兩側設置有調整部30。接著，使調整部30與接近於調整部30之導電部65a之間隔與相鄰之導電部65之間隔相同。藉此，可使形成於導電部65與調整部30之間、及形成於相鄰之導電部65之間之絕緣膜之厚度均一化。進而，去除與控制電極63及外緣電極33a同時形成之外緣電極33b。藉此，可避免全域位元線10與外緣電極33a間之絕緣破壞。

如此，在本實施形態中，可避免微負載效應引起之不均一性之影響，可抑制電極之絕緣破壞。結果，可提高非揮發性記憶裝置之製造良率及可靠性。

再者，亦有導電部65a與調整部30之間隔與相鄰之導電部65之間隔不同之情形。例如，形成於導電部65a與調整部30之間之絕緣膜13若為不致使全域位元線10與控制電極63之間產生絕緣破壞之厚度即可。即，導電部65a與調整部30之間隔係設定為絕緣膜13之厚度較絕緣膜15更厚，並於全域位元線10與控制電極63之間具有充分高之絕緣耐壓值。

[第2實施形態]

圖13A至圖17B係例示第2實施形態之非揮發性記憶裝置之製造過程之示意圖。各圖之A係表示晶圓之上表面側之俯視圖；各圖之B係其剖面圖。

如圖13A所示，複數條全域位元線10沿Y方向並排設置。全域位 元線10各朝X方向延伸。接著，於X-Y平面內之全域位元線10周圍設置絕緣膜19(第4絕緣膜)。

如圖13B所示，各全域位元線10上形成有複數個導電部65與調整部30。導電部65及調整部30例如係藉由劃分形成於全域位元線10上之多晶矽層而同時形成。於X方向，調整部30與接近於調整部30之導電部65之間隔與相鄰之導電部65之間隔相同。

接著，如圖14A及圖14B所示，於相鄰之導電部65之間、及導電部65與調整部30之間形成絕緣膜13。同時，於自調整部30之與導電部65相反之側面30b朝X方向延伸之全域位元線10上形成絕緣膜15。絕緣膜13及絕緣膜15係使用與圖7A至圖8B所示之製造過程相同之方法形成。因微負載效應，絕緣膜15形成為較絕緣膜13更薄。

接著，如圖15A及圖15B所示，形成埋入於相鄰之導電部65之間、導電部65與調整部30之間、及調整部30之與導電部65相反之側之絕緣膜71。絕緣膜71例如為使用CVD(Chemical Vapor Deposition：化學氣相沉積)法形成於晶圓上之氧化矽膜或氮化矽膜。接著，去除絕緣膜71中形成為較遮罩14更上方之部分。

接著，如圖16A及圖16B所示，選擇性地蝕刻相鄰之導電部65之間、及導電部65與調整部30之間之絕緣膜71，而形成與調整部30之側面30b接觸之絕緣體73。絕緣體73之與調整部30相反之側之側面73b延伸至較全域位元線10之X方向之邊端10a更外側。另，亦可於相鄰之導電部65、及導電部65與調整部30之間留下一部分絕緣膜71。

接著，如圖17A及圖17B所示，形成覆蓋導電部65、調整部30及絕緣體73之絕緣膜61。絕緣膜61例如藉由CVD法於絕緣膜15、導電部65、遮罩14、調整部30、絕緣膜15及絕緣體73之表面連續形成矽氧化膜。且，絕緣膜61例如亦可為使多晶矽熱氧化所得之氧化矽膜。

接著，介隔絕緣膜61而於導電部65之兩側形成控制電極63。同 時，接近於調整部30之側面30a而形成外緣電極33a，接近於絕緣體73之側面73b而形成外緣電極33b。

如圖17B所示，絕緣體73之側面73b係位於全域位元線10之X方向之邊端10a之外側。即，外緣電極33b係介隔絕緣膜15而形成於絕緣膜19上。可認為，外緣電極33b並非位於全域位元線10之正上方。藉此，可提高全域位元線10與外緣電極33b之間之絕緣耐壓。因此，在本實施形態中，可留下外緣電極33b。

圖18A至圖19B係例示第2實施形態之變化例之非揮發性記憶裝置之製造過程之示意圖。各圖之A係表示晶圓之上表面側之俯視圖；各圖之B係其剖面圖。

如圖18A及圖18B所示，於相鄰之導電部65之間及導電部65與調整部35之間形成絕緣膜13。且，於調整部35之與導電部65相反之側形成絕緣膜15。

在該例中，所形成之調整部35與接近於調整部35之導電部65之間隔亦與相鄰之導電部65之間隔相同。而且，調整部35係以自與導電部65相向之側面35a越過全域位元線10之X方向之邊端10a而延伸之方式形成。因此，調整部35之側面35b係位於絕緣膜19上。絕緣膜15形成於絕緣膜19上。因微負載效應，絕緣膜15形成為較絕緣膜13更薄。

接著，如圖19A及圖19B所示，形成覆蓋導電部65及調整部35之絕緣膜61。接著，介隔絕緣膜61而於導電部65之側面形成控制電極63。與控制電極63同時形成接近於調整部35之側面35a之外緣電極33a、及接近於側面35b之外緣電極33b。

調整部35之側面35b係位於全域位元線10之X方向之邊端10a之外側。而且，外緣電極33b係介隔絕緣膜15而形成於絕緣膜19上。可認為，外緣電極33b並非位於全域位元線10之正上方。藉此，可提高全域位元線10與外緣電極33b之間之絕緣耐壓。因此，可留下外緣電極 33b。

[第3實施形態]

圖20A至圖20C係表示第3實施形態之非揮發性記憶裝置之示意圖之一例。圖20(a)係表示晶圓之上表面側之俯視圖；圖20(b)係表示沿著圖20(a)所示之20B-20B線之剖面之示意圖之一例。圖20C係表示沿著圖20A所示之20C-20C線之剖面之示意圖之一例。且，圖21係表示第3實施形態之比較例之非揮發性記憶裝置之示意圖之一例，亦相當於沿著圖20A所示之20C-20C線之剖面之示意圖。

如圖20A至圖20C所示，沿Y方向並排之全域位元線10之一端上，與全域位元線10並排設置控制配線81。又，朝Y方向延設之控制電極63與控制配線81電性連接。

於X方向相鄰之兩個導電部65之間設置有絕緣膜13。且，於位於沿Y方向並排之複數個導電部65之端之導電部65之外側(引出區域)形成有絕緣膜15。因微負載效應，絕緣膜15設置為較絕緣膜13更薄。此處，引出區域係使用接點將控制電極63引出至下層配線之區域。且，亦可說是沿Y方向並排之複數個導電部65之間隔增大之部分，且形成有膜厚較絕緣膜13更薄之絕緣膜15之區域。即，即使於引出區域配置導電部65，亦只要增大導電部65之間隔而形成膜厚較絕緣膜13更薄之絕緣膜15即可。而且，將全域位元線10所配置之區域設為配線區域。

如圖20B及圖20C所示，控制配線81例如為較全域位元線10而設置於更下層之層間配線。而且，於引出區域設置有電性連接控制配線81與朝X方向延伸之控制電極63a之端之接觸插塞85。接觸插塞85於-Z方向貫通絕緣膜15及絕緣膜19，而電性連接控制電極63a與控制配線81。

再者，接觸插塞85係於控制電極63a之邊端與控制電極63a之上表面及側面接觸。結果，可降低接觸插塞85與控制電極63a之接觸電 阻。

例如，如圖21所示，在控制配線81與全域位元線10設置於同一階層之構造中，控制電極63與控制配線81之間僅介隔絕緣膜15。因此，控制配線81與未與控制配線81電性連接之控制電極63b之間之絕緣耐壓僅依存於絕緣膜15。因此，於因微負載效應而使絕緣膜15形成為較絕緣膜13更薄之情形時，控制配線81與控制電極63b之間有發生絕緣破壞之可能性。亦即，可認為，配線配置區域中配置有絕緣膜13，引出區域中配置有膜厚較絕緣膜13更薄之絕緣膜15。

因此，在本實施形態中，藉由將控制配線81設為較全域位元線10位於更下層之配線，而提高控制電極63與控制配線81之間之絕緣耐壓。換言之，在引出區域，於控制電極63之下方，並未於與全域位元線10相同階層中設置配線。藉此，可提高非揮發性記憶裝置之製造良率及可靠性。

另，在本實施形態中，亦與第1及第2實施形態同樣地，於沿X方向並排之導電部65之兩側設置有調整部30。藉此，可抑制因微負載效應引起之全域位元線10與控制電極63之間之絕緣耐壓之降低。

雖已說明本發明之幾個實施形態，但是該等實施形態僅係作為舉例而提出，並非意欲限制本發明之範疇。該等新穎之實施形態可藉多種其他形態實施；在不脫離本發明主旨之範圍內，可作出多種省略、替代及變更。該等實施形態或其變形不僅包含在發明之範圍或主旨內，而且包含在與申請專利範圍所揭示之發明等效之範圍內。

1‧‧‧記憶單元陣列

10‧‧‧全域位元線

20‧‧‧局部位元線

40‧‧‧字元線

50‧‧‧記憶體膜

61‧‧‧絕緣膜

63‧‧‧控制電極

65‧‧‧導電部

MC‧‧‧電阻變化型記憶單元

Claims (17)

1. 一種非揮發性記憶裝置，其包含：複數條第1配線，其於第1方向延伸，且於與上述第1方向正交之第2方向並排設置；複數條第2配線，其設置於上述第1配線之各者上，且於與包含上述第1方向與上述第2方向之平面交叉之第3方向延伸；記憶體膜；控制元件，其具有設置於上述複數條第2配線各者與上述第1配線之間、且於上述第3方向延伸之導電部，及介隔第1絕緣膜而與上述導電部之側面相向之控制電極；調整部，其於上述第1配線上，設置於沿上述第1方向並排設置之複數個上述導電部之邊端；及第1外緣電極，其設置於上述複數個導電部中之配置於邊端之上述導電部與上述調整部之間。
2. 如請求項1之非揮發性記憶裝置，其進而包含：第2絕緣膜，其設置於上述第1配線與上述控制電極之間；及第3絕緣膜，其上述調整部中，設置於自與上述複數個導電部中之配置於邊端之上述導電部相向之側面之相反側之側面朝上述第1方向延伸之上述第1配線之上，且較第2絕緣膜更薄。
3. 如請求項1之非揮發性記憶裝置，其中上述複數個導電部中之相鄰之兩個導電部之間之上述第1配線與上述控制電極之間隔，與上述複數個導電部中之配置於邊端之上述導電部與上述調整部之間之上述第1配線與上述控制電極之間之間隔相同。
4. 如請求項1之非揮發性記憶裝置，其進而包含：第2外緣電極，其設置於上述調整部之與上述第1外緣電極相 反側之側面；且上述調整部係於上述第1方向上於較上述第1配線之邊端更外側延伸。
5. 如請求項4之非揮發性記憶裝置，其進而包含：第4絕緣膜，其於包含上述第1方向及上述第2方向之平面內，設置於上述第1配線之周圍；且上述第2外緣電極係設置於上述第4絕緣膜上。
6. 如請求項1之非揮發性記憶裝置，其進而包含：絕緣體，其設置於上述調整部之與上述第1外緣電極相反側之側面，且於上述第1方向上於較上述第1配線之邊端更外側延伸；及第2外緣電極，其設置於上述絕緣體之與上述調整部相反之側。
7. 如請求項6之非揮發性之記憶裝置，其進而包含：第4絕緣膜，其於包含上述第1方向及上述第2方向之平面內，設置於上述第1配線之周圍；且上述第2外緣電極係設置於上述第4絕緣膜上。
8. 如請求項1之非揮發性記憶裝置，其中去除與上述第1外緣電極同時形成於上述調整部之與上述第1外緣電極相反側之側面上之第2外緣電極。
9. 如請求項1之非揮發性記憶裝置，其進而包含：第3配線，其設置於上述相鄰之兩條第2配線之間，且於上述第2方向延伸；且上述記憶體膜係設置於上述第2配線與上述第3配線之間。
10. 如請求項1之非揮發性記憶裝置，其中上述第1外緣電極包含與上述控制電極相同之金屬。
11. 如請求項1之非揮發性記憶裝置，其中上述調整部包含與複數個上述導電部相同之材料。
12. 一種非揮發性記憶裝置，其包含：複數條第1配線，其於第1方向延伸，且於與上述第1方向正交之第2方向並排設置；複數條第2配線，其設置於上述第1配線之各者之上，且於與包含上述第1方向與上述第2方向之平面交叉之第3方向延伸；記憶體膜；電流控制元件，其具有設置於上述複數條第2配線各者與上述第1配線之間、且於上述第3方向延伸之複數個導電部，及介隔第1絕緣膜而與各上述複數個導電部之側面相向之控制電極；調整部，其於上述第1配線上分別設置於沿上述第1方向並排設置之複數個上述導電部之兩側；第1外緣電極，其設置於上述複數個導電部中之配置於邊端之第2配線及與其接近之上述調整部之間；第2絕緣膜，其於上述複數個導電部中之配置於邊端之第2配線及與其接近之上述調整部之間，設置於上述控制電極與上述第1配線之間；及第3絕緣膜，其設置於自上述調整部之與上述第1外緣電極相反之側朝上述第1方向延伸之上述第1配線上，且較上述第2絕緣膜更薄。
13. 如請求項12之非揮發性記憶裝置，其中上述第1外緣電極包含與上述控制電極相同之導電體材料。
14. 如請求項12之非揮發性記憶裝置，其中於上述第3絕緣膜上未配置具有與上述控制電極相同材料之電極。
15. 一種非揮發性記憶裝置，其包含： 複數條第1配線，其於第1方向延伸，且於與上述第1方向正交之第2方向並排設置；複數條第2配線，其設置於上述第1配線之各者上，且於與包含上述第1方向與上述第2方向之平面交叉之第3方向延伸；記憶體膜；電流控制元件，其具有設置於上述複數條第2配線各者與上述第1配線之間、且於上述第3方向延伸之複數個導電部，及介隔第1絕緣膜而與上述複數個導電部之側面相向之控制電極；及控制配線，其設於較上述複數條第1配線更下方之配線層上；且上述控制電極於上述第2方向延伸，並於上述第2方向之邊端與上述控制配線電性連接。
16. 如請求項15之非揮發性記憶裝置，其進而包含：接點，其連接上述複數個導電部中之一個連接導電部與上述控制配線；且上述接觸部係與上述連接導電部之上表面及側面相接。
17. 如請求項16之非揮發性記憶裝置，其中將配置上述複數條第1配線之區域設為配線配置區域，將配置上述接點之區域設為引出區域，將第1配線之上表面所在之平面設為第1平面，則上述引出區域中之上述連接導電部之下表面與第1平面之距離，較上述配線區域中之上述複數個導電部與上述第1平面之距離更短。