KR101125535B1 - 주파수 분주기 - Google Patents

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Abstract

주파수 분주기는 제 1 래치 회로(10) 및 제 2 래치 회로(10')를 포함하며, 제 2 래치 회로(10')는 제 1 래치 회로(10)에 교차 결합된다. 각각의 래치(10; 10')는 각각의 래치 소자(11)에 결합된 각각의 감지 증폭기를 포함한다. 감지 증폭기는 제 1 주파수를 갖는 제 1 클록 신호 및 각각의 제 1 클록 신호의 보수 신호를 수신하는 제 1 클록 입력단(
Figure 112011080971113-pct00013
)을 포함한다. 래치 소자(11)는 제 1 주파수의 실질적으로 2배인 제 2 주파수를 갖는 제 2 클록 신호 및 각각의 제 2 클록 신호의 보수 신호를 수신하는 제 2 클록 입력단(
Figure 112011080971113-pct00014
)을 포함한다.

Description

주파수 분주기{FREQUENCY DIVIDER}
본 발명은 주파수 분주기에 관한 것이다.
주파수 분주기는 소정의 주파수를 갖는 클록 신호를 분주하여 클록 신호의 주파수보다 낮은 주파수를 갖는 다른 신호를 획득하기 위해 현대의 통신 디바이스에서 널리 이용되고 있다. 통상적으로, 주파수 분주기는 플립-플롭 또는 래치 회로들을 이용하여 구현된다. 클록 신호는 2진 신호이므로, 즉, 하이(HIGH) 값 레벨 및 로우(LOW) 레벨을 갖기 때문에, 2의 멱승(power)인 주파수 분주 계수는 비교적 구현이 용이하다.
현대의 통신 회로에서, 때때로 차동 신호(diffrential signal)가 이용되며, 그것의 직접적인 결과로서 차동 신호에 적용되는 주파수 분주기가 필요하다.
US-A-6,166,571은 입력 클록 신호의 주파수의 절반의 출력 신호를 생성하는 주파수 분주기 회로를 기술하고 있고, 그것은 2개의 동일한 회로 부분들을 포함하여, 그들 각각이 출력 신호 및 그의 보수 신호(complement)를 생성한다. 회로 부분들은 서로 접속되어, 하나의 회로 부분의 출력 신호가 다른 회로 부분에 대한 입력 신호로서 기능하도록 한다. 각각의 회로 부분은 클록 신호 및 클록 보수 신호 중 하나에 의해 제어되는 부하 트랜지스터와, 클록 신호 및 클록 보수 신호 중 다른 하나에 의해 제어되는 스위치 트랜지스터를 포함한다. 회로는 각각의 회로 부분에 대해 감소된 RC 시정수를 나타내고, 출력 신호와 그들 각각의 보수 신호 사이에서 증가된 출력 신호 스윙을 나타낸다. 주파수 분주기는 클록 신호에 의해 둘다 클록킹되는 2개의 동일한 부분을 포함함을 알 수 있다. 주파수가 높을수록, 출력 신호와 그들 각각의 보수 신호 사이에서 출력 신호 스윙은 낮아진다. 따라서, 비교적 높은 주파수에서 동작가능하고, 비교적 큰 전압 스윙을 제공하는 주파수 분주기가 필요하다.
발명의 개요
본 발명은 독립 청구항에 정의된다. 종속 청구항은 바람직한 실시예들을 정의한다. 본 발명은 주파수 분주기를 제공하며, 주파수 분주기는,
- 제 1 래치 회로 및 제 2 래치 회로?제 2 래치 회로는 제 1 래치 회로에 교차 결합되고, 각각의 래치 회로는 각각의 래치 소자에 결합된 각각의 감지 증폭기를 포함함?를 포함하되,
감지 증폭기는 제 1 주파수를 갖는 제 1 클록 신호와 각각의 제 1 클록 신호의 보수 신호를 수신하기 위한 제 1 클록 입력단을 포함하고,
래치 소자는 제 1 주파수의 실질적으로 2배인 제 2 주파수를 갖는 제 2 클록 신호와 각각의 제 2 클록 신호의 보수 신호를 수신하기 위한 제 2 클록 입력단을 포함한다. 본 출원 명세서 전체적으로, 어떤 신호의 보수 신호란 반전된 신호인 것으로 고려된다.
제 1 클록 신호의 기간 T/4 - T/2 동안, 래치 회로는 액티브 상태이므로, 이 래치에 의해 인가된 양의 피드백(positive feedback)으로 인해 각각의 감지 단(stage)의 이득은 증가된다. 이것은 종래의 회로에 비해 높은 출력 스윙을 초래한다.
본 발명의 실시예에서, 제 1 래치 회로는 제 2 래치 회로와 실질적으로 동일하다. 각각의 감지 증폭기는, 제 1 트랜지스터와 제 2 트랜지스터가 결합된 제 1 트랜지스터 쌍과, 제 3 트랜지스터와 제 4 트랜지스터가 결합된 제 2 트랜지스터 쌍으로 이루어진 차동 트랜지스터 쌍을 포함할 수 있다. 각 트랜지스터는 드레인, 소스 및 게이트를 갖는다. 본 발명은 MOS 트랜지스터 구현에만 한정되는 것은 아니며, 바이폴라 구현에서 각각의 트랜지스터는 드레인, 소스 및 게이트에 각각 대응하는 콜렉터, 에미터 및 베이스를 가질 수 있음을 유의해야 한다. 제 1 트랜지스터의 드레인과 제 3 트랜지스터의 드레인은 제 2 트랜지스터의 소스와 제 4 트랜지스터의 소스에 각각 결합된다. 제 2 트랜지스터 및 제 4 트랜지스터의 게이트들은 다른 래치에 의해 생성된 신호를 수신한다. 제 1 트랜지스터 및 제 3 트랜지스터의 게이트들은 제 1 클록 신호를 수신하는 제 1 클록 입력단 결합된다. 감지 증폭기의 역할은, 입력 신호가 하이(HIGH) 상태에 있는지 또는 로우(LOW) 상태에 있는지를 결정하여, 제 1 클록 신호가 제기될 때에 신호를 송신하는 것이다.
본 발명의 다른 실시예에서, 래치 소자는 제 5 트랜지스터 및 제 6 트랜지스터를 포함하는 교차 결합된 트랜지스터 쌍을 포함하고, 이때 각각의 트랜지스터는 드레인, 게이트 및 소스를 갖는다. 제 5 트랜지스터의 드레인과 제 6 트랜지스터의 드레인은 제 2 트랜지스터의 드레인과 제 4 트랜지스터의 드레인에 각각 결합된다. 제 5 트랜지스터의 소스와 제 6 트랜지스터의 소스는 제 7 트랜지스터의 드레인과 제 8 트랜지스터의 드레인에 각각 결합된다. 제 7 트랜지스터의 게이트와 제 8 트랜지스터의 게이트는 제 2 클록 신호를 수신한다. 교차 결합된 트랜지스터들은 부의 저항(negative resistance)을 구현한다. 부의 저항은 회로의 래치 속성을 얻기 위해서, 그리고 래치에서 필요한 이득을 갖기 위해서 필요한 것이다. 통상적으로, 부의 저항은 교차 결합된 트랜지스터 쌍을 이용하여 얻어진다.
본 발명의 상기 및 다른 특징 및 이점은, 첨부 도면을 참조한 본 발명의 예시적인 실시예의 설명으로부터 명백해질 것이다.
도 1은 본 발명의 실시예에 따른 주파수 분주기의 블록 레벨 개략도를 도시한다.
도 2는 본 발명의 실시예에 따른 감지 증폭기의 트랜지스터 레벨 구현을 도시한다.
도 3은 본 발명의 실시예에 따른 래치의 트랜지스터 레벨 구현을 도시한다.
도 4는 본 발명의 실시예에 따른 제 1 클록 신호의 반 주기(a semi-period)의 시간도를 도시한다.
도 5는 본 발명의 실시예에 따른 출력 신호에 대한 진폭 대 주파수도를 도시한다.
도 1은 본 발명의 실시예에 따른 주파수 분주기의 블록 레벨 개략도를 도시한다.
주파수 분주기는 제 1 래치 회로(10) 및 제 2 래치 회로(10')를 포함하고, 제 2 래치 회로(10')는 제 1 래치 회로(10)에 교차 결합된다. 제 1 래치 회로(10)는 제 1의 입력단 I1, 제 1의 보수 입력단 I2, 제 1의 출력단 O1 및 제 1의 보수 출력단 O2를 포함한다.
제 2 래치 회로(10')는 제 2의 입력단 I3, 제 2의 보수 입력단 I4, 제 2의 출력단 O3 및 제 2의 보수 출력단 O4를 포함한다. 제 1 래치 회로(10)의 출력단은 제 2 래치 회로(10')의 대응하는 입력단에 결합되는데, 즉, O1과 I3, O2와 I4가 결합된다. 제 2 래치 회로(10')의 출력단은 제 1 래치 회로(10)의 보수 입력단에 결합되어, O3과 I2, O4와 I1이 결합되는데, 즉, 제 1 래치 회로(10)와 제 2 래치 회로가 교차 결합된다. 각각의 래치 회로는 개별 래치 소자(11)와 그에 결합된 개별 감지 증폭기를 포함한다. 감지 증폭기는 제 1 주파수를 갖는 제 1 클록 신호 및 각각의 제 1 클록 신호의 보수 신호를 수신하는 제 1 클록 입력단(
Figure 112011080971113-pct00011
)을 포함한다. 래치 소자(11)는 제 1 주파수의 실질적으로 2배인 제 2 주파수를 갖는 제 2 클록 신호 및 각각의 제 2 클록 신호의 보수 신호를 수신하는 제 2 클록 입력단(
Figure 112011080971113-pct00002
)을 포함한다.
제 1 클록 신호의 기간 T/4 - T/2 동안, 래치는 액티브 상태이기 때문에, 도 4에 도시된 바와 같이 래치에 의해 인가된 양의 피드백으로 인해, 각각의 감지 단의 이득이 증가된다. 이것은 도 5에 도시된 바와 같이, 종래의 회로에 비해 보다 높은 출력 스윙을 초래한다. 회로가 예를 들면, GHz 범위에 있는 비교적 높은 주파수 신호를 이용하는 경우, 신호의 형상은 더 이상 직사각형이 아님을 주지해야 한다.
도 2는 본 발명의 실시예에 따른 감지 증폭기의 트랜지스터 레벨 구현을 도시한다. 감지 증폭기는 제 1 트랜지스터 M1가 제 2 트랜지스터 M3와 결합된 제 1 트랜지스터 쌍과, 제 3 트랜지스터 M2가 제 4 트랜지스터 M4와 결합된 제 2 트랜지스터 쌍으로 이루어지는 차동 트랜지스터 쌍 M1, M3; M2, M4을 포함한다. 각 트랜지스터는 드레인, 소스 및 게이트를 갖는다. 제 1 트랜지스터 M1의 드레인과 제 3 트랜지스터 M2의 드레인은 제 2 트랜지스터 M3의 소스와 제 4 트랜지스터 M4의 소스에 각각 결합된다. 제 2 트랜지스터 M3 및 제 4 트랜지스터 M4의 게이트들은 다른 래치 회로에 의해 생성된 신호를 수신한다. 제 1 트랜지스터 M1와 제 3 트랜지스터 M2의 게이트들은 제 1 클록 신호를 수신하는 제 1 클록 입력단(f)에 결합된다. 제 2 트랜지스터 M3의 드레인과 제 4 트랜지스터 M4의 드레인은 래치 소자(11)에 결합된다. 래치 소자(11)의 가능한 구현이 도 3에 도시된다.
도 3은 본 발명의 실시예에 따른 래치 소자의 트랜지스터 레벨 구현을 도시한다. 래치 소자는 제 5 트랜지스터 M5와 제 6 트랜지스터 M6으로 이루어진 교차 결합된 트랜지스터 쌍 M5, M6을 포함하며, 각 트랜지스터는 드레인, 게이트 및 소스를 갖는다. 제 5 트랜지스터 M5의 드레인과 제 6 트랜지스터 M6의 드레인은 제 2 트랜지스터 M3의 드레인과 제 4 트랜지스터 M4의 드레인에 각각 결합된다. 제 5 트랜지스터 M5의 소스와 제 6 트랜지스터 M6의 소스는 제 7 트랜지스터 M7의 드레인과 제 8 트랜지스터 M8의 드레인에 각각 결합된다. 제 7 트랜지스터 M7의 게이트와 제 8 트랜지스터 M8의 게이트는 제 2 클록 신호 2f를 수신한다. 교차 결합된 트랜지스터들은 부의 저항을 구현한다. 부의 저항은 회로의 래치 속성을 얻기 위해서, 그리고 래치에서 필요한 이득을 갖기 위해서 필요한 것이다. 통상적으로, 부의 저항은 교차 결합된 트랜지스터 쌍을 이용하여 얻어진다.
실시예에는 N-MOS 트랜지스터가 제시되어 있다. 당업자라면 P-MOS, CMOS, BiCMOS 또는 다른 기법으로 구현된 다른 유형의 트랜지스터를 이용하여 본 발명의 개시 내용에 적용할 수 있음을 이해할 것이다. 바이폴라 구현에서 각 트랜지스터는 드레인, 소스 및 게이트에 각각 대응하는 콜렉터, 에미터 및 베이스를 가지며, 드레인, 소스 또는 게이트를 인용하는 특허 청구 범위의 영역은 바이폴라 구현을 배제하는 것으로 제한되지 않음을 더 주지해야 한다.
본 발명의 보호 영역은 본 명세서에서 기술된 실시예에 제한되지 않음을 주지해야 한다. 또한, 본 발명의 보호 영역은 특허 청구 범위에서의 참조 번호에 의해서도 제한되지 않는다. "포함하는" 이라는 단어는 특허 청구 범위에서 언급한 것들 이외의 다른 것들을 배제하지 않는다. 요소 앞의 "하나의" 라는 단어는 그러한 요소가 복수개 존재함을 배제하지 않는다. 본 발명의 일부를 형성하는 수단은 전용의 하드웨어의 형태 또는 프로그래밍된 프로세서의 형태 모두로 구현될 수 있다. 본 발명은 각각의 새로운 특징 또는 특징들의 조합에 있다.

Claims (4)

  1. 주파수 분주기에 있어서,
    서로 교차 결합된 제 1 래치 회로(a first latch circuit) 및 제 2 래치 회로를 포함하되, 각각의 상기 제 1 래치 회로 및 상기 제 2 래치 회로는 각각의 래치 소자(a respective latch device)에 결합된 각각의 감지 증폭기(a respective sense amplifier)를 포함하고,
    상기 제 1 래치 회로 및 상기 제 2 래치 회로의 각각의 상기 감지 증폭기는, 제 1 주파수를 갖는 제 1 클록 신호(a first clock signal)와 제 1 클록 보수 신호(a complementary first clock signal)를 각각 수신하기 위한 제 1 클록 입력단을 포함하고,
    각각의 상기 제 1 래치 회로 및 상기 제 2 래치 회로의 각각의 상기 래치 소자는, 상기 제 1 주파수의 2배인 제 2 주파수를 갖는 제 2 클록 신호와 제 2 클록 보수 신호를 각각 수신하기 위한 제 2 클록 입력단을 포함하는
    주파수 분주기.
  2. 제 1 항에 있어서,
    상기 제 1 래치 회로는 상기 제 2 래치 회로와 동일한
    주파수 분주기.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 각각의 감지 증폭기는 차동 트랜지스터 쌍을 포함하고,
    상기 차동 트랜지스터 쌍은,
    제 1 트랜지스터와 제 2 트랜지스터가 결합된 제 1 트랜지스터 쌍과, 제 3 트랜지스터와 제 4 트랜지스터가 결합된 제 2 트랜지스터 쌍을 포함하고,
    각각의 상기 트랜지스터는 드레인, 소스 및 게이트를 구비하되,
    상기 제 1 트랜지스터의 상기 드레인과 상기 제 3 트랜지스터의 상기 드레인은 상기 제 2 트랜지스터의 상기 소스와 상기 제 4 트랜지스터의 상기 소스에 각각 결합되고,
    상기 제 2 트랜지스터의 상기 게이트와 상기 제 4 트랜지스터의 상기 게이트는 다른 래치 회로에 의해 생성된 신호를 각각 수신하며,
    상기 제 1 트랜지스터의 상기 게이트와 상기 제 3 트랜지스터의 상기 게이트는 상기 제 1 클록 신호와 상기 제 1 클록 보수 신호를 각각 수신하기 위한 상기 제 1 클록 입력단에 결합되는
    주파수 분주기.
  4. 제 3 항에 있어서,
    상기 래치 소자는,
    제 5 트랜지스터와 제 6 트랜지스터가 교차 결합되어 있는 트랜지스터 쌍을 포함하되, 각각의 상기 제 5 및 제 6 트랜지스터는 드레인, 게이트 및 소스를 구비하고, 상기 제 5 트랜지스터의 상기 드레인과 상기 제 6 트랜지스터의 상기 드레인은 상기 제 2 트랜지스터의 상기 드레인과 상기 제 4 트랜지스터의 상기 드레인에 각각 결합되고,
    제 7 트랜지스터 및 제 8 트랜지스터를 포함하되, 각각의 상기 제 7 및 상기 제 8 트랜지스터는 드레인, 게이트 및 소스를 구비하고, 상기 제 7 트랜지스터의 상기 드레인과 제 8 트랜지스터의 상기 드레인은 상기 제 5 트랜지스터의 상기 소스와 상기 제 6 트랜지스터의 상기 소스에 각각 결합되며,
    상기 제 7 트랜지스터의 상기 게이트 및 상기 제 8 트랜지스터의 상기 게이트는 상기 제 2 클록 신호를 수신하는
    주파수 분주기.
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