KR101108942B1 - 캐스코드 회로 - Google Patents

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KR101108942B1
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미쓰비시덴키 가부시키가이샤
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Abstract

밀리파대에 있어서, 안정적으로 동작하는 동시에, 고이득 또는 고출력의 밀리파 디바이스를 실현할 수 있는 캐스코드 회로를 제공함에 목적이 있다. 2개의 트랜지스터가 종속접속된 캐스코드 회로로서, 소스가 접지된 HEMT 1과, 소스가 HEMT 1의 드레인에 접속된 HEMT 2와, HEMT 2의 게이트에 접속되어, 반사 이득을 억제하는 반사 이득 억제 저항(3)과, 반사 이득 억제 저항(3)의 HEMT 2와 반대측에 접속되고, 소정 주파수 근방의 고주파 신호를 단락하는 오픈 스터브(4)를 구비한 것이다.
캐스코드 회로, 밀리파대, 신호 개선회로, 오픈 스터브, 필터회로

Description

캐스코드 회로{CASCODE CIRCUIT}
본 발명은, 밀리미터파대에서 사용되는 캐스코드 회로에 관한 것이다.
최근, 60GHz대 WPAN(Wireless Personal Area Network)이나 76GHz대 밀리파 레이더 등, 밀리파대의 전파를 이용하는 어플리케이션이 증가하고 있다. 이에 따라, 밀리파 디바이스에는, 고이득화와 고출력화가 요구되고 있다.
전력 이득을 향상시키기 위한 일반적인 방법으로서, 트랜지스터를 캐스코드 접속하는 것이 알려져 있다. 캐스코드 접속이란, 소스 접지 트랜지스터의 드레인에, 게이트 접지 트랜지스터를 접속하는 것으로, 구성된 회로는 캐스코드 회로로 불린다.
이하, 도면을 참조하면서, 일반적인 종래의 캐스코드 회로에 대해 설명한다.
도24는, 종래의 캐스코드 회로를 나타낸 회로도이다.
도24에 있어서, 소스 접지된 제1트랜지스터(51)의 드레인에는, 게이트 접지된 제2트랜지스터(52)의 소스가 접속되어 있다. 또한, 고주파 신호를 접지하기 위 하여, 제2트랜지스터(52)의 게이트는, MIM 커패시터(53)를 거쳐 접지되어 있다. 또한, 제1트랜지스터의 게이트에는, 입력 단자가 접속되고, 제2트랜지스터의 드레인에는, 출력 단자가 접속되어 있다.
이때, 도24의 캐스코드 회로에서는, 트랜지스터로서 고전자 이동도 트랜지스터(HEMT: High Electron Mobility Transistor)를 사용하여 설명하지만, 헤테로 접합 바이폴라 트랜지스터(HBT: Hetero-junction Bipolar Transistor) 등을 사용해도 동일하다고 할 수 있다. 이 경우에는, 에미터 접지 트랜지스터의 콜렉터에, 베이스 접지 트랜지스터를 접속하게 된다. 이하, HEMT의 드레인, 게이트, 소스와, HBT의 콜렉터, 베이스, 에미터는, 각각 치환하여 해석할 수 있는 것으로 한다.
전술한 것과 같이, 제2트랜지스터(52)의 게이트에 있어서의 고주파 신호는, MIM 커패시터(53)를 거쳐 접지된다. 그렇지만, 밀리파대에 있어서는, MIM 커패시터(53)에의 접속 배선의 인덕턴스나, 비아홀의 기생 인덕턴스를 무시할 수 없다. 그 때문에, 원하는 주파수에 있어서의 고주파 신호는 기생 성분을 거쳐서 단락되게 된다. 따라서, 밀리파대에서는, 트랜지스터를 캐스코드 접속하여도, 이득을 충분하게 향상시킬 수 없다고 하는 문제점이 있었다..
여기에서, 예로서, 에미터 접지된 단체의 HBT와, 캐스코드 접속된 HBT에 있어서의 최대 유능 전력 이득(MAG: Maximum Available Gain)의 주파수 특성을, 도25에 나타낸다.
도25에 있어서, 예를 들면 10GHz 등의 마이크로파대에서는, HBT를 캐스코드 접속함에 의해, 전력 이득이 단체의 HBT보다도 약 10dB 정도 증가하고 있다. 그렇 지만, 밀리파대에 있어서는, 주파수가 오름에 따라서, 캐스코드 접속된 HBT와 단체의 HBT의 전력 이득의 차이는 감소하고 있고, 특히 60GHz대나 76GHz대 등의 고주파대에서는, 캐스코드 회로로서도 충분한 이득을 얻을 수 없다.
이때, 전력 이득을 향상시키기 위한 다른 방법으로서, 단체의 트랜지스터를 연속적으로 직렬 접속하여 이득을 증가시키는 것이 생각된다. 그렇지만, 이 경우에는, 트랜지스터나 주변회로의 증가에 따라, 칩 면적이 증가하는 동시에, 비용이 증가한다고 하는 문제점이 있었다.
따라서, 상기한 문제점을 해결하는 것으로서, 예를 들면 이하의 것을 들 수 있다.
특허문헌 1에 기재된 캐스코드 회로에서는, 도26에 도시된 것과 같이, 제1트랜지스터(51)와 제2트랜지스터(52)가 캐스코드 접속되고, 제2트랜지스터(52)의 게이트에는, 동작 주파수의 대략 1/4 파장의 길이를 갖는 오픈 스터브(54)가 접속되어 있다(예를 들면 특허문헌 1 참조).
이때, 제2트랜지스터(52)의 게이트는, 동작 주파수에 있어서, 오픈 스터브(54)에 의해 고주파적으로 접지되므로, 게이트의 근방에 MIM 커패시터나 비아홀을 형성하여 접지하는 경우와 비교하여 기생 성분의 영향이 적고, 양호한 접지가 가능해진다.
그 때문에, 동작 주파수에 있어서, MIM 커패시터나 비아홀에 의해 접지했을 경우보다도, 전력 이득을 향상시킬 수 있다.
[특허문헌 1] 일본국 특개 2002-359530호 공보
그렇지만, 종래기술에는, 다음과 같은 문제점이 있었다.
특허문헌 1에 개시된 종래의 캐스코드 회로에서는, 출력측에서 반사 이득이 발생한다.
여기에서, 예로서, 단체의 HEMT와, 제2트랜지스터의 게이트를 MIM 커패시터로 접지한 캐스코드 회로(도24 참조)와, 특허문헌 1에 개시된 제2트랜지스터의 게이트를 오픈 스터브로 접지한 캐스코드 회로(도26 참조)에 있어서의, 출력측의 반사 특성의 주파수 특성을, 도27에 나타낸다.
도27에 있어서, MIM 커패시터로 접지한 캐스코드 회로에서는, 약 20～90GHz의 주파수 대역에서 반사 이득을 가지고 있다. 또한, 오픈 스터브로 접지한 캐스코드 회로에서는, 약 70GHz 이상의 주파수 대역에서 반사 이득을 가지고 있다.
캐스코드 회로가 반사 이득을 갖고 있을 경우에는, 불요 발진이 발생하여, 이 캐스코드 회로를 예를 들면 증폭기에 적용했을 때에, 안정되게 정상적으로 동작하지 않을 우려가 있다고 하는 문제점이 있었다.
또한, 이 캐스코드 회로를 예를 들면 발진기에 적용했을 때에, 충분한 출력을 얻을 수 없을 우려가 있다고 하는 문제점이 있었다.
본 발명은, 상기와 같은 과제를 해결하기 위해 이루어진 것으로서, 그 목적은, 밀리파대에 있어서, 안정적으로 동작하는 동시에, 고이득 또는 고출력의 밀리 파 디바이스를 실현할 수 있는 캐스코드 회로를 제공함에 있다.
본 발명에 따른 캐스코드 회로는, 2개의 트랜지스터가 종속접속된 캐스코드 회로로서, 소스 또는 에미터가 접지된 제1트랜지스터와, 소스 또는 에미터가 제1트랜지스터의 드레인 또는 콜렉터에 접속된 제2트랜지스터와, 제2트랜지스터의 게이트 또는 베이스에 접속되고, 입력된 신호를 개선하여 출력하는 신호 개선회로와, 신호 개선회로의 제2트랜지스터와 반대측에 접속되고, 소정 주파수 근방의 고주파 신호를 단락하는 필터 회로를 구비한 것이다.
본 발명의 캐스코드 회로에 따르면, 2개의 트랜지스터가 캐스코드 접속되고, 제2트랜지스터의 게이트 또는 베이스에는, 신호 개선회로가 접속되고, 신호 개선회로의 제2트랜지스터와 반대측에는, 필터 회로가 접속되어 있다. 여기에서, 신호 개선회로는, 입력된 신호를 개선하여 출력한다.
그 때문에, 이 캐스코드 회로를 이용함으로써, 밀리파대에서, 안정적으로 동작하는 동시에, 고이득 또는 고출력의 밀리파 디바이스를 실현할 수 있다.
이하, 본 발명의 각 실시예에 대하여 도면에 근거하여 설명하지만, 각 도면 에 있어서 동일 또는 해당하는 부분에 대해서는, 동일한 부호를 붙여 설명한다.
실시예 1
도 1은, 본 발명의 실시예 1에 관한 캐스코드 회로를 나타낸 회로도이다. 이때, 이 캐스코드 회로는, 76GHz(소정 주파수)에서 MAG이 최적화하도록 구성되어 있다.
도1에 있어서, 소스 접지된 HEMT 1(제1트랜지스터)의 드레인에는, 게이트 접지된 HEMT 2(제2트랜지스터)의 소스가 접속되어 있다. 즉, HEMT 1과 HEMT 2는, 캐스코드 접속되어 있다. 또한, HEMT 1의 게이트에는, 입력 단자가 접속되고, HEMT 2의 드레인에는, 출력 단자가 접속되어 있다.
또한, HEMT 2의 게이트에는, 반사 이득을 억제하기 위한 반사 이득 억제 저항(3)(신호 개선회로)이 접속되어 있다. 또한, 반사 이득 억제 저항(3)의 HEMT 2와 반대측에는, 소정 주파수 근방의 고주파 신호를 단락하는 오픈 스터브(4)(필터 회로)가 접속되어 있다. 여기에서, 오픈 스터브(4)의 길이는, 사용할 소정 주파수의 고주파 신호의 1/4 파장(λ/4)보다도 짧은 길이로 설정되어 있다.
또한, HEMT 1의 소스와 HEMT 2의 게이트의 사이, 및 HEMT 2의 게이트와 HEMT 2의 드레인 사이에는, HEMT 2의 게이트 전압을 설정하기 위한 분압 저항(5, 6)이 접속되어 있다.
이어서, 상기 구성의 캐스코드 회로에 있어서, 반사 이득 억제 저항(3)의 저항값을 파라미터로서 변화시켰을 경우의 MAG 및 반사 특성의 주파수 특성에 대해 설명한다.
도2는, 도1에 나타낸 캐스코드 회로에 있어서의 MAG의 주파수 특성을, 단체의 HEMT와 비교하여 나타낸 설명도이다. 또한, 도3은, 도1에 나타낸 캐스코드 회로에 있어서의 출력측의 반사 특성의 주파수 특성을 나타낸 설명도이다.
도2 및 도3에 있어서, 반사 이득 억제 저항(3)의 저항값이 OΩ인 경우에는, MAG은 가장 높아지고 있지만, 반사 이득이 발생하여, 회로가 불안정해지고 있다. 또한, 반사 이득 억제 저항(3)의 저항값이 40Ω인 경우에는, 반사 이득은 발생하지 않지만, 76GHz 근방에서, 단체의 HEMT보다도 MAG이 낮아지고 있어, 캐스코드 회로의 장점을 살릴 수 없다. 여기에서, 반사 이득 억제 저항(3)의 저항값이 20Ω인 경우에는, 반사 이득이 발생하지 않고, 또한 76GHz 근방에서 단체의 HEMT보다도 MAG이 높아지고 있다.
따라서, 반사 이득 억제 저항(3)의 저항값을 20Ω 근방의 값으로 설정함으로써, 반사 이득을 억제하는 동시에, 충분한 MAG을 얻을 수 있다.
또한, 오픈 스터브(4)의 길이를 λ/4보다도 짧게 설정한 것에 의해, 반사 이득 억제 저항(3)에 의한 MAG의 저하를 억제, 즉, 도2에 나타낸 A점을 소정 주파수보다도 고주파측으로 시프트할 수 있다.
이때, 오픈 스터브(4)의 길이는, 사용할 소정 주파수의 고주파 신호의 1/4 파장이어도 된다.
또한, 도2 및 도3에서, 약 65GHz 이하의 주파수 대역에 있어서는, 캐스코드 회로쪽이 단체의 HEMT보다도 높은 MAG을 갖고, 또한 반사 이득이 억제되고 있다.
그 때문에, 예를 들면 30GHz대에서 사용되는 증폭기에 있어서, 오픈 스터브의 길이를 반드시 30GHz대에서의 λ/4로 할 필요는 없다. 즉, 단체의 HEMT보다도 MAG이 높고, 또한 반사 이득이 억제되어 있으면, 오픈 스터브의 길이는, 소정 주파수의 고주파 신호의 λ/4보다도 짧은 길이로 설정되어도 된다.
본 발명의 실시예 1에 관한 캐스코드 회로에 따르면, 제1트랜지스터와 제2트랜지스터가 캐스코드 접속되고, 제2트랜지스터의 게이트에, 반사 이득을 억제하는 저항이 접속되어 있다. 또한, 저항의 제2트랜지스터와 반대측에는, 소정 주파수 근방의 고주파 신호를 단락하는 오픈 스터브가 접속되어 있다.
그 때문에, 간단한 회로 구성으로, 반사 이득을 억제하고, 밀리파대에 있어서의 MAG을 향상시킨 캐스코드 회로를 얻을 수 있다. 또한, 각각의 트랜지스터의 MAG이 충분하게 높지 않을 경우에도, 캐스코드 접속함으로써, MAG을 향상시킬 수 있다.
또한, 이 캐스코드 회로를 사용함으로써, 밀리파대에서, 안정적으로 동작하는 동시에, 고이득의 밀리파 디바이스를 실현할 수 있다.
또한, 회로 구성이 간단하므로, 칩 면적을 증가시키지 않고, 비용의 증가를 방지할 수 있다.
또한, MAG의 주파수 대역은, 웨이퍼 면 내의 격차가 큰 커패시터 용량이 아니라, 스터브의 길이에 의해 결정되므로, 캐스코드 회로의 특성의 격차를 억제하여, 제품 수율을 향상시킬 수 있다.
이때, 상기 실시예 1에서는, 단일 게이트 HEMT(HEMT 1, 2)을 캐스코드 접속 하여 캐스코드 회로를 구성했지만, 이것에 한정되지 않는다. 예를 들면, HEMT 프로세스의 경우에는, 소스 접지 HEMT와 게이트 접지 HEMT의 캐스코드 접속과 등가인 듀얼 게이트 HEMT를 사용해도 된다.
이 경우에는, 칩 면적을 축소할 수 있다.
또한, 상기 실시예 1에서는, 1조의 HEMT 1과 HEMT 2를 캐스코드 접속했지만, 이것에 한정되지 않으며, HEMT 1에 대하여, HEMT 2를 다단화하여 접속해도 된다. 이 때, 다단화하는 방법으로서, 어떤 HEMT의 드레인에 다른 HEMT의 소스를 순차 직렬로 접속하는 방법과, 어떤 HEMT의 드레인에 복수의 HEMT의 소스를 병렬로 접속하는 방법을 생각할 수 있다.
이들의 경우에는, 이득이나 출력을 더욱 향상시킬 수 있다.
또한, 상기 실시예 1에서는, 1개의 오픈 스터브(4)만을 사용했지만, 이것에 한정되지 않고, 도4에 도시된 캐스코드 회로와 같이, 사용할 주파수대마다 복수의 오픈 스터브를 설치하고, 전환 스위치(41)를 사용하여 스터브를 전환하여도 된다. 또한, 오픈 스터브(4) 대신에, 도5에 도시된 것과 같은 MEMS(Micro Electro Mechanical System, 미소 기계 전기 소자) 스위치(42)에 의해 길이 조정이 가능한 가변길이 스터브를 사용하여, 사용할 주파수대를 전환하여도 된다.
이들의 경우에는, 스터브 길이에 대응한 원하는 대역만 MAG을 증가시킬 수 있으므로, 불요 대역의 이득을 용이하게 저감할 수 있다.
또한, 종래, 복수의 주파수대를 사용하는 멀티 밴드 시스템에서는, 각각의 대역에서 트랜지스터가 필요했지만, 전환 스위치(41) 또는 가변길이 스터브를 사용 하여 주파수대를 전환하는 것에 의해, 멀티밴드화된 경우에도, 1조의 캐스코드 회로로 각 대역에서의 동작이 가능해 진다. 그 때문에, 필요한 트랜지스터의 수가 저감되어, 코스트 다운을 실현할 수 있다.
또한, 상기 실시예 1에서는, 소정 주파수의 신호를 단락하는 필터 회로로서 오픈 스터브(4)를 사용했지만, 이것에 한정되지 않는다. 예를 들면, 인덕터와 커패시터가 직렬접속되어, 소정 주파수에서 공진하도록 구성된 직렬 공진회로를 사용해도 되고, 소정 주파수의 고주파 신호의 1/2 파장의 길이를 갖는 쇼트 스터브(short stub)이어도 된다.
이 경우도, 상기 실시예 1과 같은 효과를 나타낼 수 있다.
실시예 2
도6은, 본 발명의 실시예 2에 관한 증폭기를 나타낸 회로도이다. 이때, 이 증폭기는, 76GHz(소정 주파수)에서 이득이 최대가 되도록 구성되어 있다.
도6에 있어서, HEMT 1과 HEMT 2는 캐스코드 접속되어 있다. 또한, HEMT 1의 게이트에는 입력 단자가 접속되고, HEMT 2의 드레인에는 출력 단자가 접속되어 있다.
또한, HEMT 2의 게이트에는, 반사 이득을 억제하기 위한 반사 이득 억제 저항(3)이 접속되어 있다. 또한, HEMT 1의 소스와 HEMT 2의 게이트의 사이, 및 HEMT 2의 게이트와 HEMT 2의 드레인 사이에는, HEMT 2의 게이트 전압을 설정하기 위한 분압 저항(5, 6)이 접속되어 있다.
또한, 반사 이득 억제 저항(3)의 HEMT 2와 반대측에는, 도1에 나타낸 직선형의 오픈 스터브(4) 대신에, 부채형의 래디얼 스터브(7)가 접속되어 있다. 래디얼 스터브(7)는, 오픈 스터브(4)와 마찬가지로, 소정 주파수의 고주파 신호가 접속점에서 거의 단락되는 길이로 설정되고 있다. 또한, 래디얼 스터브(7)를 사용함으로써, 접속점에서, 광대역에서 고주파 신호를 단락시킬 수 있다.
또한, HEMT 1의 게이트와 입력 단자 사이에는, 게이트 바이어스 회로(8), 및 이퀄라이저(9)와 결합 선로(10) 등의 조정회로가 접속되어 있다. 또한, HEMT 2의 드레인과 출력 단자 사이에는, 드레인 바이어스 회로(11), 및 이퀄라이저(12)와 결합 선로(13) 등의 조정회로가 접속되어 있다.
게이트 바이어스 회로(8)는, 저항과, 전송선로와, 커패시터와, 게이트 바이어스 단자로 구성되어 있고, 게이트 바이어스를 공급하는 동시에, 회로 동작의 안정화를 도모하고 있다.
드레인 바이어스 회로(11)는, 소정 주파수의 고주파 신호의 λ/4의 길이를 갖는 쇼트 스터브와, 커패시터와, 드레인 바이어스 단자로 구성되어 있고, 드레인 바이어스를 공급하는 동시에, 소정 주파수의 고주파 신호 이외의 신호를 컷트한다.
또한, 결합 선로 10, 13은, 직류신호 및 저주파 영역의 신호를 컷트한다. 또한, 이퀄라이저 9, 12는, 결합 선로 10, 13에서 컷트될 수 없는 대역의 이득을 저하시키는 동시에, 회로 동작의 안정화를 도모하고 있다.
상기 구성의 증폭기에 있어서, 입력 단자에 입력된 신호는, 증폭되어 출력 단자에서 출력된다.
이어서, 이 증폭기에 있어서의 이득 및 반사 특성의 주파수 특성에 대해 설명한다.
도7은, 도6에 나타낸 증폭기에 있어서의 이득의 주파수 특성을 나타낸 설명도이다. 또한, 도8은, 도6에 나타낸 증폭기에 있어서의 입력측 및 출력측의 반사 특성의 주파수 특성을 나타낸 설명도이다.
도7 및 도8에서, 소정 주파수인 76GHz에 있어서, 반사 이득이 억제되는 동시에, 10dB 정도의 높은 이득이 얻어지는 것을 알 수 있다.
본 발명의 실시예 2에 관한 증폭기에 따르면, 제1트랜지스터와 제2트랜지스터가 캐스코드 접속되고, 제2트랜지스터의 게이트에, 반사 이득을 억제하는 저항이 접속되어 있다. 또한, 저항의 제2트랜지스터와 반대측에는, 소정 주파수 근방의 고주파 신호를 단락하는 래디얼 스터브가 접속되어 있다.
그 때문에, 밀리파대에 있어서 반사 이득을 억제하여, 고이득의 증폭기를 얻을 수 있다.
실시예 3
도9는, 본 발명의 실시예 3에 관한 증폭기를 나타낸 회로도이다. 이때, 이 증폭기는, 광대역에 걸쳐 사용가능한 광대역 증폭기로서 구성되어 있다.
도9에 있어서, HEMT 1과 HEMT 2는, 캐스코드 접속되어 있다. 또한, HEMT 1의 게이트에는 입력 단자가 접속되고, HEMT 2의 드레인에는 출력 단자가 접속되어 있다.
또한, HEMT 2의 게이트에는, 반사 이득을 억제하기 위한 반사 이득 억제 저항(3)이 접속되어 있다. 또한, 반사 이득 억제 저항(3)의 HEMT 2와 반대측에는, 소정 주파수 근방의 고주파 신호를 단락하는 오픈 스터브(4)가 접속되어 있다. 여기에서, 오픈 스터브(4)의 길이는, 사용할 소정 주파수(예를 들면, 76GHz)의 고주파 신호의 1/4 파장(λ/4)보다도 짧은 길이로 설정되어 있다.
또한, HEMT 1의 소스와 HEMT 2의 게이트 사이에는, 도1에 나타낸 분압 저항(5) 대신에, 애노드가 접지되고, 캐소드가 HEMT 2의 게이트에 접속된 제1다이오드(14)가 접속되어 있다. 또한, HEMT 2의 게이트와 HEMT 2의 드레인 사이에는, 도1에 나타낸 분압 저항(6) 대신에, 애노드가 HEMT 2의 게이트에 접속되고, 캐소드가 HEMT 2의 드레인에 접속된 제2다이오드(15)가 접속되어 있다.
제1다이오드(14) 및 제2다이오드(15)에는, 각각 역바이어스의 전압이 인가되므로, 제1다이오드(14) 및 제2다이오드(15)를 고저항값의 저항으로 간주할 수 있다. 여기에서, 분압 저항으로서는, 통상수 kΩ 오더의 저항값이 필요하게 되지만, 일반적인 갈륨 비소(GaAs) 웨이퍼에서 얻어지는 에피택셜 저항을 사용하면, 그 저항의 길이는, 수 100㎛ 오더가 된다.
한편, HEMT의 쇼트키 게이트를 사용하여 다이오드를 구성할 경우에는, HEMT의 드레인과 소스를 단락하는 것만으로 다이오드를 얻을 수 있다.
따라서, 쇼트키 다이오드를 분압 저항으로서 사용함으로써, 칩 면적을 축소할 수 있다.
이때, 예를 들어 HBT 프로세스의 경우에는, 베이스?콜렉터 사이의 PN 다이 오드를 분압 저항으로서 사용해도 된다.
또한, HEMT 1의 게이트와, HEMT 2의 게이트의 사이, 및 HEMT 2의 게이트와 HEMT 2의 드레인 사이에는, 증폭기를 광대역에 걸쳐 사용 가능하게 하기 위한 안정화 회로(16, 17)가 접속되어 있다. 안정화 회로(16, 17)는, 각각 저항과 커패시터를 직렬접속하여 구성되어 있다.
또한, HEMT 1의 게이트와 입력 단자와의 사이에는, 게이트 바이어스 회로(8), 및 커패시터(18) 등의 조정회로가 접속되어 있다. 또한, HEMT 2의 드레인과 출력 단자 사이에는, 드레인 바이어스 회로(11), 및 커패시터(19) 등의 조정회로가 접속되어 있다.
게이트 바이어스 회로(8) 및 드레인 바이어스 회로(11)는, 도6에 나타낸 것과 같은 기능을 갖고 있다. 또한, 커패시터(18, 19)는, 저주파 영역의 신호를 컷트한다.
상기 구성의 증폭기에 있어서, 입력 단자에 입력된 신호는, 증폭되어 출력 단자에서 출력된다.
이어서, 이 증폭기에 있어서의 MAG, 이득 및 반사 특성의 주파수 특성에 대해 설명한다.
도10은, 도9에 나타낸 증폭기에 있어서의 MAG의 주파수 특성을 나타낸 설명도이다. 또한, 도11은, 도9에 나타낸 증폭기에 있어서의 이득의 주파수 특성을 나타낸 설명도이다. 또한, 도12는, 도9에 나타낸 증폭기에 있어서의 입력측 및 출력측의 반사 특성의 주파수 특성을 나타낸 설명도이다.
도10～도12에 있어서, 오픈 스터브(4)에 의해, 90GHz 근방에서 MAG이 증가하고 있다. 한편, 안정화 회로(16, 17)에 의해, 약 30～80GHz에 걸쳐 MAG이 평탄해지고 있다.
여기에서, MAG은, 30GHz 이하나 90GHz 이상의 주파수 대역에 있어서도 이득을 취한다. 그렇지만, 이 증폭기의 이득은, 커패시터 18, 19에 의해 30GHz 이하의 저주파 영역의 신호가 컷트되고, 필터 기능을 갖는 드레인 바이어스 회로(11)에 의해 90GHz 이상의 고주파 영역의 신호가 컷트된 결과, 도11에 도시된 것과 같은 특성이 된다.
또한, 도10～도12에서, 30～90GHz라고 하는 3배 대역을 확보할 수 있는 동시에, 이 대역에 있어서 반사 이득이 억제되어, 밀리파대인데도 불구하고 5dB 이상의 높은 이득이 얻어지는 것을 알 수 있다.
일반적으로, 광대역 증폭기에는, 프리매칭회로 등의 주변회로가 복잡해지지만, 이 증폭기에 따르면, 비교적 간단한 회로 구성 및 설계로, 광대역화를 실현할 수 있다.
본 발명의 실시예 3에 관한 증폭기에 따르면, 제1트랜지스터와 제2트랜지스터가 캐스코드 접속되고, 제2트랜지스터의 게이트에, 반사 이득을 억제하는 저항이 접속되어 있다. 또한, 저항의 제2트랜지스터와 반대측에는, 소정 주파수 근방의 고주파 신호를 단락하는 오픈 스터브가 접속되어 있다.
또한, 제1트랜지스터의 게이트와 제2트랜지스터의 게이트의 사이, 및 제2트랜지스터의 게이트와 제2트랜지스터의 드레인 사이에는, 안정화 회로가 접속되어 있다. 또한, 제1트랜지스터의 게이트와 입력 단자와의 사이에는, 게이트 바이어스 회로 및 조정회로가 접속되고, 제2트랜지스터의 드레인과 출력 단자 사이에는, 드레인 바이어스 회로 및 조정회로가 접속되어 있다.
그 때문에, 밀리파대의 광대역에 걸쳐 반사 이득을 억제하고, 또한 고이득의 증폭기를 얻을 수 있다.
실시예 4
도13은, 본 발명의 실시예 4에 관한 발진기를 나타낸 회로도이다. 이때, 이 발진기는, 발진 신호의 2배파를 출력하도록 구성되어 있다.
도13에 있어서, 에미터 접지된 HBT 21(제1트랜지스터)의 콜렉터에는, 베이스 접지된 HBT 22(제2트랜지스터)의 에미터가 접속되어 있다. 즉, HBT 21과 HBT 22는 캐스코드 접속되어 있다. 또한, HBT 22의 콜렉터에는, 출력 단자가 접속되어 있다.
또한, HBT 22의 베이스에는, 발진 신호의 위상을 원하는 위상으로 조정하는 위상 조정 선로(23)(신호 개선회로)가 접속되어 있다. 또한, 위상 조정 선로(23)의 HBT 22와 반대측에는, 소정 주파수 근방의 고주파 신호를 단락하는 오픈 스터브(24)가 접속되어 있다. 여기에서, 오픈 스터브(24)의 길이는, 발진 신호의 발진 주파수(소정 주파수)에 대하여 1/4 파장(λ/4)의 길이로 설정되어 있다. 이때, 필요하면 발진 신호의 고조파에 대하여 λ/4가 되는 오픈 스터브를 HBT 22의 베이스에 추가 접속해도 된다.
또한, HBT 21의 에미터와 HBT 22의 베이스의 사이, 및 HBT 22의 베이스와 HBT 22의 콜렉터 사이에는, HBT 22의 베이스 전압을 설정하기 위한 분압 저항(25, 26)이 접속되어 있다.
또한, HBT 21의 베이스에는, 베이스 바이어스 회로(27)와, 제1선로(28)와, 제1스터브(29)가 접속되어 있다. 또한, HBT 22의 콜렉터와 출력 단자 사이에는, 콜렉터 바이어스 회로(30)와, 제2선로(31)와, 제2스터브(32)가 접속되어 있다. 이때, 제1선로(28)와 제1스터브(29)로 공진회로가 구성되어 있다.
또한, HBT 21의 에미터는, 제3선로(33)를 거쳐 접지되어 있다.
베이스 바이어스 회로(27) 및 콜렉터 바이어스 회로(30)는, 각각 도9에 도시된 게이트 바이어스 회로(8) 및 드레인 바이어스 회로(11)와 같은 기능을 갖고 있다.
제1스터브(29) 및 제2스터브(32)는, 각각 발진 신호의 λ/4의 길이를 갖는 쇼트 스터브 및 오픈 스터브로서, 이들 스터브로 발진 신호를 전반사시킴으로써, 발진을 성장시킨다.
발진 신호인 기본파는, 제2스터브(32)에서 반사되므로, 출력 단자에서 출력되지 않는다. 또한, 발진 신호의 2배파는, 제2스터브(32)에 대하여 오픈이 되므로, 제2스터브(32)에는 영향을 받지 않는다. 이에 따라, 발진 신호의 2배파가 출력 단자에서 출력된다.
또한, 제1선로(28), 제2선로(31) 및 제3선로(33)는, 반사 이득 및 반사 위상을 조정하기 위해 설치된 선로로서, 발진 조건을 충족시키도록 길이가 설정되어 있다.
여기에서, 도13의 A-A면에서 트랜지스터측(도13의 우측)을 보았을 때의 임피던스를 Ztr, A-A면에서 공진회로측(도13의 좌측)을 보았을 때의 임피던스를 Zres라고 하면, 일반적으로, 다음 식 (1)을 만족시키는 주파수 범위에서, 또한 다음 식 (2)을 만족시키는 주파수에서, 발진 조건을 만족시켜서 발진이 일어난다.
Re(Ztr) + Re(Zres)<0 또한 Re(Ztr)<0 …(1)
Im(Ztr) + Im(Zres)=0 …(2)
도14는, 도13에 나타낸 발진기에 있어서의 Re(Ztr)+Re(Zres)의 주파수 특성을 나타낸 설명도이다. 또한, 도15는, 도13에 나타낸 발진기에 있어서의 Im(Ztr)+Im(Zres)의 주파수 특성을 나타낸 설명도이다.
도14 및 도15에 있어서, 약 20～50GHz의 주파수 대역에 있어서 식 (1)이 만족되고 있고, 약 38GHz에 있어서 식 (2)이 만족되고 있다. 따라서, 본 실시예 4의 발진기에서는, 약 38GHz의 발진 신호가 생성된다.
이어서, 분압 저항(25, 26)에 대하여 상세하게 설명한다.
도16은, 도13에 나타낸 발진기에 있어서의, 분압 저항 25와 분압 저항 26의 저항비 k(k: 분압 저항 26의 저항값/분압 저항 25의 저항값)와, 출력 전력의 관계를, 발진 신호의 기본파 및 2배파에 대하여 나타낸 설명도이다.
도16에 있어서, 기본파에 대하여는, k가 0.7인 경우에 출력 전력이 최대가 되지만, 2배파에 대하여는, k가 작아질수록 출력 전력이 높아진다. 따라서, 본 실 시예 4에서는, 2배파를 추출하기 위해 k=0.1로 한다. 이때, 기본파를 추출할 경우에는, k=0.7로 하면 된다.
다음에, 위상 조정 선로(23) 및 오픈 스터브(24)에 대하여 상세히 설명한다.
오픈 스터브(24)는, 전술한 것과 같이, 발진 신호의 λ/4의 길이를 갖고 있고, 발진 신호를 HBT 22의 베이스에서 단락하고 있다.
또한, 위상 조정 선로(23)는, 발진 신호의 2배파의 출력 전력을 최적화하기 위하여, 2배파의 위상을 원하는 위상으로 조정한다.
도17은, 도13에 나타낸 발진기에 있어서의, 위상 조정 선로(23)의 발진 주파수(38GHz)에서의 전기 길이(electrical length) φ와, 발진 신호의 2배파(76GHz)의 최대 출력 전력의 관계를 나타낸 설명도이다.
2배파의 최대 출력 전력이란, 각 전기 길이에 있어서의 최적 부하 임피던스에서의 2배파의 출력 전력을 나타내고 있다. 일례로서, 도13에 나타낸 발진기에 있어서, 전기 길이 φ가 18°인 경우의 2배파의 출력 전력의 등고선도를 도18에 나타낸다. 도18에서, 등고선도의 거의 중심에서 최대 출력 전력 21dBm이 얻어지는 것을 알 수 있다. 도17은, 각 전기 길이에 있어서의 등고선도의 최대 출력 전력을 도시한 것이다.
도17에서, 위상 조정 선로(23)가 접속되어 있지 않은 경우(즉, φ=0°의 경우)라도, 최대로 15dBm 정도의 고출력을 얻을 수 있다. 그렇지만, 발진 신호의 2배파의 위상을, HBT 22의 베이스보다도 약 15～24°치우치게 함으로써, 2배파의 출력 전력을 더욱 고출력화 할 수 있다. 따라서, 본 실시예 4에서는, 전기 길이 ψ=18° 로 한다.
여기에서, 도13에 나타낸 발진기에 있어서의 출력 전력의 고조파 분포(발진 스펙트럼)를 도19에 나타낸다. 도면에 있어서, 횡축은 고조파 차수를 나타내고 있고, 1이 기본파를 표시하고, 2가 2배파를 표시하고 있다.
도19에서, 약 38GHz에서 발진하는 이 발진기에 있어서, 발진 신호의 2배파의 출력 전력이 21dBm인 것을 알 수 있다.
이와 같이, 위상 조정 선로(23) 및 오픈 스터브(24)를 사용함으로써, 부성 저항 ｜Re(Ztr)｜을 충분하게 크게 할 수 있고, 또한, 발진 신호의 2배파의 출력 전력을 최적화할 수 있으므로, 출력 전력을 최대한으로 증가시킬 수 있다.
본 발명의 실시예 4에 관한 발진기에 따르면, 제1트랜지스터와 제2트랜지스터가 캐스코드 접속되고, 제2트랜지스터의 베이스에, 입력된 신호의 위상을 원하는 위상으로 조정하는 위상 조정 선로가 접속되어 있다. 또한, 위상 조정 선로의 제2트랜지스터와 반대측에는, 소정 주파수 근방의 고주파 신호를 단락하는 오픈 스터브가 접속되어 있다.
그 때문에 밀리파대에 있어서, 고출력한 발진기를 얻을 수 있다.
또한, 부성저항 ｜Re(Ztr)｜은, 특성의 격차가 큰 커패시터 용량이 아니라, 스터브의 길이에 의해 결정되므로, 발진기의 제조 격차를 저감할 수 있다.
이때, 상기 실시예 4에서는, 위상 조정 선로(23)의 HBT 22와 반대측에, 발진 신호의 발진 주파수에 대하여 λ/4의 길이를 갖는 오픈 스터브(24)만 접속되어 있 지만, 이것에 한정되지 않고, 발진 신호의 2배파에 대하여 λ/4의 길이를 갖는 2배파용 오픈 스터브(n배파용 오픈 스터브)가 더 접속되어도 된다. 또한, 위상 조정 선로(23)와 함께, 발진 신호의 위상을 원하는 위상으로 조정하는 위상 조정 선로를 접속해도 된다.
이 경우에는, 발진 신호의 2배파의 출력 전력을 더 향상시킬 수 있다.
또한, 사용할 주파수가 복수의 대역에 걸치는 경우에는, 상기 실시예 1과 같은 방법으로 하여, 복수의 오픈 스터브를 전환 스위치(41)에 의해 전환하여도 되며(도4 참조), MEMS 스위치(42)에 의해 길이 조정이 가능한 가변길이 스터브를 사용하여, 사용할 주파수대를 전환하여도 된다(도5 참조).
실시예 5
상기 실시예 4에서는, 오픈 스터브(24)에 의해, 발진 신호를 HBT 22의 베이스에서 단락하고 있지만, 이것에 한정되지 않는다.
따라서, 이하, 쇼트 스터브에 의해, 발진 신호를 단락하는 구성에 대해 설명한다. 이때, 오픈 스터브 또는 쇼트 스터브 대신에, 발진 신호의 발진 주파수에서 공진하도록 구성된 직렬 공진회로를 사용해도 된다.
도20은, 본 발명의 실시예 5에 관련한 발진기를 나타낸 회로도이다. 이때, 이 발진기는, 발진 신호의 2배파를 출력하도록 구성되어 있다. 또한, 전술한 실시예 4와 동일한 구성 및 기능에 대하여는, 설명을 생략한다.
도20에 있어서, HBT 22의 베이스에는, 도13에 나타낸 오픈 스터브(24) 대신 에, 소정 주파수 근방의 고주파 신호를 단락하는 쇼트 스터브(34)(필터 회로)의 일단이 접속되어 있다. 여기에서, 쇼트 스터브(34)의 길이는, 발진 신호의 발진 주파수(소정 주파수)에 대하여 1/2 파장(λ/2)의 길이로 설정되어 있다. 이때, 쇼트 스터브(34)의 길이는, 발진 신호의 고조파에 대하여 λ/2가 되도록 설정되어도 된다.
또한, 쇼트 스터브(34)의 타단은, 직류신호를 컷트하기 위한 가변용량 커패시터(35)를 거쳐 접지되어 있다.
이때, 이 발진기의 발진 주파수는, 쇼트 스터브(34)의 타단에 접속되는 커패시터의 용량에 의해 변화되므로, 가변용량 커패시터(35)를 사용함으로써, 발진 주파수를 가변으로 할 수 있다.
또한, 가변용량소자로서, 커패시터 대신에 예를 들면 다이오드를 사용할 수 있다. 다이오드는, 도21에 표시된 등가회로도와 같이, 가변용량 커패시터와 가변저항을 병렬접속한 회로로 간주할 수 있다.
다이오드에 역방향 전압을 인가할 경우에는, 저항이 수 kΩ 이상으로 되므로, 고주파 신호는, 가변용량에 크게 영향을 받는다. 따라서, 가변용량소자로서 다이오드를 사용한 경우에는, 다이오드에 인가하는 전압에 의해 발진 주파수를 제어가능한 전압제어 발진기를 구성할 수 있다.
여기에서, 도20에 나타낸 발진기에 있어서, 가변용량소자로서 다이오드를 사용하여 구성된 전압제어 발진기의 회로도를 도22에 나타낸다.
도22에 있어서, HBT 22의 베이스에는, 도20에 나타낸 가변용량 커패시터(35) 대신에, 커패시터(36)와 다이오드(37)가 접속되어 있다. 이때, 커패시터(36)는, 직 류신호를 컷트하기 위해 접속되어 있다.
또한, 커패시터(36)와 다이오드(37)의 사이에는, 발진 주파수를 제어하기 위한 신호가 입력되는 발진 주파수 제어 바이어스 단자가 접속되어 있다.
종래의 전압제어 발진기에서는, 도23에 도시된 것과 같은 발진 주파수를 제어하기 위한 용량(버랙터)은, 도22의 Q점에 접속되어 있었다. 그렇지만, 이 경우에는, 도22의 A-A면에서 공진회로측(도13의 좌측)을 보았을 때의 임피던스 Re(Zres)가 높아져, 전술한 발진 조건의 식 (1)을 충족시키는 것이 곤란해진다고 하는 문제점이 있었다.
본 실시예 5에서는, HBT 22의 베이스에 버랙터를 접속함으로써, 임피던스 Re(Zres)을 높이지 않고, 보다 간단한 회로 구성으로 전압제어 발진기를 얻을 수 있다.
본 발명의 실시예 5에 관한 발진기에 따르면, 제1트랜지스터와 제2트랜지스터가 캐스코드 접속되고, 제2트랜지스터의 베이스에, 입력된 신호의 위상을 원하는 위상으로 조정하는 위상 조정 선로가 접속되어 있다. 또한, 위상 조정 선로의 제2트랜지스터와 반대측에는, 소정 주파수 근방의 고주파 신호를 단락하는 쇼트 스터브가 접속되어 있다.
그 때문에, 밀리파대에 있어서, 고출력의 발진기를 얻을 수 있다.
또한, 쇼트 스터브의 타단을, 다이오드를 거쳐 접지함으로써, 간단한 회로 구성으로 전압제어 발진기를 얻을 수 있다.
이때, 상기 실시예 5에서는, 위상 조정 선로(23)의 HBT 22와 반대측에, 발진 신호의 발진 주파수에 대하여 λ/2의 길이를 갖는 쇼트 스터브(34)만 접속되어 있지만, 이것에 한정되지 않고, 발진 신호의 2배파에 대하여 λ/2의 길이를 갖는 2배파용 쇼트 스터브(n배파용 쇼트 스터브)가 더 접속되어도 된다. 또한, 위상 조정 선로(23)와 함께, 발진 신호의 위상을 원하는 위상으로 조정하는 위상 조정 선로를 접속해도 된다.
또한, 상기한 2배파용 쇼트 스터브 대신에, 발진 신호의 2배파에 대하여 λ/4의 길이를 갖는 2배파용 오픈 스터브가, 대응하는 위상 조정 선로와 함께 접속되어도 된다.
이러한 경우에는, 발진 신호의 2배파의 출력 전력을 더욱 향상시킬 수 있다.
또한, 버랙터나 커패시터(36)를 접속한 것에 의해, 최적의 임피던스로부터 차이가 생기는 경우에는, 쇼트 스터브(34)의 길이를, 출력이 최적이 되도록 λ/2에서 적당히 조정해도 된다.
도1은 본 발명의 실시예 1에 관한 캐스코드 회로를 나타낸 회로도이다.
도2는 도1에 나타낸 캐스코드 회로에 있어서의 MAG의 주파수 특성을, 단체의 HEMT를 비교하여 나타낸 설명도이다.
도3은 도1에 나타낸 캐스코드 회로에 있어서의 출력측의 반사 특성의 주파수 특성을 나타낸 설명도이다.
도4는 전환 스위치를 사용하여 오픈 스터브를 전환하는 구성을 나타낸 회로도이다.
도5는 가변길이 스터브를 나타낸 회로도이다.
도6은 본 발명의 실시예 2에 관한 증폭기를 나타낸 회로도이다.
도7은 도6에 나타낸 증폭기에 있어서의 이득의 주파수 특성을 나타낸 설명도이다.
도8은 도6에 나타낸 증폭기에 있어서의 입력측 및 출력측의 반사 특성의 주파수 특성을 나타낸 설명도이다.
도9는 본 발명의 실시예 3에 관한 증폭기를 나타낸 회로도이다.
도10은 도9에 나타낸 증폭기에 있어서의 MAG의 주파수 특성을 나타낸 설명도이다.
도11은 도9에 나타낸 증폭기에 있어서의 이득의 주파수 특성을 나타낸 설명도이다.
도12는 도9에 나타낸 증폭기에 있어서의 입력측 및 출력측의 반사 특성의 주 파수 특성을 나타낸 설명도이다.
도13은 본 발명의 실시예 4에 관한 발진기를 나타낸 회로도이다.
도14는 도13에 나타낸 발진기에 있어서의 Re(Ztr)+Re(Zres)의 주파수 특성을 나타낸 설명도이다.
도15는 도13에 나타낸 발진기에 있어서의 Im(Ztr)+Im(Zres)의 주파수 특성을 나타낸 설명도이다.
도16은 도13에 나타낸 발진기에 있어서의, 분압 저항의 저항비와, 출력 전력의 관계를, 발진 신호의 기본파 및 2배파에 대하여 나타낸 설명도이다.
도17은 도13에 나타낸 발진기에 있어서의, 위상 조정 선로의 발진 주파수에서의 전기 길이와, 발진 신호의 2배파의 최대 출력 전력의 관계를 나타낸 설명도이다.
도18은 도13에 나타낸 발진기에 있어서, 전기 길이가 18°인 경우의 2배파의 출력 전력을 나타낸 등고선도이다.
도19는 도13에 나타낸 발진기에 있어서의 출력 전력의 고조파 분포를 나타낸 설명도이다.
도20은 본 발명의 실시예 5에 관한 발진기를 나타낸 회로도이다.
도21은 일반적인 다이오드의 등가회로도이다.
도22는 본 발명의 실시예 5에 관한 발진기를 나타낸 다른 회로도이다.
도23은 발진기의 발진 주파수를 제어하기 위한 용량을 나타낸 회로도이다.
도24는 종래의 캐스코드 회로를 나타낸 회로도이다.
도25는 에미터 접지된 단체의 HBT와, 캐스코드 접속된 HBT에 있어서의 MAG의 주파수 특성을 나타낸 설명도이다.
도26은 종래의 캐스코드 회로를 나타낸 다른 회로도이다.
도27은 단체의 HEMT와, 제2트랜지스터의 게이트를 MIM 커패시터로 접지한 캐스코드 회로와, 제2트랜지스터의 게이트를 오픈 스터브로 접지한 캐스코드 회로에 있어서의 출력측의 반사 특성의 주파수 특성을 나타낸 설명도이다.
* 도면의 주요부분에 대한 부호의 설명 *
1, 2: HEMT(제1, 제2트랜지스터)
3: 반사 이득 억제 저항(신호 개선회로)
4: 오픈 스터브(필터 회로)
14, 15: 다이오드(제1, 제2다이오드)
21, 22: HBT(제1, 제2트랜지스터)
23: 위상 조정 선로(신호 개선회로)
34: 쇼트 스터브(필터 회로)
41: 전환 스위치
42: MEMS 스위치

Claims (15)

  1. 2개의 트랜지스터가 종속접속된 캐스코드 회로로서,
    소스 또는 에미터가 접지된 제1트랜지스터와,
    소스 또는 에미터가 상기 제1트랜지스터의 드레인 또는 콜렉터에 접속된 제2트랜지스터와,
    상기 제2트랜지스터의 게이트 또는 베이스에 접속되고, 입력된 신호를 개선하여 출력하는 신호 개선회로와,
    상기 신호 개선회로의 상기 제2트랜지스터와 반대측에 접속되고, 소정 주파수 근방의 고주파 신호를 단락하는 필터 회로를 구비하고,
    상기 신호 개선회로는, 입력된 신호의 위상을 원하는 위상으로 조정하는 위상 조정 선로인 것을 특징으로 하는 캐스코드 회로.
  2. 제 1항에 있어서,
    상기 필터 회로는, 인덕터와 커패시터를 직렬로 접속한 직렬 공진회로인 것을 특징으로 하는 캐스코드 회로.
  3. 제 1항에 있어서,
    상기 필터 회로는, 오픈 스터브인 것을 특징으로 하는 캐스코드 회로.
  4. 제 3항에 있어서,
    상기 오픈 스터브는, 상기 소정 주파수에 대하여 1/4 파장의 길이 또는 1/4 파장보다도 짧은 길이를 갖는 것을 특징으로 하는 캐스코드 회로.
  5. 제 3항에 있어서,
    상기 오픈 스터브는, MEMS 스위치를 사용하여 길이 조정이 가능한 가변길이 스터브인 것을 특징으로 하는 캐스코드 회로.
  6. 제 1항에 있어서,
    상기 필터 회로는, 쇼트 스터브인 것을 특징으로 하는 캐스코드 회로.
  7. 제 6항에 있어서,
    상기 쇼트 스터브는, 상기 소정 주파수에 대하여 1/2 파장의 길이 또는 1/2 파장보다도 짧은 길이를 갖는 것을 특징으로 하는 캐스코드 회로.
  8. 제 3항 내지 제 5항 중 어느 한 항에 있어서,
    상기 오픈 스터브는 복수 접속되고,
    사용할 상기 오픈 스터브를 전환하는 전환 스위치를 더 구비한 것을 특징으로 하는 캐스코드 회로.
  9. 제 1항에 있어서,
    상기 제2트랜지스터를 다단화한 것을 특징으로 하는 캐스코드 회로.
  10. 제 1항에 있어서,
    상기 제1트랜지스터 및 상기 제2트랜지스터로서, 듀얼 게이트 HEMT를 사용한 것을 특징으로 하는 캐스코드 회로.
  11. 제 1항에 있어서,
    애노드가 접지되고, 상기 제2트랜지스터의 게이트 또는 베이스에 캐소드가 접속된 제1 다이오드와,
    상기 제2트랜지스터의 게이트 또는 베이스에 애노드가 접속되고, 상기 제2트랜지스 터의 드레인 또는 콜렉터에 캐소드가 접속된 제2다이오드를 더 구비한 것을 특징으로 하는 캐스코드 회로.
  12. 제 6항 또는 제 7항에 있어서,
    상기 쇼트 스터브는 복수 접속되고,
    사용할 상기 쇼트 스터브를 전환하는 전환 스위치를 더 구비한 것을 특징으로 하는 캐스코드 회로.
  13. 삭제
  14. 제 1항에 있어서,
    상기 위상 조정 선로의 상기 제2트랜지스터와 반대측에 접속되고, 상기 소정 주파수의 n배파(n은 2 이상의 정수)에 대하여 1/4 파장의 길이 또는 1/4 파장보다도 짧은 길이를 갖는 n배파용 오픈 스터브를 더 구비한 것을 특징으로 하는 캐스코드 회로.
  15. 제 1항에 있어서,
    상기 위상 조정 선로의 상기 제2트랜지스터와 반대측에 접속되고, 상기 소정 주파수의 n배파(n은 2 이상의 정수)에 대하여 1/2 파장의 길이 또는 1/2 파장보다도 짧은 길이를 갖는 n배파용 쇼트 스터브를 더 구비한 것을 특징으로 하는 캐스코드 회로.
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