KR101101034B1 - 박막 트랜지스터 및 그를 구비하는 유기전계발광 표시 장치 - Google Patents
박막 트랜지스터 및 그를 구비하는 유기전계발광 표시 장치 Download PDFInfo
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Abstract
본 발명은 박막 트랜지스터 및 그를 구비하는 유기전계발광 표시 장치에 관한 것으로, 박막 트랜지스터는 기판 상에 형성된 게이트 전극, 게이트 전극을 포함하는 기판 상에 형성된 게이트 절연층, 게이트 절연층 상에 형성된 활성층, 활성층 상에 형성된 소스 전극, 및 활성층 상에 소스 전극의 적어도 세 면을 둘러싸도록 형성된 드레인 전극을 포함한다.
저온 폴리 실리콘, 드레인 전극, 포화영역, 출력전류, 신뢰성
Description
본 발명은 박막 트랜지스터 및 그를 구비하는 유기전계발광 표시 장치에 관한 것으로, 보다 상세하게는 소스 전극을 둘러싸도록 형성된 드레인 전극을 구비하는 박막 트랜지스터 및 그를 구비하는 유기전계발광 표시 장치에 관한 것이다.
유기전계발광 표시 장치(OLED)나 액정 표시 장치(LCD) 등의 구동회로에서 박막 트랜지스터(TFT)가 가지는 포화영역(saturation region)에서의 출력전류 특성은 화상의 계조 변화에 영향을 미치기 때문에 중요한 전기적 특성으로 인식된다. 일정한 게이트 전압 조건에서 드레인 전압을 증가시키면 초기에는 드레인 전류가 증가하지만, 포화영역에서는 드레인 전류가 일정하게 유지되어야 한다. 소스 및 드레인 사이에 인가되는 전압이 변화될 경우 화소를 구동하는 박막 트랜지스터의 드레인 전압도 변화되기 때문에 휘도 변화에 의해 화질이 저하될 수 있다.
박막 트랜지스터에서 채널을 제공하는 활성층은 대개 비정질 실리콘(amorphous silicon)이나 폴리 실리콘(poly-silicon)과 같은 반도체로 형성되며, 근래에 들어 저온 폴리 실리콘(low temperature poly-silicon; LTPS)으로 활성층을 형성하는 공정이 개발되었다.
저온 폴리 실리콘은 증착 후 ELA(Eximer Laser Anealing), SLS(Sequential Lateral Solidification), SGS(Super Grain Silicon), SPC(Solide Phase Crystallization) 등의 방식으로 결정화되기 때문에 내구성이 우수하여 전류를 구동하는 박막 트랜지스터에 많이 사용되지만, 전류 불안정 효과(kink effect) 등에 의해 출력전류 특성이 좋지 않은 단점이 있다. 특히, 레이저를 사용하지 않기 때문에 장비 운용 및 유지보수 측면에서 유리한 SPC 방식으로 저온 폴리 실리콘을 결정화시키면 출력전류 균일도(Short Range Uniformity)는 높게 나타나지만, ELA 또는 SLS 방식으로 결정화된 경우보다 결정성이 좋지 않아 신뢰성이 저하된다. 하부 게이트(bottom gate) 구조는 상부 게이트(top gate) 구조보다 스트레스(Negative Bias Temperature Stress)에 대한 신뢰성이 더 취약하다.
전류로 구동되는 유기전계발광 표시 장치에 사용되는 박막 트랜지스터는 전압으로 구동되는 액정 표시 장치에 사용되는 박막 트랜지스터보다 안정된 전기적 특성 및 신뢰성을 가져야 하지만, 기존의 박막 트랜지스터 구조에서는 전기적 특성 및 신뢰성을 높이는 데 한계가 있다.
본 발명의 목적은 포화영역에서 안정된 출력전류 특성을 갖는 박막 트랜지스터 및 그를 구비하는 유기전계발광 표시 장치를 제공하는 데 있다.
본 발명의 다른 목적은 신뢰성이 높은 박막 트랜지스터 및 그를 구비하는 유기전계발광 표시 장치를 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 측면에 따른 박막 트랜지스터는 기판; 상기 기판 상에 형성된 게이트 전극; 상기 게이트 전극을 포함하는 상기 기판 상에 형성된 게이트 절연층; 상기 게이트 절연층 상에 형성된 활성층; 상기 활성층 상에 형성된 소스 전극; 및 상기 활성층 상에 상기 소스 전극의 적어도 세 면을 둘러싸도록 형성된 드레인 전극을 포함한다.
상기한 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 유기전계발광 표시 장치는 제 1 전극, 유기 발광층 및 제 2 전극으로 이루어진 유기전계발광 소자와, 상기 유기전계발광 소자의 동작을 제어하기 위한 박막 트랜지스터가 형성된 제 1 기판; 및 상기 제 1 기판과 대향하도록 배치된 제 2 기판을 포함하며, 상기 박막 트랜지스터는 상기 제 1 기판 상에 형성된 게이트 전극; 상기 게이트 전극을 포함하는 상기 제 1 기판 상에 형성된 게이트 절연층; 상기 게이트 절연층 상에 형성된 활성층; 상기 활성층 상에 형성된 소스 전극; 및 상기 활성층 상에 상기 소스 전극의 적어도 세 면을 둘러싸도록 형성된 드레인 전극을 포함한다.
본 발명의 박막 트랜지스터는 드레인 전극이 소스 전극의 적어도 세 면을 둘러싸도록 형성된다. 소스 전극과 대항하는 드레인 전극 측의 면적이 상대적으로 넓기 때문에 드레인 전극에서 방출되는 전자가 소스 전극으로 주입되는 전자보다 많고, 소스 전극으로 주입되는 전자의 수가 한정된다. 따라서 포화영역에서 드레인 전류가 일정하게 유지되기 때문에 안정된 출력전류 특성을 갖는다.
또한, 본 발명의 박막 트랜지스터는 소스 전극 및 드레인 전극과 게이트 전극 사이에 게이트 절연층 및 활성층이 개재되기 때문에 신뢰성이 높고, 활성층 상에 보호층이 형성되기 때문에 활성층의 피해 및 오염으로 인한 전기적 특성 변화가 방지됨으로써 안정된 문턱전압 특성을 갖는다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 실시예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서, 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.
도 1a는 본 발명에 따른 박막 트랜지스터의 일 실시예를 설명하기 위한 레이 아웃도이고, 도 1b는 I1 - I2 부분을 절취한 단면도이다.
도 1a 및 도 1b를 참조하면, 기판(10) 상에 게이트 전극(12)이 형성된다. 기판(10)은 실리콘(Si) 등의 반도체 기판, 유리나 플라스틱 등의 절연 기판 또는 금속 기판이 사용될 수 있고, 기판(10) 상에 버퍼층(도시안됨)이 형성될 수 있다. 게 이트 전극(12)은 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 은(Ag), 탄탈륨(Ta), 알루미늄(Al), 구리(Cu), 금(Au), 크롬(Cr) 및 니오비움(Nb) 등의 금속이나 상기 금속들의 합금으로 형성된다.
게이트 전극(12)을 포함하는 기판(10) 상에 게이트 절연층(14)이 형성되고, 게이트 전극(12) 상부의 게이트 절연층(14) 상에 활성층(16)이 형성된다. 게이트 절연층(14)은 실리콘 산화물(SiO)이나 실리콘 질화물(SiN) 등으로 형성된다. 활성층(16)은 비정질 실리콘, 폴리 실리콘 또는 저온 폴리 실리콘으로 형성되고, ELA, SLS, SGS, SPC 등의 방식으로 결정화 및 이온이 도핑될 수 있다.
활성층(16) 상에 소스 전극(20a) 및 드레인 전극(20b)이 형성된다. 이 때 드레인 전극(20b)은 소스 전극(20a)의 적어도 세 면을 둘러싸도록 형성된다. 일 예로서, 드레인 전극(20b)이 "ㄷ" 또는 "U" 형태로 형성되고, 소스 전극(20a)이 "ㄷ" 또는 "U" 형태의 개구에 삽입된 구조로 형성될 수 있다. 소스 전극(20a) 및 드레인 전극(20b)은 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 은(Ag), 탄탈륨(Ta), 알루미늄(Al), 구리(Cu), 금(Au), 크롬(Cr) 및 니오비움(Nb) 등의 금속이나 상기 금속들의 합금으로 형성된다.
소스 전극(20a) 및 드레인 전극(20b)은 상기 금속이나 합금을 증착한 후 상기 구조로 패터닝하여 형성할 수 있으며, 패터닝 과정에서 드레인 전극(20b)을 마스크로 이용하여 하부의 활성층(16)을 패터닝하면 마스크가 절감될 수 있다. 이 경우 드레인 전극(20b)의 외측면이 활성층(16)의 외측면과 일치된다.
또한, 소스 전극(20a) 및 드레인 전극(20b)과 활성층(16) 사이에는 오믹 접 촉층(ohmic contact layer)(19)이 형성될 수 있다. 오믹 접촉층(19)은 소스 전극(20a) 및 드레인 전극(20b)과 활성층(16)의 접촉 저항을 감소시키기 위한 것으로, 금속 또는 도핑된 반도체로 형성할 수 있다.
도 2a 및 도 3a는 본 발명에 따른 박막 트랜지스터의 동작을 설명하기 위한 개념도이고, 도 2b 및 도 3b는 드레인 전압(Vd)에 따른 드레인 전류(Id)의 변화를 나타낸 그래프이다.
먼저, 도 2a를 참조하면, 본 발명의 박막 트랜지스터는 드레인 전극(20b)이 소스 전극(20a)의 적어도 세 면을 둘러싸도록 형성된다. 소스 전극(20a)과 대항하는 드레인 전극(20b) 측의 면적이 상대적으로 넓기 때문에 드레인 전극(20b)에서 방출되는 전자가 소스 전극(20a)으로 주입되는 전자보다 많다. 반면, 소스 전극(20a) 측의 면적은 상대적으로 적기 때문에 소스 전극(20a)으로 주입되는 전자의 수는 한정된다. 따라서 도 2b에 도시된 바와 같이 일정한 게이트 전압 조건에서 드레인 전압(Vd)을 증가시키면 초기에는 드레인 전류(Id)가 빠르게 증가하지만, 포화영역에서는 드레인 전류(Id)가 일정하게 안정적으로 유지된다.
만일, 본 발명과는 반대로 도 3a와 같이 소스 전극(20a)이 드레인 전극(20b)의 적어도 세 면을 둘러싸도록 형성되면, 드레인 전극(20b)과 대향하는 소스 전극(20a) 측의 면적이 상대적으로 넓기 때문에 드레인 전극(20b)에서 방출되는 전자가 계속적으로 소스 전극(20a)으로 주입될 수 있다. 따라서 도 3b에 도시된 바와 같이 일정한 게이트 전압 조건에서 드레인 전압(Vd)을 증가시키면 드레인 전류(Id)도 계속적으로 증가하기 때문에 박막 트랜지스터로 사용하기 어렵다.
본 발명의 박막 트랜지스터는 상기와 같은 원리에 의해 포화영역에서 안정된 출력전류 특성을 갖는다.
또한, 본 발명의 박막 트랜지스터는 소스 전극(20a) 및 드레인 전극(20b)과 게이트 전극(12) 사이에 게이트 절연층(14) 및 활성층(16)이 개재된 구조를 갖기 때문에 활성층이 개재되지 않은 구조에 비해 드레인 전극(20b)과 게이트 전극(12) 사이의 전계(electric field)가 감소하고, 드레인 전극(20b)과 게이트 전극(12) 사이의 전계에 의해 게이트 절연층(14)으로 주입되는 전하의 이동이 활성층(16)에 의해 차단된다. 전계가 감소하는 영역은 채널영역의 주변부로서 소자의 특성에는 직접적으로 영향을 미치지 않으며, 상기와 같은 구조에 의해 게이트 바이어스 스트레스(gate bias stress) 및 정전류 스트레스(constant current stress)에 대한 신뢰성이 개선된다.
도 4a 및 도 5a는 본 발명에 따른 박막 트랜지스터의 다른 실시예를 설명하기 위한 레이 아웃도이고, 도 4b 및 도 5b는 I11 - I12 부분을 절취한 단면도이다.
도 4a 및 도 5a를 참조하면, 본 실시예의 박막 트랜지스터는 도 1a 및 도 1b의 구조를 가지며, 활성층(16) 상에 보호층(18)이 형성된다. 보호층(18)은 소스 전극(20a) 및 드레인 전극(20b)을 패터닝하기 위한 식각 과정에서 식각 정지층(etch stop layer)으로 이용된다. 따라서 식각 과정에서 플라즈마 등에 의한 활성층(16) 표면의 피해 및 오염으로 인한 활성층(16)의 전기적 특성 변화가 방지됨으로써 안정된 문턱전압 특성 및 신뢰성을 갖게 된다.
도 4a 및 도 4b는 보호층(18)이 활성층(16) 상에 형성되며, 소스 전극(20a) 의 전부 및 드레인 전극(20b)의 일부와 중첩되는 구조를 도시하며, 도 5a 및 도 5b는 보호층(18)이 활성층(16) 상에 형성되며, 소스 전극(20a)의 가장자리부 및 드레인 전극(20b)의 가장자리부와 중첩된 구조 즉, 보호층(18)이 드레인 전극(20b)과 같이 "ㄷ" 또는 "U" 형태로 형성된 구조를 도시한다.
도 6은 게이트 전극에 스트레스 전압(20V)을 인가하고 시간에 따른 문턱전압(Vth)의 변화를 측정한 그래프로서, 선 A는 소스 전극(20a) 및 드레인 전극(20b)과 게이트 전극(12) 사이에 게이트 절연층(14) 및 활성층(16)이 개재된 본 발명의 박막 트랜지스터(도 1a 및 도 1b), 선 B는 보호층(18)이 소스 전극(20a)의 가장자리부 및 드레인 전극(20b)의 가장자리부와 중첩된 본 발명의 박막 트랜지스터(도 5a 및 도 5b), 그리고 선 C는 소스 전극 및 드레인 전극과 게이트 전극 사이에 활성층이 개재되지 않은 종래의 박막 트랜지스터이다.
문턱전압(Vth)이 선 A의 경우 -0.44V, 선 B의 경우 -0.19V, 선 C의 경우 -1.3V 감소하였으므로 종래의 박막 트랜지스터에 비해 본 발명의 박막 트랜지스터의 문턱전압(Vth) 특성이 향상됨을 알 수 있다. 특히, SPC 방식으로 결정화된 저온 폴리 실리콘을 활성층으로 이용하여도 종래보다 높은 신뢰성 및 전기적 특성을 나타낸다.
상기와 같이 구성된 본 발명의 박막 트랜지스터는 유기전계발광 표시 장치에 적용될 수 있다.
도 7a 및 도 7b는 본 발명에 따른 박막 트랜지스터를 구비하는 유기전계발광 표시 장치의 일 실시예를 설명하기 위한 평면도 및 단면도로서, 화상을 표시하는 표시 패널(300)을 중심으로 개략적으로 설명한다.
도 7a를 참조하면, 기판(100)은 화소 영역(120)과, 화소 영역(120) 주변의 비화소 영역(130)으로 정의된다. 화소 영역(120)의 기판(100)에는 주사 라인(124) 및 데이터 라인(126) 사이에 매트릭스 방식으로 연결된 다수의 유기전계발광 소자(200)가 형성되고, 비화소 영역(130)의 기판(100)에는 화소 영역(120)의 주사 라인(124) 및 데이터 라인(126)으로부터 연장된 주사 라인(124) 및 데이터 라인(126), 유기전계발광 소자(200)의 동작을 위한 전원공급 라인(도시안됨) 그리고 패드(128)를 통해 외부로부터 제공된 신호를 처리하여 주사 라인(124) 및 데이터 라인(126)으로 공급하는 주사 구동부(134) 및 데이터 구동부(136)가 형성된다.
도 8을 참조하면, 유기전계발광 소자(200)는 애노드 전극(30) 및 캐소드 전극(36)과, 애노드 전극(30) 및 캐소드 전극(36) 사이에 형성된 유기 발광층(34)을 포함한다. 유기 발광층(34)은 정공 주입층, 정공 수송층, 전자 수송층 및 전자 주입층을 더 포함할 수 있다. 또한, 유기전계발광 소자(200)의 동작을 제어하기 위한 박막 트랜지스터 및 신호를 유지시키기 위한 캐패시터를 더 포함할 수 있다.
본 발명의 박막 트랜지스터를 포함하는 유기전계발광 소자(200)를 도 7a 및 도 8을 통해 보다 상세히 설명하면 다음과 같다.
기판(100) 상에 게이트 전극(12)이 형성된다. 게이트 전극(12)을 포함하는 기판(10) 상에 게이트 절연층(14)이 형성되고, 게이트 전극(12) 상부의 게이트 절연층(14) 상에 활성층(16)이 형성된다. 활성층(16) 상에 소스 전극(20a) 및 드레인 전극(20b)이 형성된다. 드레인 전극(20b)은 소스 전극(20a)의 적어도 세 면을 둘러 싸도록 형성된다.
소스 전극(20a) 및 드레인 전극(20b)을 포함하는 상부에는 평탄화층(28)이 형성되고, 평탄화층(28)에는 드레인 전극(20b)이 노출되도록 비아홀이 형성된다. 평탄화층(28) 상에는 비아홀을 통해 드레인 전극(20b)과 연결되는 애노드 전극(30)이 형성된다. 애노드 전극(30)을 포함하는 평탄화층(28) 상에는 애노드 전극(30)의 일부 영역(발광 영역)이 노출되도록 화소 정의막(32)이 형성되고, 노출된 애노드 전극(30) 상에는 유기 발광층(34)이 형성된다. 그리고 유기 발광층(34)을 포함하는 화소 정의막(32) 상에는 캐소드 전극(36)이 형성된다.
도 7b를 참조하면, 상기와 같이 유기전계발광 소자(200)가 형성된 기판(100) 상부에는 화소 영역(120)을 밀봉시키기 위한 봉지 기판(400)이 배치되며, 밀봉재(410)에 의해 봉지 기판(400)이 기판(100)에 합착되어 표시 패널(300)이 완성된다.
상기와 같이 구성된 본 발명의 유기전계발광 표시 장치는 신뢰성 및 출력전류 특성이 향상된 박막 트랜지스터에 의해 유기전계발광 소자(200)의 발광 특성 및 화질이 향상될 수 있다.
이상에서와 같이 상세한 설명과 도면을 통해 본 발명의 최적 실시예를 개시하였다. 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1a는 본 발명에 따른 박막 트랜지스터의 일 실시예를 설명하기 위한 레이 아웃도.
도 1b는 도 1의 I1 - I2 부분을 절취한 단면도.
도 2a 및 도 3a는 본 발명에 따른 박막 트랜지스터를 설명하기 위한 개념도.
도 2b 및 도 3b는 드레인 전압(Vd)에 따른 드레인 전류(Id)의 변화를 나타낸 그래프.
도 4a 및 도 5a는 본 발명에 따른 박막 트랜지스터의 일 실시예를 설명하기 위한 레이 아웃도.
도 4b 및 도 4b는 도 4a 및 도 5a의 I11 - I12 부분을 절취한 단면도.
도 6은 게이트 전극에 스트레스 전압을 인가하고 시간에 따른 문턱전압(Vth)의 변화를 측정한 그래프.
도 7a 및 도 7b는 본 발명에 따른 박막 트랜지스터를 구비하는 유기전계발광 표시 장치의 일 실시예를 설명하기 위한 평면도 및 단면도.
도 8은 도 7a의 유기전계발광 소자를 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 100: 기판 12: 게이트 전극
14: 게이트 절연층 16: 활성층
18: 보호층 20a: 소스 전극
20b: 드레인 전극 28: 평탄화층
30: 애노드 전극 32: 화소 정의막
34: 유기 발광층 36: 캐소드 전극
120: 화소 영역 124: 주사 라인
126: 데이터 라인 128: 패드
130: 비화소 영역 134: 주사 구동부
136: 데이터 구동부 200: 유기전계발광 소자
300: 표시 패널 400: 봉지 기판
410: 밀봉재
Claims (15)
- 기판;상기 기판 상에 형성된 게이트 전극;상기 게이트 전극을 포함하는 상기 기판 상에 형성된 게이트 절연층;상기 게이트 절연층 상에 형성된 활성층;상기 활성층 상에 형성된 소스 전극; 및상기 활성층 상에 상기 소스 전극의 적어도 세 면을 둘러싸도록 형성된 드레인 전극을 포함하며,상기 활성층 상에 보호층이 형성되고, 상기 보호층이 상기 소스 전극의 전부 및 상기 드레인 전극의 일부와 중첩되는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 드레인 전극이 "ㄷ" 또는 "U" 형태로 형성되고, 상기 소스 전극이 상기 "ㄷ" 또는 "U" 형태의 개구에 삽입된 박막 트랜지스터.
- 삭제
- 삭제
- 삭제
- 제 1 항에 있어서, 상기 보호층이 상기 드레인 전극의 가장자리부와 중첩되는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 활성층과 상기 드레인 전극 사이에 형성된 오믹 접촉층을 더 포함하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 활성층이 SPC 방식으로 결정화된 저온 폴리 실리콘으로 형성된 박막 트랜지스터.
- 제 1 전극, 유기 발광층 및 제 2 전극으로 이루어진 유기전계발광 소자와, 상기 유기전계발광 소자의 동작을 제어하기 위한 박막 트랜지스터가 형성된 제 1 기판; 및상기 제 1 기판과 대향하도록 배치된 제 2 기판을 포함하며,상기 박막 트랜지스터는 상기 제 1 기판 상에 형성된 게이트 전극;상기 게이트 전극을 포함하는 상기 제 1 기판 상에 형성된 게이트 절연층;상기 게이트 절연층 상에 형성된 활성층;상기 활성층 상에 형성된 소스 전극; 및상기 활성층 상에 상기 소스 전극의 적어도 세 면을 둘러싸도록 형성된 드레인 전극을 포함하며,상기 활성층 상에 보호층이 형성되고, 상기 보호층이 상기 소스 전극의 전부 및 상기 드레인 전극의 일부와 중첩되는 유기전계발광 표시 장치.
- 제 9 항에 있어서, 상기 드레인 전극이 "ㄷ" 또는 "U" 형태로 형성되고, 상기 소스 전극이 상기 "ㄷ" 또는 "U" 형태의 개구에 삽입된 유기전계발광 표시 장치.
- 삭제
- 삭제
- 삭제
- 제 9 항에 있어서, 상기 보호층이 상기 드레인 전극의 가장자리부와 중첩되는 유기전계발광 표시 장치.
- 제 9 항에 있어서, 상기 활성층과 상기 드레인 전극 사이에 형성된 오믹 접촉층을 더 포함하는 유기전계발광 표시 장치.
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