KR20150075733A - 박막 트랜지스터 및 그를 구비하는 평판표시장치 - Google Patents
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Abstract
본 발명의 실시예는 박막 트랜지스터 및 그를 구비하는 평판표시장치에 관한 것으로, 박막 트랜지스터는 기판 상에 배치된 소스 및 드레인 전극, 소스 및 드레인 전극 사이의 기판 상에 배치된 제 1 게이트 전극, 소스 및 드레인 전극과 제 1 게이트 전극 상에 배치된 제 1 절연층, 제 1 절연층 상에 배치되며 소스 및 드레인 전극에 연결된 반도체층, 반도체층 상에 배치된 제 2 절연층, 및 제 2 절연층 상에 배치된 제 2 게이트 전극을 포함한다.
Description
본 발명의 실시예는 박막 트랜지스터 및 그를 구비하는 평판표시장치에 관한 것으로, 보다 상세하게는 이중(dual) 구조의 게이트 전극을 구비하는 박막 트랜지스터 및 그를 구비하는 평판표시장치에 관한 것이다.
박막 트랜지스터는 소스 및 드레인 영역과 채널 영역을 제공하는 반도체층, 채널 영역과 중첩되며 게이트 절연층에 의해 반도체층과 절연되는 게이트 전극, 그리고 소스 및 드레인 영역의 반도체층과 연결되는 소스 및 드레인 전극을 포함한다.
이와 같이 구성되는 박막 트랜지스터는 반도체 집적회로(integrated circuit) 뿐만 아니라 액정표시장치(LCD)나 유기전계발광 표시장치(AMOLED)와 같은 평판표시장치에도 사용된다.
본 발명의 실시예의 목적은 반도체층의 피해가 방지될 수 있는 박막 트랜지스터를 제공하는 데 있다.
본 발명의 실시예의 다른 목적은 전기적 특성 및 신뢰성이 향상된 박막 트랜지스터를 제공하는 데 있다.
본 발명의 실시예의 또 다른 목적은 화질이 향상된 평판표시장치를 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 측면에 따른 박막 트랜지스터는 기판 상에 배치된 소스 및 드레인 전극, 상기 소스 및 드레인 전극 사이의 상기 기판 상에 배치된 제 1 게이트 전극, 상기 소스 및 드레인 전극과 상기 제 1 게이트 전극 상에 배치된 제 1 절연층, 상기 제 1 절연층 상에 배치되며 상기 소스 및 드레인 전극에 연결된 반도체층, 상기 반도체층 상에 배치된 제 2 절연층, 및 상기 제 2 절연층 상에 배치된 제 2 게이트 전극을 포함한다.
상기한 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 평판표시장치는 주사 라인 및 데이터 라인, 상기 주사 라인 및 데이터 라인 사이에 연결된 박막 트랜지스터, 그리고 상기 박막 트랜지스터와 연결된 유기전계발광 소자를 포함하는 제 1 기판, 및 상기 제 1 기판과 대향하도록 배치된 제 2 기판을 포함하며, 상기 박막 트랜지스터는 상기 제 1 기판 상에 배치된 소스 및 드레인 전극, 상기 소스 및 드레인 전극 사이의 상기 제 1 기판 상에 배치된 제 1 게이트 전극, 상기 소스 및 드레인 전극과 상기 제 1 게이트 전극 상에 배치된 제 1 절연층, 상기 제 1 절연층 상에 배치되며 상기 소스 및 드레인 전극에 연결된 반도체층, 상기 반도체층 상에 배치된 제 2 절연층, 및 상기 제 2 절연층 상에 배치된 제 2 게이트 전극을 포함한다.
상기 제 1 게이트 전극은 상기 소스 및 드레인 전극의 물질을 포함할 수 있으며, 상기 소스 및 드레인 전극보다 얇게 형성될 수 있다.
상기 소스 및 드레인 전극은 제 1, 제 2 및 제 3 도전층으로 이루어지고, 상기 제 1 게이트 전극은 상기 제 1 도전층으로 이루어질 수 있다.
상기 제 2 도전층은 상기 제 1 및 제 3 도전층보다 두껍게 형성될 수 있다.
상기 제 1 및 제 3 도전층은 티타늄(Ti), 탄탈륨(Ta) 및 텅스텐(W)으로 이루어진 군에서 선택된 적어도 하나의 물질을 포함하고, 상기 제 2 도전층은 몰리브덴(Mo), 알루미늄(Al) 및 구리(Cu)로 이루어진 군에서 선택된 적어도 하나의 물질을 포함할 수 있다.
상기 제 1 절연층에 콘택홀이 구비되고, 상기 콘택홀을 통해 상기 반도체층이 상기 소스 및 드레인 전극에 연결된다.
상기 반도체층은 폴리실리콘 또는 산화물 반도체를 포함하고, 상기 산화물 반도체는 산화아연(ZnO)을 포함하며, 상기 산화물 반도체에 갈륨(Ga), 인듐(In), 스태늄(Sn), 지르코늄(Zr), 하프늄(Hf) 및 바나듐(V) 중 적어도 하나의 이온이 도핑될 수 있다.
상기 제 1 게이트 전극과 제 2 게이트 전극은 서로 중첩되도록 배치된다.
본 발명의 실시예에 따른 박막 트랜지스터는 소스 및 드레인 전극과 게이트 전극의 중첩에 의한 기생 캐패시턴스가 최소화될 수 있고, 소스 및 드레인 전극이 저항값이 낮은 금속으로 형성될 수 있기 때문에 전기적 특성이 종래의 박막 트랜지스터에 비해 향상될 수 있다. 또한, 소스 및 드레인 전극과 반도체층 사이에 절연층이 개재되기 때문에 금속과의 접촉에 의한 반도체층의 피해가 최소화될 수 있다. 반도체층의 신뢰성이 향상되고 박막 트랜지스터의 전기적 특성이 향상됨으로써 상기 박막 트랜지스터를 평판표시장치에 적용할 경우 동작 특성 및 화질이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터를 설명하기 위한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 박막 트랜지스터를 설명하기 위한 단면도이다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 단면도이다.
도 4a 내지 도 4e는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 박막 트랜지스터를 설명하기 위한 단면도이다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 단면도이다.
도 4a 내지 도 4e는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 이하의 실시예들은 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서, 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예들에 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터를 설명하기 위한 단면도이다.
도 1을 참조하면, 기판(10) 상에 버퍼층(12)이 형성되고, 버퍼층(12) 상에 소스 및 드레인 전극(14a)과 제 1 게이트 전극(14b)이 배치된다. 제 1 게이트 전극(14b)은 소스 및 드레인 전극(14a) 사이에 배치된다.
소스 및 드레인 전극(14a)과 제 1 게이트 전극(14b) 상에 제 1 절연층(16)이 배치되고, 제 1 절연층(16) 상에 반도체층(18)이 배치된다. 반도체층(18)은 소스 영역, 채널 영역 및 드레인 영역을 포함하며, 채널 영역이 제 1 게이트 전극(14b)과 중첩되고, 소스 및 드레인 영역이 제 1 절연층(16)의 콘택홀을 통해 소스 및 드레인 전극(14a)에 연결된다.
반도체층(18) 상에 제 2 절연층(20)이 배치되고, 제 2 절연층(20) 상에 제 2 게이트 전극(22)이 배치된다. 제 2 게이트 전극(22)은 반도체층(18)의 채널 영역 상부에 배치되며, 일부 또는 전부가 제 1 게이트 전극(14b)과 중첩될 수 있다.
하나의 게이트 전극을 구비하는 종래의 박막 트랜지스터는 게이트 전극과 인접하는 반도체층의 일면에만 채널이 형성되지만, 본 발명의 실시예에 따른 박막 트랜지스터는 제 1 게이트 전극(14b) 및 제 2 게이트 전극(22)과 인접하는 반도체층(18)의 양면에 채널이 형성되기 때문에 온 전류(on current) 특성이 종래의 박막 트랜지스터에 비해 향상될 수 있다. 제 1 게이트 전극(14b) 및 제 2 게이트 전극(22)에 인가되는 바이어스 전압의 크기를 각각 조절하면 문턱전압을 원하는 레벨로 용이하게 조절할 수 있다.
또한, 본 발명의 실시예는 제 1 및 제 2 게이트 전극(14b 및 22)을 소스 및 드레인 전극(14a)과 중첩되지 않도록 배치할 수 있기 때문에 박막 트랜지스터 내부의 기생 캐패시턴스를 최소화시킬 수 있으며, 제 1 및 제 2 게이트 전극(14b 및 22)이 반도체층(18)의 양면에 배치되기 때문에 외부광에 의한 반도체층(18)의 신뢰성 저하나 전기적 특성 변화도 방지될 수 있다.
도 2는 본 발명의 다른 실시예에 따른 박막 트랜지스터를 설명하기 위한 단면도이다.
도 2를 참조하면, 기판(30) 상에 버퍼층(32)이 형성되고, 버퍼층(32) 상에 소스 및 드레인 전극(36a)과 제 1 게이트 전극(36b)이 배치된다. 제 1 게이트 전극(36b)은 소스 및 드레인 전극(36a) 사이에 배치되며, 소스 및 드레인 전극(36a)보다 얇은 두께로 형성될 수 있다.
예를 들어, 소스 및 드레인 전극(36a)은 제 1 도전층(34a), 제 1 도전층(34a)보다 두꺼운 제 2 도전층(35), 그리고 제 2 도전층(35)보다 얇은 제 3 도전층(34b)으로 이루어지고, 제 1 게이트 전극(36b)은 상기 제 1 도전층(34a)으로 이루질 수 있다.
소스 및 드레인 전극(36a)과 제 1 게이트 전극(36b) 상에 제 1 절연층(38)이 배치되고, 제 1 절연층(38) 상에 반도체층(40)이 배치된다. 반도체층(40)은 소스 영역, 채널 영역 및 드레인 영역을 포함하며, 채널 영역이 제 1 게이트 전극(36b)과 중첩되고, 소스 및 드레인 영역이 제 1 절연층(38)의 콘택홀을 통해 소스 및 드레인 전극(36a)에 연결된다.
반도체층(40) 상에 제 2 절연층(42)이 배치되고, 제 2 절연층(42) 상에 제 2 게이트 전극(44)이 배치된다. 제 2 게이트 전극(44)은 반도체층(40)의 채널 영역 상부에 배치되며, 일부 또는 전부가 제 1 게이트 전극(36b)과 중첩될 수 있다.
하나의 게이트 전극을 구비하는 종래의 박막 트랜지스터는 게이트 전극과 인접하는 반도체층의 일면에만 채널이 형성되지만, 본 발명의 실시예에 따른 박막 트랜지스터는 제 1 게이트 전극(36b) 및 제 2 게이트 전극(44)과 인접하는 반도체층(40)의 양면에 채널이 형성되기 때문에 온 전류 특성이 종래의 박막 트랜지스터에 비해 향상될 수 있다. 제 1 게이트 전극(36b) 및 제 2 게이트 전극(44)에 인가되는 바이어스 전압의 크기를 각각 조절하면 문턱전압을 원하는 레벨로 용이하게 조절할 수 있다.
또한, 본 발명의 실시예는 제 1 및 제 2 게이트 전극(36b 및 44)을 소스 및 드레인 전극(36a)과 중첩되지 않도록 배치할 수 있기 때문에 박막 트랜지스터 내부의 기생 캐패시턴스를 최소화시킬 수 있으며, 제 1 및 제 2 게이트 전극(36b 및 44)이 반도체층(40)의 양면에 배치되기 때문에 외부광에 의한 반도체층(40)의 신뢰성 저하나 전기적 특성 변화도 방지될 수 있다.
도 2의 박막 트랜지스터는 소스 및 드레인 전극(36a)을 저항값이 낮은 금속으로 형성하는 데 유리한 구조를 갖는다.
도 1의 박막 트랜지스터에서 소스 및 드레인 전극(14a)을 저항값이 낮은 금속, 예를 들어, 알루미늄(Al)이나 구리(Cu)로 형성할 경우, 금속과의 접촉으로 인해 반도체층(18)이 산화되거나 오염되어 전기적 특성이 변화될 수 있다.
도 2의 박막 트랜지스터는 제 2 도전층(35)을 알루미늄(Al)이나 구리(Cu)로 형성하고, 제 1 및 제 3 도전층(34a 및 34b)을 티타늄(Ti), 탄탈륨(Ta) 및 텅스텐(W) 등의 금속으로 형성하면 제 1 및 제 3 도전층(34a 및 34b)이 알루미늄(Al)이나 구리(Cu) 원자의 확산을 방지하는 베리어층(barrier layer) 또는 캡핑층(capping layer)으로 작용하며, 반도체층(40)과의 직접적인 접촉도 방지하기 때문에 반도체층(40)의 피해가 효과적으로 방지될 수 있다.
또한, 도 1 및 도 2의 박막 트랜지스터는 소스 및 드레인 전극(14a, 36a)과 반도체층(18, 40)의 사이에 제 1 절연층(16, 38)이 배치되기 때문에 콘택홀의 연결부를 제외한 나머지 부분이 서로 접촉되지 않으므로 금속과의 접촉에 의한 반도체층(18, 40)의 피해가 최소화될 수 있다.
그러면 박막 트랜지스터의 제조 과정을 통해 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 단면도이다.
도 3a를 참조하면, 기판(10) 상에 버퍼층(12) 및 도전층(14)을 순차적으로 형성한다.
기판(10)은 실리콘(Si) 등의 반도체 기판, 유리나 수지 등의 절연 기판 또는 금속 기판을 사용할 수 있다.
버퍼층(12)은 실리콘 산화물이나 실리콘 질화물로 형성하거나, 실리콘 산화물과 실리콘 질화물의 적층 또는 화합물로 형성할 수 있다.
도전층(14)은 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 은(Ag), 탄탈륨(Ta), 알루미늄(Al), 구리(Cu), 금(Au), 크롬(Cr) 및 니오비움(Nb) 등의 금속이나, 상기 금속들의 합금으로 형성할 수 있다.
도 3b를 참조하면, 도전층(14)을 패터닝하여 소스 및 드레인 전극(14a)과 제 1 게이트 전극(14b)을 형성한다.
제 1 게이트 전극(14b)은 소스 및 드레인 전극(14a)의 사이에 배치하고, 소스 및 드레인 전극(14a)보다 얇은 두께로 형성할 수 있다.
예를 들어, 도전층(14) 상에 감광막을 형성하고 하프톤(half-tone) 마스크(제 1 마스크)를 이용한 사진 및 현상 공정으로 상기 감광막을 패터닝한다. 그리고 감광막 패턴을 마스크로 이용하여 도전층(14)을 식각하면 소스 및 드레인 전극(14a)과, 소스 및 드레인 전극(14a)보다 얇은 두께의 제 1 게이트 전극(14b)을 동시에 형성할 수 있다.
도 3c를 참조하면, 소스 및 드레인 전극(14a)과 제 1 게이트 전극(14b)을 포함하는 상부에 제 1 절연층(16)을 형성하고, 제 2 마스크를 이용한 사진 및 식각 공정으로 제 1 절연층(16)을 패터닝하여 소스 및 드레인 전극(14a)의 소정 부분이 노출되도록 콘택홀(16a)을 형성한다.
제 1 절연층(16)은 실리콘 산화물(SiOx), 실리콘 질화물(SiN), 알루미늄 산화물(AlOx)로 형성하거나, 이들의 적층 또는 화합물로 형성할 수 있다. 제 1 절연층(16)은 예를 들어, 실리콘 산화물(SiOx)과 알루미늄 산화물(AlOx)의 적층으로 형성할 수 있다.
도 3d를 참조하면, 콘택홀(16a)이 매립되도록 제 1 절연층(16) 상에 반도체층(18)을 형성한다. 반도체층(18) 상에 제 2 절연층(20)을 형성한 후 제 3 마스크를 이용한 사진 및 식각 공정으로 제 2 절연층(20) 및 반도체층(18)을 패터닝한다.
반도체층(18)은 다결정 실리콘이나 산화물 반도체로 형성할 수 있다. 산화물 반도체는 산화아연(ZnO)을 포함할 수 있으며, 갈륨(Ga), 인듐(In), 스태늄(Sn), 지르코늄(Zr), 하프늄(Hf), 카드뮴(Cd), 은(Ag), 구리(Cu), 게르마늄(Ge), 가돌리늄(Gd) 및 바나듐(V) 중 적어도 하나의 이온이 도핑될 수 있다.
제 2 절연층(20)은 실리콘 산화물(SiOx), 실리콘 질화물(SiN), 알루미늄 산화물(AlOx)로 형성하거나, 이들의 적층 또는 화합물로 형성할 수 있다. 제 2 절연층(20)은 예를 들어, 알루미늄 산화물(AlOx)과 실리콘 산화물(SiOx)의 적층으로 형성할 수 있다.
도 3e를 참조하면, 제 2 절연층(20) 상에 제 2 게이트 전극(22)을 형성한다.
예를 들어, 제 2 절연층(20) 상에 도전층을 형성한 후 제 4 마스크를 이용한 사진 및 식각 공정으로 상기 도전층을 패터닝하여 제 1 게이트 전극(14b) 상부의 제 2 절연층(20) 상에 제 2 게이트 전극(22)을 형성할 수 있다. 제 2 게이트 전극(22)은 일부 또는 전부가 제 1 게이트 전극(14b)과 중첩될 수 있다.
도 4a 내지 도 4e는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 단면도이다.
도 4a를 참조하면, 기판(30) 상에 버퍼층(32)을 형성하고, 버퍼층(32) 상에 제 1 도전층(34a), 제 2 도전층(35) 및 제 3 도전층(34b)을 순차적으로 형성한다.
기판(30)은 실리콘(Si) 등의 반도체 기판, 유리나 수지 등의 절연 기판 또는 금속 기판을 사용할 수 있다.
버퍼층(32)은 실리콘 산화물이나 실리콘 질화물로 형성하거나, 실리콘 산화물과 실리콘 질화물의 적층 또는 화합물로 형성할 수 있다.
제 2 도전층(35)은 제 1 도전층(34a) 및 제 3 도전층(34b)보다 두껍게 형성하며, 비교적 자체 저항값이 낮은 몰리브덴(Mo), 알루미늄(Al) 및 구리(Cu)로 이루어진 군에서 선택된 적어도 하나의 물질로 형성하는 것이 바람직하다.
제 1 도전층(34a) 및 제 3 도전층(34b)은 같은 두께로 형성할 수 있으며, 티타늄(Ti), 탄탈륨(Ta) 및 텅스텐(W)으로 이루어진 군에서 선택된 적어도 하나의 물질을 포함할 수 있다. 제 1 도전층(34a) 및 제 3 도전층(34b)은 예를 들어, 티타늄 질화물(TiN), 티타늄 실리콘질화물(TiSiN), 탄탄륨 질화물(TaN), 텅스텐 실리콘질화물(WSiN) 등으로 형성될 수 있다. 제 1 도전층(34a) 및 제 3 도전층(34b)은 제 2 도전층(35)의 금속 원자가 확산되는 것을 방지하는 베리어층 또는 캡핑층으로 작용할 수 있다.
도 4b를 참조하면, 제 3 도전층(34b), 제 2 도전층(35) 및 제 1 도전층(34a)을 순차적으로 패터닝하여 소스 및 드레인 전극(36a)과 제 1 게이트 전극(36b)을 형성한다. 제 1 게이트 전극(36b)은 소스 및 드레인 전극(36a)의 사이에 배치되도록 하고, 소스 및 드레인 전극(36a)보다 얇은 두께로 형성할 수 있다.
예를 들어, 제 3 도전층(34b) 상에 감광막을 형성하고 하프톤 마스크(제 1 마스크)를 이용한 사진 및 현상 공정으로 상기 감광막을 패터닝한다. 그리고 감광막 패턴을 마스크로 이용하여 제 3 도전층(34b), 제 2 도전층(35) 및 제 1 도전층(34a)을 순차적으로 식각하면 제 1 도전층(34a), 제 2 도전층(35) 및 제 3 도전층(34b)으로 이루어진 소스 및 드레인 전극(36a)과, 제 1 도전층(34a)으로 이루어진 제 1 게이트 전극(36b)을 동시에 형성할 수 있다.
도 4c를 참조하면, 소스 및 드레인 전극(36a)과 제 1 게이트 전극(36b)을 포함하는 상부에 제 1 절연층(38)을 형성하고, 제 2 마스크를 이용한 사진 및 식각 공정으로 제 1 절연층(38)을 패터닝하여 소스 및 드레인 전극(36a)의 소정 부분이 노출되도록 콘택홀(38a)을 형성한다.
제 1 절연층(38)은 실리콘 산화물(SiOx), 실리콘 질화물(SiN), 알루미늄 산화물(AlOx)로 형성하거나, 이들의 적층 또는 화합물로 형성할 수 있다. 제 1 절연층(38)은 예를 들어, 실리콘 산화물(SiOx)과 알루미늄 산화물(AlOx)의 적층으로 형성할 수 있다.
도 4d를 참조하면, 콘택홀(38a)이 매립되도록 제 1 절연층(38) 상에 반도체층(40)을 형성한다. 반도체층(40) 상에 제 2 절연층(42)을 형성한 후 제 3 마스크를 이용한 사진 및 식각 공정으로 제 2 절연층(42) 및 반도체층(40)을 패터닝한다.
반도체층(40)은 다결정 실리콘이나 산화물 반도체로 형성할 수 있다. 산화물 반도체는 산화아연(ZnO)을 포함할 수 있으며, 갈륨(Ga), 인듐(In), 스태늄(Sn), 지르코늄(Zr), 하프늄(Hf), 카드뮴(Cd), 은(Ag), 구리(Cu), 게르마늄(Ge), 가돌리늄(Gd) 및 바나듐(V) 중 적어도 하나의 이온이 도핑될 수 있다.
제 2 절연층(42)은 실리콘 산화물(SiOx), 실리콘 질화물(SiN), 알루미늄 산화물(AlOx)로 형성하거나, 이들의 적층 또는 화합물로 형성할 수 있다. 제 2 절연층(42)은 예를 들어, 알루미늄 산화물(AlOx)과 실리콘 산화물(SiOx)의 적층으로 형성할 수 있다.
도 4e를 참조하면, 제 2 절연층(42) 상에 제 2 게이트 전극(44)을 형성한다.
예를 들어, 제 2 절연층(42) 상에 도전층을 형성한 후 제 4 마스크를 이용한 사진 및 식각 공정으로 상기 도전층을 패터닝하여 제 1 게이트 전극(36b) 상부의 제 2 절연층(42) 상에 제 2 게이트 전극(44)을 형성할 수 있다. 제 2 게이트 전극(44)은 일부 또는 전부가 제 1 게이트 전극(36b)과 중첩될 수 있다.
본 발명의 실시예에 따른 박막 트랜지스터는 소스 및 드레인 전극(14a, 36a)과 제 1 게이트 전극(14b, 36b)을 하프톤 마스크를 사용하여 동시에 패터닝하고, 반도체층(18, 40)과 제 2 절연층(20, 42)을 하나의 마스크를 사용하여 동시에 패터닝할 수 있기 때문에 4개의 마스크를 사용하여 제조할 수 있다.
본 발명의 실시예에 따른 박막 트랜지스터는 평판표시장치에 적용될 수 있다.
도 5a 및 도 5b는 본 발명의 실시예에 따른 박막 트랜지스터가 적용된 평판표시장치의 실시예를 설명하기 위한 평면도 및 단면도로서, 화상을 표시하는 표시패널을 중심으로 개략적으로 설명한다.
표시패널은 제 1 기판으로서, 여러 가지의 소자가 형성되는 기판(100), 기판(100)과 대향하도록 배치되는 제 2 기판으로서, 봉지 기판(300), 그리고 상기 소자를 둘러싸도록 기판(100)과 봉지 기판(300) 사이에 개재된 밀봉재(400)를 포함한다.
도 5a를 참조하면, 기판(100)은 화소 영역(140)과, 화소 영역(140) 주변의 비화소 영역(150)으로 정의된다. 화소 영역(140)의 기판(100)에는 주사 라인(142) 및 데이터 라인(144) 사이에 매트릭스 방식으로 연결된 다수의 유기전계발광 소자(130)가 형성되고, 비화소 영역(150)의 기판(100)에는 화소 영역(140)의 주사 라인(142) 및 데이터 라인(144)으로부터 연장된 주사 라인(142) 및 데이터 라인(144), 유기전계발광 소자(130)의 동작을 위한 전원공급 라인(도시안됨) 그리고 패드(152)를 통해 외부로부터 제공된 신호를 처리하여 주사 라인(142) 및 데이터 라인(144)으로 공급하는 주사 구동부(160) 및 데이터 구동부(170)가 형성된다.
도 6을 참조하면, 유기전계발광 소자(130)는 애노드 전극(132) 및 캐소드 전극(138)과, 애노드 전극(132) 및 캐소드 전극(138) 사이에 개재된 유기 박막층(136)을 포함한다. 유기 박막층(136)은 정공 수송층, 유기 발광층 및 전자 수송층이 적층된 구조로 형성되며, 정공 주입층과 전자 주입층이 더 포함될 수 있다. 또한, 유기전계발광 소자(130)의 동작을 제어하기 위해 주사 라인(142) 및 데이터 라인(144) 사이에 연결된 박막 트랜지스터와 신호를 유지시키기 위한 캐패시터가 더 포함될 수 있다.
상기 박막 트랜지스터는 도 1 또는 도 2의 구조를 가지며, 도 3a 내지 도 3e 또는 도 4a 내지 도 4e를 통해 설명한 제조방법에 따라 제조될 수 있다.
상기 박막 트랜지스터를 포함하는 유기전계발광 소자(130)를 도 5a 및 도 6을 통해 보다 상세히 설명하면 다음과 같다.
기판(100) 상에 버퍼층(112)이 형성되고, 버퍼층(112) 상에 소스 및 드레인 전극(114a)과 제 1 게이트 전극(114b)이 배치된다. 제 1 게이트 전극(114b)은 소스 및 드레인 전극(114a)의 사이에 배치된다.
이 때 화소 영역(140)에는 제 1 게이트 전극(114b)과 연결되는 주사 라인(142)이 형성되고, 비화소 영역(150)에는 화소 영역(140)의 주사 라인(142)으로부터 연장되는 주사 라인(142) 및 외부로부터 신호를 제공받기 위한 패드(152)가 형성될 수 있다.
소스 및 드레인 전극(114a)과 제 1 게이트 전극(114b) 상에 제 1 절연층(116)이 배치되고, 제 1 절연층(116) 상에 반도체층(118)이 배치된다. 반도체층(118)은 소스 영역, 채널 영역 및 드레인 영역을 포함하며, 채널 영역이 제 1 게이트 전극(114b)과 중첩되고, 소스 및 드레인 영역이 제 1 절연층(116)의 콘택홀을 통해 소스 및 드레인 전극(114a)에 연결된다.
반도체층(118) 상에 제 2 절연층(120)이 배치되고, 제 2 절연층(120) 상에 제 2 게이트 전극(122)이 배치된다. 제 2 게이트 전극(122)은 반도체층(118)의 채널 영역 상부에 배치되며, 일부 또는 전부가 제 1 게이트 전극(114b)과 중첩될 수 있다.
이 때 화소 영역(140)에는 소스 및 드레인 전극(114a)과 연결되는 데이터 라인(144)이 형성되고, 비화소 영역(150)에는 화소 영역(140)의 데이터 라인(144)으로부터 연장되는 데이터 라인(144) 및 외부로부터 신호를 제공받기 위한 패드(152)가 형성될 수 있다.
이 후 박막 트랜지스터를 포함하는 전체 상부면에 평탄화층(124)이 형성되고, 평탄화층(124) 상에 소스 또는 드레인 전극(114a)과 연결되도록 애노드 전극(132)이 형성된다. 도 6에는 도시되지 않았지만, 애노드 전극(132)은 평탄화층(124)에 형성된 비아홀을 통해 소스 또는 드레인 전극(114a)과 연결된다.
애노드 전극(132)의 일부 영역(발광 영역)이 노출되도록 평탄화층(124) 상에 화소 정의막(134)이 형성되고, 노출된 애노드 전극(132) 상에 유기 박막층(136)이 형성된다. 유기 박막층(136)을 포함하는 화소 정의막(134) 상에 캐소드 전극(138)이 형성된다.
도 5b를 참조하면, 상기 유기전계발광 소자(130)가 형성된 기판(100) 상부에는 화소 영역(140)을 밀봉시키기 위한 봉지 기판(300)이 배치되고, 밀봉재(400)에 의해 봉지 기판(300)이 기판(100)에 합착되어 표시패널이 완성된다.
본 발명의 실시예에 따른 평판표시장치는 전기적 특성 및 신뢰성이 종래보다 향상된 박막 트랜지스터에 의해 전류 및 전압 특성이 향상됨으로써 화질이 향상될 수 있다. 특히, 전류 구동방식의 평판표시장치는 문턱전압이 안정적으로 유지되는 박막 트랜지스터에 의해 휘도 저하가 발생하지 않기 때문에 높은 신뢰성을 가질 수 있다.
이상에서와 같이 상세한 설명과 도면을 통해 본 발명의 최적 실시예들을 개시하였다. 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10, 30, 100: 기판
12, 32, 112: 버퍼층
14, 114: 도전층 14a, 36a, 114a: 소스 및 드레인 전극
14b, 36b, 114b: 제 1 게이트 전극 16, 38, 116: 제 1 절연층
16a, 38a: 콘택홀 18, 40, 118: 반도체층
20, 42, 120: 제 2 절연층 22, 44, 122: 제 2 게이트 전극
34a 및 34b: 제 1 및 제 3 도전층 35: 제 2 도전층
124: 평탄화층 130: 유기전계발광 소자
132: 애노드 전극 134: 화소 정의막
136: 유기 박막층 138: 캐소드 전극
140: 화소 영역 142: 주사 라인
144: 데이터 라인 150: 비화소 영역
152: 패드 160: 주사 구동부
170: 데이터 구동부 300: 봉지 기판
400: 밀봉재
14, 114: 도전층 14a, 36a, 114a: 소스 및 드레인 전극
14b, 36b, 114b: 제 1 게이트 전극 16, 38, 116: 제 1 절연층
16a, 38a: 콘택홀 18, 40, 118: 반도체층
20, 42, 120: 제 2 절연층 22, 44, 122: 제 2 게이트 전극
34a 및 34b: 제 1 및 제 3 도전층 35: 제 2 도전층
124: 평탄화층 130: 유기전계발광 소자
132: 애노드 전극 134: 화소 정의막
136: 유기 박막층 138: 캐소드 전극
140: 화소 영역 142: 주사 라인
144: 데이터 라인 150: 비화소 영역
152: 패드 160: 주사 구동부
170: 데이터 구동부 300: 봉지 기판
400: 밀봉재
Claims (24)
- 기판 상에 배치된 소스 및 드레인 전극;
상기 소스 및 드레인 전극 사이의 상기 기판 상에 배치된 제 1 게이트 전극;
상기 소스 및 드레인 전극과 상기 제 1 게이트 전극 상에 배치된 제 1 절연층;
상기 제 1 절연층 상에 배치되며 상기 소스 및 드레인 전극에 연결된 반도체층;
상기 반도체층 상에 배치된 제 2 절연층; 및
상기 제 2 절연층 상에 배치된 제 2 게이트 전극을 포함하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 제 1 게이트 전극이 상기 소스 및 드레인 전극의 물질을 포함하는 박막 트랜지스터.
- 제 2 항에 있어서, 상기 제 1 게이트 전극이 상기 소스 및 드레인 전극보다 얇은 박막 트랜지스터.
- 제 1 항에 있어서, 상기 소스 및 드레인 전극이 제 1, 제 2 및 제 3 도전층으로 이루어지고, 상기 제 1 게이트 전극이 상기 제 1 도전층으로 이루어진 박막 트랜지스터.
- 제 4 항에 있어서, 상기 제 2 도전층이 상기 제 1 및 제 3 도전층보다 두꺼운 박막 트랜지스터.
- 제 4 항에 있어서, 상기 제 1 및 제 3 도전층이 티타늄(Ti), 탄탈륨(Ta) 및텅스텐(W)으로 이루어진 군에서 선택된 적어도 하나의 물질을 포함하는 박막 트랜지스터.
- 제 4 항에 있어서, 상기 제 2 도전층이 몰리브덴(Mo), 알루미늄(Al) 및 구리(Cu)로 이루어진 군에서 선택된 적어도 하나의 물질을 포함하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 제 1 절연층에 콘택홀이 구비되고, 상기 콘택홀을 통해 상기 반도체층이 상기 소스 및 드레인 전극에 연결된 박막 트랜지스터.
- 제 1 항에 있어서, 상기 반도체층이 폴리실리콘 또는 산화물 반도체를 포함하는 박막 트랜지스터.
- 제 9 항에 있어서, 상기 산화물 반도체는 산화아연(ZnO)을 포함하는 박막 트랜지스터.
- 제 10 항에 있어서, 상기 산화물 반도체에 갈륨(Ga), 인듐(In), 스태늄(Sn), 지르코늄(Zr), 하프늄(Hf) 및 바나듐(V) 중 적어도 하나의 이온이 도핑된 박막 트랜지스터.
- 제 1 항에 있어서, 상기 제 1 게이트 전극과 제 2 게이트 전극이 서로 중첩되는 박막 트랜지스터.
- 주사 라인 및 데이터 라인, 상기 주사 라인 및 데이터 라인 사이에 연결된 박막 트랜지스터, 그리고 상기 박막 트랜지스터와 연결된 유기전계발광 소자를 포함하는 제 1 기판; 및
상기 제 1 기판과 대향하도록 배치된 제 2 기판을 포함하며,
상기 박막 트랜지스터는
상기 제 1 기판 상에 배치된 소스 및 드레인 전극;
상기 소스 및 드레인 전극 사이의 상기 제 1 기판 상에 배치된 제 1 게이트 전극;
상기 소스 및 드레인 전극과 상기 제 1 게이트 전극 상에 배치된 제 1 절연층;
상기 제 1 절연층 상에 배치되며 상기 소스 및 드레인 전극에 연결된 반도체층;
상기 반도체층 상에 배치된 제 2 절연층; 및
상기 제 2 절연층 상에 배치된 제 2 게이트 전극을 포함하는 평판표시장치.
- 제 13 항에 있어서, 상기 제 1 게이트 전극이 상기 소스 및 드레인 전극의 물질을 포함하는 평판표시장치.
- 제 13 항에 있어서, 상기 제 1 게이트 전극이 상기 소스 및 드레인 전극보다 얇은 평판표시장치.
- 제 13 항에 있어서, 상기 소스 및 드레인 전극이 제 1, 제 2 및 제 3 도전층으로 이루어지고, 상기 제 1 게이트 전극이 상기 제 1 도전층으로 이루어진 평판표시장치.
- 제 16 항에 있어서, 상기 제 2 도전층이 상기 제 1 및 제 3 도전층보다 두꺼운 평판표시장치.
- 제 16 항에 있어서, 상기 제 1 및 제 3 도전층이 티타늄(Ti), 탄탈륨(Ta) 및텅스텐(W)으로 이루어진 군에서 선택된 적어도 하나의 물질을 포함하는 평판표시장치.
- 제 16 항에 있어서, 상기 제 2 도전층이 몰리브덴(Mo), 알루미늄(Al) 및 구리(Cu)로 이루어진 군에서 선택된 적어도 하나의 물질을 포함하는 평판표시장치.
- 제 13 항에 있어서, 상기 제 1 절연층에 콘택홀이 구비되고, 상기 콘택홀을 통해 상기 반도체층이 상기 소스 및 드레인 전극에 연결된 평판표시장치.
- 제 13 항에 있어서, 상기 반도체층이 폴리실리콘 또는 산화물 반도체를 포함하는 평판표시장치.
- 제 21 항에 있어서, 상기 산화물 반도체는 산화아연(ZnO)을 포함하는 평판표시장치.
- 제 22 항에 있어서, 상기 산화물 반도체에 갈륨(Ga), 인듐(In), 스태늄(Sn), 지르코늄(Zr), 하프늄(Hf) 및 바나듐(V) 중 적어도 하나의 이온이 도핑된 평판표시장치.
- 제 13 항에 있어서, 상기 제 1 게이트 전극과 제 2 게이트 전극이 서로 중첩되는 평판표시장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130163966A KR20150075733A (ko) | 2013-12-26 | 2013-12-26 | 박막 트랜지스터 및 그를 구비하는 평판표시장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130163966A KR20150075733A (ko) | 2013-12-26 | 2013-12-26 | 박막 트랜지스터 및 그를 구비하는 평판표시장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20150075733A true KR20150075733A (ko) | 2015-07-06 |
Family
ID=53788798
Family Applications (1)
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| KR1020130163966A KR20150075733A (ko) | 2013-12-26 | 2013-12-26 | 박막 트랜지스터 및 그를 구비하는 평판표시장치 |
Country Status (1)
| Country | Link |
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| KR (1) | KR20150075733A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023206157A1 (zh) * | 2022-04-27 | 2023-11-02 | 京东方科技集团股份有限公司 | 显示面板及显示装置 |
-
2013
- 2013-12-26 KR KR1020130163966A patent/KR20150075733A/ko not_active Application Discontinuation
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