KR101100618B1 - Method of manufacturing close-packed monolayer by self-assembling and electronic device having the monolayer - Google Patents

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KR101100618B1
KR101100618B1 KR1020100120191A KR20100120191A KR101100618B1 KR 101100618 B1 KR101100618 B1 KR 101100618B1 KR 1020100120191 A KR1020100120191 A KR 1020100120191A KR 20100120191 A KR20100120191 A KR 20100120191A KR 101100618 B1 KR101100618 B1 KR 101100618B1
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명재민
백홍구
이태일
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연세대학교 산학협력단
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Abstract

PURPOSE: A dense laminated monolayer manufacturing method using a self assembling method and an electronic device including a monolayer are provided to manufacture nano wires in a short time in a two-dimensionally dense laminated monolayer shape without a separate post-treatment process. CONSTITUTION: A nano wire solution for dipping nano wires is prepared. The nano wire solution is put into a miscible solution which can be mixed with the nano wire solution. A dense laminated monolayer comprised of the nano wires is arranged on the surface of the miscible solution. An acid solution is used as the miscible solution. The area of the dense laminated monolayer is increased when the density of the nano wires in the nano wire solution is increased.

Description

자가 조립 방식에 의한 조밀 적층 모노레이어 제조 방법 및 상기 모노레이어를 포함하는 전자 소자{METHOD OF MANUFACTURING CLOSE-PACKED MONOLAYER BY SELF-ASSEMBLING AND ELECTRONIC DEVICE HAVING THE MONOLAYER}METHOD OF MANUFACTURING CLOSE-PACKED MONOLAYER BY SELF-ASSEMBLING AND ELECTRONIC DEVICE HAVING THE MONOLAYER}

본 발명은 나노와이어를 이용한 조밀 적층 모노레이어(close-packed monolayer)의 제조 방법에 관한 것으로서, 보다 구체적으로는 별도의 후처리 없이 순수한 자가 조립 방식에 의해 조밀 적층 모노레이어를 제조하는 방법 및 상기 모노레이어를 포함하는 전자 소자에 관한 것이다.The present invention relates to a method of manufacturing a close-packed monolayer using nanowires, and more particularly, to a method of manufacturing a dense laminated monolayer by a pure self-assembly method without additional post-treatment and the mono An electronic device comprising a layer is provided.

반도체 나노와이어는 고성능, 낮은 전압 구동, 기계적 유연성, 전자 소자에서의 양자 구속 효과(quantum confinement effect) 등과 같은 뛰어난 이점을 제공하기 때문에 많은 관심을 받고 있다. 다양한 나노와이어를 합성하기 위한 여러 합성 방법이 대량 생산을 위해 제안되고 개발되고 있다. 합성된 나노와이어들은 일반적으로 상호 응집을 저지한 상태로 액체 중에 분산되어 있다. 그러나 이들 나노와이어는 실온에서 브라운 운동(Brownian motion)에 의해 지배될 만큼 너무 작기 때문에 소자를 제조하기 위해 이들 나노와이어를 다루는 것은 매우 어렵다. 그러므로, 나노와이어 기반 전자 소자의 산업화를 위해, 박막 기반 전자 소자의 산업화에서 했던 것처럼 소자를 간단하고도 빠르게 제조하는 방법을 개발하는 것이 중요한 과제로 남아 있다.
Semiconductor nanowires have attracted a lot of attention because they offer excellent advantages such as high performance, low voltage driving, mechanical flexibility, and quantum confinement effects in electronic devices. Several synthetic methods for synthesizing various nanowires have been proposed and developed for mass production. Synthesized nanowires are generally dispersed in a liquid in a state of mutual coagulation. However, because these nanowires are too small to be dominated by Brownian motion at room temperature, it is very difficult to handle these nanowires to fabricate devices. Therefore, for the industrialization of nanowire-based electronic devices, it has been an important task to develop a method for simple and fast fabrication of devices as in the industrialization of thin film-based electronic devices.

지난 십여 년 동안, 상기 어려움을 극복하기 위하여, 전계 지향 어셈블리(electric-field directed assembly), 유동 보조 정렬(flow-assisted alignment), 선택적인 화학 패터닝(selective chemical patterning), Langmuir-Blodgett 및 blown-bubble 박막 기법을 이용하여 브라운 랜덤 작용력(Brownian random force)에 대항하여 나노와이어의 운동을 제어함으로써, 종래의 박막 기반 제조 산업의 인프라스트럭처에 직접 적용할 수 있는 나노와이어들의 2차원 어레이를 형성하는 나노와이어의 어셈블리 전략들이 제안되어 왔다.
Over the past decade, in order to overcome this difficulty, electric-field directed assembly, flow-assisted alignment, selective chemical patterning, Langmuir-Blodgett and blown-bubble Nanowires are formed using thin film techniques to control the movement of nanowires against Brownian random force, forming a two-dimensional array of nanowires that can be directly applied to the infrastructure of the conventional thin film-based manufacturing industry. Assembly strategies have been proposed.

그러나, 나노와이어 전자 소자의 산업화를 위한 이전의 모든 노력들은, 소자의 전기적 성능을 확보하고 그 제조 생산성을 확보하기에는 단순성 및 신뢰성이 떨어지는 문제점이 있다. 왜냐하면 각각의 프로세스에서 나노와이어들을 성공적으로 배열하기 위해 전계, 선형 유체 유동, 화학적 표면 처리, 기계적 이동 시스템과 같은 복잡한 인공적인 조작이 필수적이기 때문이다. 예컨대, 이전의 모든 작업에서 사용되는 화학적 계면 활성제는 나노와이어의 성질 및 소정 애플리케이션에서의 나노와이어의 성능에 영향을 미치는 것으로 알려져 있다. 따라서, 소자의 전기적 성능에 영향을 미치는 일이 없이 순수한 자가 조립에 의해 나노와이어들로 이루어지는 박막형 어레이를 간단하고도 빠르게 형성하는 방법은 나노와이어 기반 전자소자에서 여전히 도전 과제로 남아 있다. 즉 전자 소자 공정의 기본은 2차원 형태의 박막을 형성한 후, 이를 패터닝하여 소자를 구성하는 것이라 할 수 있다. 기존의 연속적인 박막(진공 박막, 솔루블 박막 등)과는 달리, 단결정 나노물질은 서로 산개되어 있다. 따라서, 이러한 단결정 물질을 전자소자화하기 위해서는 연속적인 막처럼 2차원의 면을 구성해야 한다. 이러한 나노물질 기반 2차원 면을 구성하는 기존의 방법은 그 속도가 느리고 또 나노물질에 표면 화학처리를 해야 하는데, 이는 상기와 같은 문제점을 야기하게 된다.However, all previous efforts for the industrialization of the nanowire electronic device have a problem in that the simplicity and reliability are insufficient to secure the electrical performance of the device and the manufacturing productivity thereof. This is because complex artificial manipulations, such as electric fields, linear fluid flow, chemical surface treatment, and mechanical transfer systems, are essential to successfully aligning nanowires in each process. For example, chemical surfactants used in all previous operations are known to affect the properties of nanowires and the performance of nanowires in certain applications. Thus, the simple and fast method of forming a thin film array of nanowires by pure self-assembly without affecting the electrical performance of the device remains a challenge in nanowire-based electronic devices. In other words, the basic element of the electronic device process may be to form a two-dimensional thin film and then pattern it to form a device. Unlike conventional continuous thin films (vacuum thin films, soluble thin films, etc.), single crystal nanomaterials are scattered with each other. Therefore, in order to electronicize such a single crystal material, a two-dimensional surface must be configured like a continuous film. Conventional methods of constructing such nanomaterial-based two-dimensional surfaces are slow and require surface chemical treatment of nanomaterials, which causes the above problems.

본 발명은 상기한 종래 기술에서 나타나는 문제점을 해결하기 위한 것으로서, 그 한 가지 목적은 기존에 제조되고 있는 나노와이어들을 2차원의 박막 형태로 단순하고도 빠른 방법으로 제조할 수 있는 방법을 제공하는 것이다.The present invention is to solve the above-mentioned problems in the prior art, one object of the present invention is to provide a method that can be produced in a simple and fast method to the conventional nanowires in the form of a two-dimensional thin film .

본 발명의 다른 목적은 나노와이어들을 브라운 랜덤 작용력을 극복하여 어레이 형태로 배열하기 위해 화학적 표면 처리와 같은 복잡한 인공적인 조작 없이도 박막 형태로 제조할 수 있는 방법을 제공하는 것이다.Another object of the present invention is to provide a method capable of manufacturing nanowires in a thin film form without complicated artificial manipulations such as chemical surface treatment to arrange the nanowires in an array form to overcome brown random force.

본 발명의 또 다른 목적은 제조된 나노와이어들을 순수한 자가 조립(self-assembly) 방식에 의해 박막 형태로 제조할 수 있는 방법을 제공하는 것이다.Still another object of the present invention is to provide a method for manufacturing the prepared nanowires in a thin film form by a pure self-assembly method.

본 발명의 또 다른 목적은 추가의 프로세스나 동작 없이 나노와이어들을 2차원적으로 조밀 적층된 모노레이어 형태로 간단하고도 빠른 시간 내에 제조할 수 있는 방법을 제공하는 것이다.It is yet another object of the present invention to provide a method that can produce nanowires in the form of two-layer densely stacked monolayers in a simple and fast time without additional processes or operations.

본 발명의 또 다른 목적은 상기 방법을 통해 제조된 조밀 적층 모노레이어를 포함하는 전계 효과 트랜지스터와 같은 전자 소자를 제공하는 것이다.It is still another object of the present invention to provide an electronic device such as a field effect transistor comprising a dense stacked monolayer manufactured by the above method.

상기 목적을 달성하기 위하여, 본 발명에 따라서 나노와이어들을 2차원의 박막 형태로 제조하는 방법이 제공되는데, 상기 방법은 (a) 상기 나노와이어들을 담지하는 나노와이어 용액을 준비하는 단계와; (b) 용기에 담겨 있고 상기 나노와이어 용액과 혼화 가능한 혼화성 용액에 상기 나노와이어 용액을 적하시켜, 상기 나노와이어들로 이루어진 조밀 적층된 모노레이어를 상기 혼화성 용액 표면 상에 형성하는 단계를 포함하는 것을 특징으로 한다.
In order to achieve the above object, the present invention provides a method for manufacturing nanowires in the form of a two-dimensional thin film, the method comprising the steps of (a) preparing a nanowire solution supporting the nanowires; (b) dropping the nanowire solution into a miscible solution contained in the container and miscible with the nanowire solution to form a dense stacked monolayer of the nanowires on the surface of the miscible solution. Characterized in that.

본 발명에 있어서, 상기 조밀 적층된 모노레이어를 형성하는 과정은 상기 나노와이어 용액의 일부가 상기 혼화성 용액 표면 상에서 전개되는 과정과, 그 전개되는 나노와이어 용액에 담지되어 있는 나노와이어들이 공기와 상기 혼화성 용액 사이의 표면 장력에 의해 포집되는 과정과, 상기 적하된 나노와이어 용액이 증발됨에 따라 생기는 모세관 힘에 의해 포집 상태를 유지하면서 조밀 적층된 모노레이어를 형성하는 단계를 통해 형성된다.
In the present invention, the process of forming the densely stacked monolayer is a process in which a portion of the nanowire solution is developed on the surface of the miscible solution, and the nanowires supported in the developed nanowire solution are air and the It is formed through the process of collecting by surface tension between miscible solutions and forming a densely stacked monolayer while maintaining the state of capture by capillary forces generated by evaporation of the loaded nanowire solution.

한 가지 실시예에 있어서, 상기 조밀 적층된 모노레이어의 면적은 상기 나노와이어 용액 중 나노와이어의 농도와 상기 혼화성 용액 대 상기 나노와이어 용액의 초기 부피비에 따라 달라질 수 있다.In one embodiment, the area of the densely stacked monolayer may vary depending on the concentration of nanowires in the nanowire solution and the initial volume ratio of the miscible solution to the nanowire solution.

한 가지 실시예에 있어서, 상기 나노와이어 용액 중 나노와이어의 농도가 클수록 상기 조밀 적층된 모노레이어의 면적이 증가할 수 있다.
In one embodiment, as the concentration of nanowires in the nanowire solution increases, the area of the densely stacked monolayer may increase.

한 가지 실시예에 있어서, 상기 나노와이어 용액에 대한 상기 혼화성 용액의 부피비가 클수록 상기 조밀 적층된 모노레이어의 면적이 증가할 수 있다.
In one embodiment, the larger the volume ratio of the miscible solution to the nanowire solution may increase the area of the densely stacked monolayer.

한 가지 실시예에 있어서, 상기 혼화성 용액으로서 산성 용액을 사용할 수 있다.
In one embodiment, an acidic solution can be used as the miscible solution.

한 가지 실시예에 있어서, 상기 나노와이어 용액으로서 알콜 계열의 용액을 사용할 수 있다.
In one embodiment, an alcohol based solution may be used as the nanowire solution.

한 가지 실시예에 있어서, 상기 나노와이어 용액으로서 이소프로필 알코올(IPA)을 사용하고, 상기 산성 용액으로서 염산 수용액을 사용할 수 있다.
In one embodiment, isopropyl alcohol (IPA) can be used as the nanowire solution and hydrochloric acid aqueous solution can be used as the acidic solution.

본 발명의 다른 양태에 따라서 전계 효과 트랜지스터 제조 방법이 제공되는데, 상기 방법은 (1) 기판을 준비하는 단계와; (2) 상기 기판 상에 게이트 전극을 형성하는 단계와; (3) 상기 게이트 전극 상에 게이트 유전체 층을 형성하는 단계와; (4) 상기 게이트 유전체 층 상에 소스 전극과 드레인 전극을 서로 연결하는 모노레이어를 형성하는 단계로서, 상기 모노레이어는, 나노와이어들을 담지하는 나노와이어 용액을 준비하는 단계와, 용기에 담겨 있고 상기 나노와이어 용액과 혼화 가능한 혼화성 용액에 상기 나노와이어 용액을 적하시켜, 상기 나노와이어들로 이루어진 조밀 적층된 모노레이어를 상기 혼화성 용액 표면 상에 형성하는 단계를 통해 형성하고, 상기 형성된 모노레이어와 표면이 소수성 처리된 모노레이어 담지체를 상기 모노레이어와 접촉시켜 상기 모노레이어를 상기 모노레이어 담지체로 전사시킨 후, 상기 모노레이어가 전사된 모노레이어 담지체를 상기 게이트 유전체 층에 접촉시켜, 상기 담지체 상의 모노레이어를 상기 게이트 유전체 층 상에 형성하는 모노레이어 형성 단계와; (5) 상기 모노레이어 상에 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
According to another aspect of the present invention, there is provided a method for manufacturing a field effect transistor, the method comprising the steps of: (1) preparing a substrate; (2) forming a gate electrode on the substrate; (3) forming a gate dielectric layer on the gate electrode; (4) forming a monolayer on the gate dielectric layer connecting the source electrode and the drain electrode to each other, the monolayer comprising the steps of preparing a nanowire solution carrying nanowires; Dropping the nanowire solution into a miscible solution miscible with the nanowire solution to form a dense stacked monolayer of the nanowires on the surface of the miscible solution, and The monolayer carrier having a hydrophobic surface was brought into contact with the monolayer to transfer the monolayer to the monolayer carrier, and then the monolayer carrier having the monolayer transferred was brought into contact with the gate dielectric layer. Monolayer type to form a monolayer on the retardation on the gate dielectric layer Step; (5) forming a source electrode and a drain electrode on the monolayer.

한 가지 실시예에 있어서, 상기 (4)의 단계에서 상기 모노레이어가 전사된 모노레이어 담지체를 새로운 모노레이어 담지체와 1회 이상 반복하여 등각 접촉시켜, 상기 모노레이어를 구성하는 나노와이어들의 직경을 정규화한 후에, 그 담지체를 상기 게이트 유전체 층에 접촉시켜, 상기 담지체 상의 모노레이어를 상기 게이트 유전체 층 상에 형성할 수 있다.
In one embodiment, in the step (4), the monolayer carrier to which the monolayer is transferred is repeatedly contacted with the new monolayer carrier one or more times at least once to form a diameter of the nanowires constituting the monolayer. After normalizing the carrier, the carrier may be contacted with the gate dielectric layer to form a monolayer on the carrier dielectric layer.

한 가지 실시예에 있어서, 상기 모노레이어 담지체는 PDMS로 이루어져 있다.
In one embodiment, the monolayer carrier consists of PDMS.

본 발명의 다른 양태에 따라서 전계 효과 트랜지스터(FET)가 제공되는데, 기판과, 상기 기판 상에 미리 원하는 형태로 형성된 게이트 전극과, 상기 게이트 전극 상에 형성된 게이트 유전체 층과, 상기 게이트 유전체 층 상에 형성되어 소스 전극과 드레인 전극을 서로 연결하는 모노레이어와, 상기 모노레이어 상에 형성된 소스 전극 및 드레인 전극을 포함하고, 상기 모노레이어는 나노와이어가 조밀적층되어 이루어지고, 상기 나노와이어들이 상기 소스 및 드레인 전극을 서로 연결하고 있으며, 상기 모노레이어는, 나노와이어들을 담지하는 나노와이어 용액을 준비하는 단계와, 용기에 담겨 있고 상기 나노와이어 용액과 혼화 가능한 혼화성 용액에 상기 나노와이어 용액을 적하시켜, 상기 나노와이어들로 이루어진 조밀 적층된 모노레이어를 상기 혼화성 용액 표면 상에 형성하는 단계를 통해 형성하고, 상기 형성된 모노레이어와 표면이 소수성 처리된 모노레이어 담지체를 상기 모노레이어와 접촉시켜 상기 모노레이어를 상기 모노레이어 담지체로 전사시킨 후, 상기 모노레이어가 전사된 모노레이어 담지체를 상기 게이트 유전체 층에 접촉시켜, 상기 담지체 상의 모노레이어를 상기 게이트 유전체 층 상에 형성하는 것을 특징으로 한다.
In accordance with another aspect of the present invention, a field effect transistor (FET) is provided, comprising: a substrate, a gate electrode previously formed in a desired shape on the substrate, a gate dielectric layer formed on the gate electrode, and on the gate dielectric layer And a monolayer formed to connect the source electrode and the drain electrode to each other, and a source electrode and a drain electrode formed on the monolayer, wherein the monolayer is formed by densely stacking nanowires. A drain electrode is connected to each other, and the monolayer includes preparing a nanowire solution supporting nanowires, and dropping the nanowire solution into a miscible solution contained in a container and miscible with the nanowire solution. Blending the densely stacked monolayer of the nanowires Forming through the step of forming on the surface of the solution, and the formed monolayer and the surface of the hydrophobic treated monolayer carrier in contact with the monolayer to transfer the monolayer to the monolayer carrier, and then the monolayer The transferred monolayer carrier is brought into contact with the gate dielectric layer to form a monolayer on the carrier on the gate dielectric layer.

한 가지 실시예에 있어서, 상기 게이트 유전체 층은 PVP(poly-4-vinylphenol)로 이루어져 있고, 상기 모노레이어를 구성하는 나노와이어들이 상기 게이트 유전체 층내로 부분적으로 함침되어 있을 수 있다.In one embodiment, the gate dielectric layer is made of poly-4-vinylphenol (PVP), and nanowires constituting the monolayer may be partially impregnated into the gate dielectric layer.

본 발명에 따르면 나노와이어들을 간단하고도 빠르게 2차원의 조밀 적층된 모노레이어 형태로 형성할 수 있다. 이러한 방법을 통해 제조한 모노레이어를 전기적 성능의 저하 없이 전자 소자에 적용하여 그 소자를 제조할 수 있다.According to the present invention, nanowires can be formed simply and quickly in the form of two-dimensional, densely stacked monolayers. The monolayer manufactured by this method can be applied to an electronic device without degrading the electrical performance to manufacture the device.

도 1은 본 발명의 한 가지 실시예에 따라 Si 나노와이어로 이루어지는 2차원 조밀 적층 모노레이어를 형성하는 전체적인 프로세스를 보여주는 도면이다.
도 2는 본 발명에 따라 2차원 조밀 적층 모노레이어를 형성하는 과정에서 나노와이어 용액의 증발에 따라 생기는 모세관 힘에 의해 산성 용액 표면 상에서 나노와이어들이 조밀 적층된 형태를 유지하는 메커니즘을 보여주는 도면이다.
도 3은 나노와이어 용액의 증발 속도를 떨어뜨리는 경우, 조밀 적층된 모노레이어가 파괴되는 양태를 보여주는 도면이다.
도 4는 본 발명에 따라 페트리 접시에 조밀 적층된 Si 모노레이어를 형성한 최종 결과를 보여주는 이미지이다.
도 5는 본 발명에 따른 발명을 대규모로 적용할 가능성을 보여주는 도면이다.
도 6은 본 발명의 한 가지 실시예에 따라 조밀 적층된 Si 모노레이어를 PDMS 몰드 상에 전이시킨 후 그 모노레이어의 SEM 이미지이다.
도 7은 본 발명에 따라 형성한 모노레이어를 패터닝할 수 있는 가능성을 보여주는 도면이다.
도 8은 본 발명의 한 가지 실시예에 따라 사용하기 위한 Si 나노와이어 및 그 나노와이어를 담고 있는 나노와이어 용액(IPA)을 보여주는 도면이다.
도 9는 나노와이어 용액 중의 나노와이어 농도가 조밀 적층된 모노레이어의 면적에 미치는 영향을 보여주는 도면이다.
도 10은 산성 용액 대 나노와이어 용액의 초기 부피비가 조밀 적층된 모노레이어의 면적에 미치는 영향을 보여주는 도면이다.
도 11은 물과 IPA의 여러 혼합물에 대한 포집 표면 자유 에너지의 표텐션 우물의 곡선의 결과를 보여주는 도면이다.
도 12는 본 발명에서 이용된 모델링의 개략적인 도면이다.
도 13은 본 발명에 따라 제조된 모노레이어를 전자 소자에 적용하기 전 PDMS와의 등각 접촉을 반복하여 나노와이어 크기를 조절하는 과정을 보여주는 도면이다.
도 14는 본 발명의 한 가지 실시예에 따라 전자 소자(FET)를 제조하는 과정을 개략적으로 보여주는 도면이다.
도 15는 제조한 멀티-Si 나노와이어 FET의 평면도 및 PVP 층 내로의 Si 나노와이어의 부분적인 함침 양태를 보여주는 현미경 사진이다.
도 16은 23개의 브릿지된 Si 나노와이어들의 분석 결과를 보여주는 도면이다.
도 17은 본 발명의 한 가지 실시예에 따라 제조한 FET의 출력 특성을 보여주는 도면이다.1 is a diagram illustrating the overall process of forming a two-dimensional densely stacked monolayer of Si nanowires in accordance with one embodiment of the present invention.
FIG. 2 is a view showing a mechanism of maintaining a densely stacked form of nanowires on an acidic solution surface by capillary force generated by evaporation of a nanowire solution in the process of forming a two-dimensional densely stacked monolayer according to the present invention.
3 is a view showing a case in which the densely stacked monolayer is destroyed when the evaporation rate of the nanowire solution is decreased.
Figure 4 is an image showing the final result of forming a densely stacked Si monolayer in a Petri dish according to the present invention.
5 shows the possibility of applying the invention according to the invention on a large scale.
6 is an SEM image of a monolayer after transferring a densely stacked Si monolayer onto a PDMS mold in accordance with one embodiment of the present invention.
7 is a view showing the possibility of patterning a monolayer formed according to the present invention.
8 shows Si nanowires and nanowire solutions containing the nanowires (IPA) for use in accordance with one embodiment of the present invention.
9 is a graph showing the effect of the concentration of nanowires in the nanowire solution on the area of the densely stacked monolayer.
FIG. 10 shows the effect of the initial volume ratio of acidic solution to nanowire solution on the area of densely stacked monolayers.
FIG. 11 shows the results of a curve of surface tension wells of trapped surface free energy for various mixtures of water and IPA.
12 is a schematic diagram of the modeling used in the present invention.
FIG. 13 is a view illustrating a process of controlling nanowire size by repeating conformal contact with PDMS before applying a monolayer manufactured according to the present invention to an electronic device.
14 is a view schematically illustrating a process of manufacturing an electronic device (FET) according to an embodiment of the present invention.
FIG. 15 is a micrograph showing a plan view of the prepared multi-Si nanowire FETs and a partial impregnation of Si nanowires into the PVP layer.
FIG. 16 shows analysis results of 23 bridged Si nanowires. FIG.
17 illustrates output characteristics of a FET manufactured according to an embodiment of the present invention.

이하에서는 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다. 이하의 설명에 있어서, 당업계에 이미 널리 알려진 용어, 구성 및 그 동작 원리에 대한 설명은 생략한다. 이러한 설명을 생략하더라도 당업자라면 이하의 설명을 통해 본 발명의 특징적 구성을 쉽게 이해할 수 있을 것이다.
Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. In the following description, descriptions of terms, structures, and operating principles which are well known in the art will be omitted. Even if this description is omitted, those skilled in the art can easily understand the features of the present invention through the following description.

1. 본 발명의 프로세스1. The process of the present invention

도 1은 본 발명의 한 가지 실시예에 따라 Si 나노와이어로 이루어지는 2차원 조밀 적층 모노레이어를 형성하는 전체적인 프로세스를 보여준다.
1 shows an overall process for forming a two dimensional dense laminated monolayer of Si nanowires in accordance with one embodiment of the present invention.

먼저, 이소프로필알코올(IPA) 중에 잘 분산된 Si 나노와이어들을 마이크로 피펫을 이용하여 10 wt% 염산 수용액 상에 반복하여 떨어뜨렸다. 이러한 적하 과정 중에, Si 나노와이어들로 구성되는 2차원의 조밀 적층된 모노레이어가 자동적으로 형성되었다. IPA를 염산 수용액에 떨어뜨리는 혼화 가능한(miscible) 프로세스와 관련된 3가지 메커니즘, 즉 전개(spreading), 포집(trapping) 및 2차원 조밀 적층(two-dimensiaonl close-packing)이 이용되어 상기 모노레이어가 형성되었다.
First, well-dispersed Si nanowires in isopropyl alcohol (IPA) were repeatedly dropped onto a 10 wt% hydrochloric acid aqueous solution using a micropipette. During this dropping process, a two-dimensional, densely stacked monolayer of Si nanowires was automatically formed. The monolayer is formed by using three mechanisms associated with the miscible process of dropping IPA into aqueous hydrochloric acid: spreading, trapping and two-dimensiaonl close-packing. It became.

IPA 액적이 수용액과 접촉하면, IPA의 일부분이 수용액 내로 들어가고, 다른 부분은 수용액 표면 상에서 전개되는데(퍼지는데), 왜냐하면 수용액과 IPA 사이의 혼화 프로세스에 있어서 키네틱 시간 지연(kinetic time-delay)이 있기 때문이다. 수용액 중으로 들어간 Si 나노와이어들은 수용액 중에서 용해되고, 퍼지는 부분의 Si 나노와이어들은 IPA가 점차 수용액으로 들어감에 따라, 수용액에 트랜스퍼된 다음 공기와 수용액 사이의 순(net) 표면 장력에 의해 포집된다. 페트리 접시(petri-dish)에 의해 제한된 표면 영역 상에서, IPA 퍼짐에 따른 표면 압력으로 인해, 상기 포집된 Si 나노와이어들은 IPA를 떨어뜨린 곳과는 반대쪽 벽 표면에서 2차원적으로 적층된다.
When the IPA droplets come in contact with an aqueous solution, a portion of the IPA enters into the aqueous solution, and the other part develops (spreads) on the surface of the aqueous solution, because there is a kinetic time-delay in the mixing process between the aqueous solution and IPA. Because. Si nanowires in the aqueous solution are dissolved in the aqueous solution, and the spreading Si nanowires are transferred to the aqueous solution as IPA gradually enters the aqueous solution, and then collected by the net surface tension between air and the aqueous solution. On the surface area limited by petri-dish, due to the surface pressure as the IPA spreads, the trapped Si nanowires are stacked two-dimensionally on the wall surface opposite to where the IPA was dropped.

즉 염산 수용액 중에 적하된 IPA는 증발하게 되는데, 이때 증발에 따라 모세관 힘이 발생하게 되어, 나노와이어 사이가 도 2에 도시한 바와 같이, 모세관 힘에 의해 유지된다. 따라서, Si 나노와이어가 포함된 IPA를 떨어뜨린 후 표면 압력은 없을지라도, 페트리 접시의 거의 전체 표면 영역을 덮는 조밀 적층된 모노레이어는, 연속적인 IPA 증발에 의해 야기되는 모세관 힘이 브라운 운동 작용력보다 더 크기 때문에, 유지된다. 한편, 페트리 접지를 뚜껑으로 덮어 IPA 증발 속도를 떨어뜨리면, 모세관 힘이 감소하게 되어, 상기 모노레이어는 서시히 파괴되었고, 페트리 접시 전체에 걸쳐 퍼져나갔다(도 3 참조). 이러한 관찰로부터, IPA의 증발이 조밀 적층된 모노레이어를 유지하는 데에 핵심적인 역할을 한다는 것을 확인하였다. 마지막으로, 소자 제조를 위해, 염산 수용액 상에 부유하고 있는 조밀 적층된 모노레이어를 평탄한 PDMS 몰드와 직접 접촉시켜 그 몰드 상에 전이시켰다. 친수성 염산 수용액 상에 있는 모노레이어는 소수성 PDMS 표면 상으로 쉽게 전이되었다.
That is, the IPA dropped in the hydrochloric acid solution is evaporated. At this time, capillary force is generated by evaporation, and the nanowires are maintained by the capillary force as shown in FIG. 2. Thus, although there is no surface pressure after dropping the IPA containing the Si nanowires, the densely stacked monolayer covering almost the entire surface area of the Petri dish has a capillary force caused by continuous IPA evaporation than the Brownian kinetic force. Because it is larger, it is maintained. On the other hand, capping the Petri ground with a lid to reduce the IPA evaporation rate reduced the capillary force, causing the monolayer to break down slowly and spread throughout the Petri dish (see FIG. 3). From these observations, it was confirmed that the evaporation of IPA plays a key role in maintaining the densely stacked monolayer. Finally, for device fabrication, the densely stacked monolayer suspended in aqueous hydrochloric acid solution was transferred directly onto the flat PDMS mold by contacting it. The monolayer on the hydrophilic hydrochloric acid aqueous solution readily transferred onto the hydrophobic PDMS surface.

상기 방법에 따라 조밀 적층된 Si 모노레이어를 형성한 최종 결과를 도 4에 나타내었다. 즉 60초 동안, 5 cm 페트리 접시에서, 100㎕의 2.53×10-4 wt% Si 나노와이어 용액을 여러 차례 100% 염산 수용액에 적하시켰더니, 조밀 적층된 모노레이어 필름이 형성되었다. 이러한 프로세스를 대규모로 적용할 가능성을 보여주기 위하여, 10 cm 직경의 페트리 접시에 Si 나노와이어들로 이루어진 조밀 적층된 모노레이어를 형성하였으며, 이를 도 5에 나타내었다. 즉 본 발명의 방법을 대면적 형태로 적용할 수 있다는 것을 확인하였다. 한편, 상기와 같이 부유 Si 나노와이어 모노레이어를 형성한 후에, PDMS 몰드 상에 전이된 모노레이어의 SEM 이미지를 촬영하였으며, 이를 도 6에 나타내었다. 또한, 주기적인 200㎛ 직경의 양각의 dot 패턴의 PDMS를 이용하여, 이러한 모노레이어를 패터닝하는 가능성을 실험하였으며, 그 결과를 도 7에 나타내었다. 즉 본 발명에 따라 형성한 모노레이어를 패터닝할 수 있다는 것을 확인하였다.
The final result of forming the densely stacked Si monolayer according to the above method is shown in FIG. 4. That is, for 60 seconds, in a 5 cm Petri dish, 100 μl of a 2.53 × 10 −4 wt% Si nanowire solution was added dropwise to a 100% aqueous hydrochloric acid solution several times to form a densely stacked monolayer film. In order to show the possibility of applying this process on a large scale, a dense stacked monolayer of Si nanowires was formed in a 10 cm diameter Petri dish, which is shown in FIG. 5. That is, it was confirmed that the method of the present invention can be applied in a large area form. Meanwhile, after forming the floating Si nanowire monolayer as described above, an SEM image of the monolayer transferred on the PDMS mold was photographed, which is shown in FIG. 6. In addition, the possibility of patterning such a monolayer was examined using a PDMS of a dot pattern having a regular embossed diameter of 200 μm, and the results are shown in FIG. 7. That is, it was confirmed that the monolayer formed according to the present invention can be patterned.

도 6의 고해상도 SEM 이미지 삽입 도면으로부터, Si 나노와이어 사이의 최소 간격은 50 nm 미만인 것으로 추정되었다. 조밀 적층된 Si 나노와이어 모노레이어층의 형성에 있어서, 이러한 값은 van der Walls 인력 포텐셜과 반발력의 정전 포텐셜 사이의 평형 상태가 2차 최소(secondary minimum)가 아니라 1차 최소치(primary minimum)에 있다는 것을 나타내는데, 왜냐하면 표면 전개 압력(surface spreading pressure)으로부터 공급된 에너지가, Si 나노와이어 사이의 정전기 안정성과 관련된 Derjaguin and Landau, Verwey and Pverbeek(DLVO) 포텐셜을 나타내는 에너지 장벽보다 크기 때문이다. 즉 DLVO 이론에 따르면, 두 나노 물질 사이엔 인력과 척력이 공존하게 되는데, 이때 두 물체 간 거리에 따른 에너지 분포가두 개의 최소 치를 갖는다. 보통 2차 최소치의 거리는 수백나노 미터이고 1차 최소치의 거리는 수십나노 이하이다.
From the high resolution SEM image insert of FIG. 6, the minimum spacing between Si nanowires was estimated to be less than 50 nm. In the formation of densely stacked Si nanowire monolayers, this value indicates that the equilibrium between the van der Walls attraction potential and the electrostatic potential of repulsive force is not at the secondary minimum but at the primary minimum. The energy supplied from the surface spreading pressure is larger than the energy barrier representing the Derjaguin and Landau, Verwey and Pverbeek (DLVO) potentials associated with the electrostatic stability between Si nanowires. In other words, according to the DLVO theory, attraction and repulsion coexist between two nanomaterials, where the energy distribution according to the distance between two objects has two minimum values. Typically, the minimum minimum distance is several hundred nanometers and the minimum minimum distance is several tens of nanometers or less.

2. 나노와이어의 합성 및 분산2. Synthesis and Dispersion of Nanowires

본 발명에 사용하기 위한 Si 나노와이어를 다음과 같이 준비하였다. 먼저, 수용액 화학적 엣칭 프로세스를 이용하여, 수직 정렬된 Si 나노와이어를 합성하였다. 상업적으로 이용 가능한 Si 웨이퍼들(p-타입, <100> 배향, 5~10Ω·cm)을 2×2 cm 조각으로 절단하여, 트리클로로에틸렌, 아세톤, IPA 및 탈이온수로 세정하였다. 이어서, 상기 웨이퍼 조각들을 5% HF 용액을 이용하여 5분 동안 실온에서 에칭하였다. 이어서, Si 표면을 수소 종결시켰고(H-terminated), 바로 그 Si 웨이퍼들을 10% HF 및 0.02M AgNO3를 포함하는 Ag 코팅액에 담궜다. 상기 용액을 주변 환경 하에서 1분 동안 천천히 교반하였다. 균일한 Ag 층을 적층한 후에, 상기 웨이퍼들을 물로 세척하여 임의의 여분 Ag+ 이온을 제거하였고, 이어서 그 웨이퍼들을 10% HF 및 0.6% H2O2로 이루어진 엣칭제(etchant)에 25℃에서 함침시켰다. 실온에서 240분 동안 암실 조건에서 엣칭한 후에, 상기 웨이퍼들을 10% HF를 이용하여 세척하여, 산화물층을 제거한 다음에, IPA를 이용하여 세정하였다. 이어서, 상기 웨이퍼들을 6N-grade N2 유동 하에서 건조하였다. 이러한 과정을 통해 제조한 수직 정렬된 Si 나노와이어를 SEM(JEOL, JSM-7001F)을 이용하여 관찰하였고, 이를 도 8의 (a)에 나타내었다.
Si nanowires for use in the present invention were prepared as follows. First, vertically aligned Si nanowires were synthesized using an aqueous chemical etching process. Commercially available Si wafers (p-type, <100> orientation, 5-10 Ωcm) were cut into 2 × 2 cm pieces and washed with trichloroethylene, acetone, IPA and deionized water. The wafer pieces were then etched for 5 minutes at room temperature using 5% HF solution. The Si surface was then hydrogen terminated (H-terminated) and the very Si wafers were immersed in an Ag coating solution containing 10% HF and 0.02 M AgNO 3 . The solution was stirred slowly for 1 minute under ambient environment. After laminating a uniform layer of Ag, the wafers were washed with water to remove any excess Ag + ions, and the wafers were then impregnated with an etchant consisting of 10% HF and 0.6% H 2 O 2 at 25 ° C. I was. After etching in dark conditions at room temperature for 240 minutes, the wafers were washed with 10% HF to remove the oxide layer and then with IPA. The wafers were then dried under 6N-grade N 2 flow. The vertically aligned Si nanowires prepared through this process were observed using SEM (JEOL, JSM-7001F), which is shown in FIG.

상기와 같이 모(母) 웨이퍼 상에 합성된 Si 나노와이어들을 정화하기 위하여, Si 나노와이어들을 절단한 후 IPA를 담고 있는 50㎖ 유리병에 분산시켰다. 상기 유리병을 15분 동안 음파 처리(sonication)한 후, 하루 동안 평탄한 실험실 테이블 위에 올려 놓았다. 도 8의 (b) 좌측에 나타낸 바와 같이, 모든 Si 나노와이어는 유리병의 바닥에 침전되어 더미(pile)를 형성하였다. 즉 유리병을 테이블에 놓았을 때, 무거운 Si 나노와이어는 바닥으로 가라 앉았고 가벼운 Si 나노와이어는 유리병 내에 분포되었다. 그러나, 하루가 지나자, 그 분포된 Si 나노와이어들은 응집된 다음에 바닥으로 가라앉았다. 이와 같이 Si 나노와이어들 전체가 가라 앉는 것을 피하기 위하여, 원래의 IPA 용매를 새로운 IPA로 교체한 다음에, 유리병을 다시 하루 더 테이블 상에 올려 놓았다. 도 8(b)의 우측에 도시한 바와 같이, 이러한 IPA의 교체 결과, 가벼운 Si 나노와이어들이 적절히 분산되었다. 이와 같은 Si 나노와이어의 성공적인 분산 메커니즘은, IPA를 교체함으로써, Si 웨이퍼의 습식 화학 엣칭 프로세스 중에 생성된 H+, Ag+ 및 F-와 같은 잔류 화학물 이온들이 감소하여, Si 나노와이어의 표면 전하들이 변화된 것이라 생각된다. Si 나노와이어의 정화 결과를 도 8(c)의 SEM 이미지로 나타내었는데, Si 웨이퍼의 불완전 엣칭의 결과 생기는 Si 나노와이어들의 번들(bundles)이 없다는 것을 알 수 있다.
In order to purify the Si nanowires synthesized on the mother wafer as described above, the Si nanowires were cut and dispersed in a 50 ml glass bottle containing IPA. The vial was sonicated for 15 minutes and then placed on a flat laboratory table for one day. As shown on the left side of FIG. 8 (b), all the Si nanowires were precipitated at the bottom of the vial to form a pile. When the vial was placed on the table, the heavy Si nanowires sank to the bottom and the light Si nanowires were distributed within the vial. However, one day later, the distributed Si nanowires aggregated and then sank to the bottom. In order to avoid sinking all of the Si nanowires in this way, the original IPA solvent was replaced with a new IPA, and then the glass bottle was put on the table for another day. As shown in the right side of Fig. 8 (b), as a result of this IPA replacement, the light Si nanowires were properly dispersed. This successful dispersion mechanism of Si nanowires is such that by replacing IPA, residual chemical ions such as H +, Ag + and F- generated during the wet chemical etching process of the Si wafer are reduced, resulting in altered surface charges of the Si nanowires. I think. The purification results of the Si nanowires are shown in the SEM image of FIG. 8 (c), and it can be seen that there are no bundles of Si nanowires resulting from incomplete etching of the Si wafer.

3. 메커니즘3. Mechanism

본 발명에 따라 Si 나노와이어들로 이루어진 조밀 적층 모노레이어를 형성할 때, 두 개의 중요한 변수, 즉 IPA 용액 중의 Si 나노와이어의 농도 및 염산 수용액 대 IPA의 초기 부피비가 있다는 것이 발견되었는데, 이를 구체적으로 설명하면 다음과 같다.
When forming a dense stacked monolayer of Si nanowires in accordance with the present invention, it has been found that there are two important variables: the concentration of Si nanowires in the IPA solution and the initial volume ratio of aqueous hydrochloric acid solution to IPA. The explanation is as follows.

먼저, 도 9(a) 및 도 9(b)에 도시한 바와 같이, Si 나노와이어의 농도가 본 발명에 따라 형성되는 모노레이어 형성에 미치는 영향을 결정하기 위하여, 10 wt% 염산 수용액을 포함하는 5 cm 페트리 접시 상에 고정 적하량으로, 다양한 Si 나노와이어 농도에 대한 부유 모노레이어의 면적을 측정하였는데, 도 9에 나타낸 바와 같이, Si 나노와이어의 농도가 증가함에 따라, 모노레이어의 면적이 증가하였다. 이와 같이 Si 나노와이어의 농도에 따른 부유 모노레이어의 면적의 증가 메커니즘은, Si 나노와이어 농도가 증가함에 따라, IPA가 염산 수용액과 혼화하는 과정 중에 공기와 염산 수용액 사이에서 Si 나노와이어가 포집될 가능성을 증가시키기 때문이라고 생각된다.
First, as shown in Figs. 9 (a) and 9 (b), in order to determine the effect of the concentration of Si nanowires on the monolayer formation formed in accordance with the present invention, a 10 wt% aqueous hydrochloric acid solution is included. With a fixed drop on a 5 cm Petri dish, the area of the floating monolayers for various Si nanowire concentrations was measured. As shown in FIG. 9, as the concentration of Si nanowires increased, the area of the monolayer increased. It was. As such, the mechanism of increasing the area of the floating monolayer according to the concentration of the Si nanowires is that as the concentration of the Si nanowires increases, the possibility of the Si nanowires being trapped between the air and the hydrochloric acid solution during the process of mixing IPA with the hydrochloric acid solution. It is considered to increase.

한편, Si 나노와이어 농도 효과의 결정 과정과 같이, 모노레이어 형성을 위한 염산 수용액과 IPA의 초기 부피비의 한계를 찾아내기 위하여, 혼합물 8 ㎖를 담고 있는 5 cm 페트리-접시 상에 Si 나노와이어 농도가 일정한(2.516×10-4 wt%) 고정 적하량으로, 염산 수용액 대 IPA의 다양한 초기 부피비에 대하여 부유 모노레이어의 면적을 측정하였다. 그 결과를 도 10(a) 및 도 10(b)에 나타내었다.
On the other hand, as in the process of determining the Si nanowire concentration effect, in order to find the limit of the initial volume ratio of the aqueous hydrochloric acid solution and IPA for monolayer formation, the Si nanowire concentration was added on a 5 cm Petri-dish containing 8 ml of the mixture. With a constant (2.516 × 10 −4 wt%) fixed drop, the area of the floating monolayer was measured for various initial volume ratios of aqueous hydrochloric acid to IPA. The results are shown in Figs. 10 (a) and 10 (b).

염산 수용액 대 IPA의 초기 혼합비의 하한은 65%(즉 모노레이어 형성을 위해 최대로 포함가능한 IPA 부피비는 35%)이었고, 순수 염산 수용액이 Si 나노와이어 모노레이어 형성과 관련하여 가장 효율적인 조건이었다. 이러한 경향은 Si 나노와이어를 포집하는 능력의 감소에서 비롯되는데, 이는 IPA의 부피비가 증가함에 따라 염산 수용액의 표면 장력의 감소에 의한 것이다.
The lower limit of the initial mixing ratio of aqueous hydrochloric acid to IPA was 65% (i.e., 35% maximum IPA volume ratio for monolayer formation), and pure aqueous hydrochloric acid solution was the most efficient condition for Si nanowire monolayer formation. This tendency results from a decrease in the ability to capture Si nanowires, which is due to the decrease in the surface tension of aqueous hydrochloric acid solution as the volume ratio of IPA increases.

한편, 본 발명자는 도 10의 결과를 이론적으로 해석하기 위하여, 공기와 액체사이의 계면에서의 Si 나노와이어 포집과 관련된 표면 자유 에너지의 포텐션 우물(potential well)을 다양한 표면 장력 용액에 대해 모델링하였다. 먼저, 엣칭 및 부유 매체로서 염산을 사용하였기 때문에, Si 나노와이어의 표면은 수소 종결된 Si라고 가정하였고, 또 순수한 물과 비교하여 10 wt% 염산 수용액의 표면 장력은 무시할만 하다고 가정하였다. 3개의 계면(공기/액체, 공기/Si 및 Si/액체)을 포함하는 전체 표면 자유 에너지를 유도하기 위하여, Si 나노와이어의 직경 및 길이는 R, L로 설정하고, 하나의 Si 나노와이어의 두 단부면의 면적 분포는 무시하였다. 왜냐하면, Si 나노와이어의 평균 종횡비(aspect ratio)는 도 8(a), 8(c)로부터 약 200인 것으로 추정할 수 있기 때문이다. 포집 깊이의 정도는 θ로 색인하였는데, 이는 도 11의 우측에 나타낸 바와 같이, 하나의 Si 나노와이어 대 액체 수위의 단면 원의 상단으로부터의 각도를 나타낸다. 이러한 모델링에 사용된 개략적인 그림을 도 12에 나타내었으며, 공기/액체, Si/액체 및 공기/Si 계면과 관련된 3개의 표면 자유 에너지를 다음과 같이 구성하였다. Eair / liquid=2σair / liquidRLsinθ, ESi / liquid=2σSi / liquidRL(π-θ) 및 Eair / Si=2σair / SiRLθ. 여기서, σair / liquid, σSi / liquid, σair / Si는 각 계면에서의 표면 장력이다. 하나의 Si 나노와이어가 액체의 표면에서 포집될 때 공기/액체 계면의 사라짐, Si/액체 및 공기/Si 계면의 생성을 고려하여, 이러한 시스템의 전체 표면 자유 에너지는 다음과 같이 유도되었다. 즉 Etrapping = ESi / liquid + Eair/Si - Eair / liquid. 이 수식을 단순화하기 위하여, 이를 2σair / SiRL로 나눈 다음에 다음과 같이 정규화한(normalized) 포집 표면 자유 에너지를 얻었다. 즉

Figure 112010078557658-pat00001
. σair / water,σair / IPA 및 σair/mixture는 실험 결과로부터 참조하였다(Park, J.; Ryu, J.; Lee, S.; Hong, Y.; Kim, T.; Busnaina, A. Journal of the Electrchemical Society 2006, 153, 811). σair / Si 및 수소 종결된 Si 상에서의 물의 접촉각 값은 Chyan 등의 실험 결과를 참조하였다(Chyan, O.M.R.; Wu, J.; Chen, J. Applied Spectroscopy 1997, 51, 1905). σair / mixture 및 접촉각의 코사인 값은 서로 시소(seesaw)의 관계에 있기 때문에, 물과 IPA 사이의 여러 혼합비에 대한 Young's equation에 기초한 σSi / mixture의 값은 30 mN/m인 것으로 하였다.
Meanwhile, in order to theoretically interpret the results of FIG. 10, the inventors modeled potential wells of surface free energy associated with Si nanowire capture at the interface between air and liquid for various surface tension solutions. . First, since hydrochloric acid was used as the etching and floating medium, the surface of the Si nanowires was assumed to be hydrogen terminated Si, and the surface tension of the 10 wt% aqueous hydrochloric acid solution was negligible compared to pure water. In order to derive the total surface free energy comprising three interfaces (air / liquid, air / Si and Si / liquid), the diameter and length of the Si nanowires are set to R and L, and two of the Si nanowires The area distribution of the end face was ignored. This is because the average aspect ratio of the Si nanowires can be estimated to be about 200 from FIGS. 8 (a) and 8 (c). The degree of collection depth was indexed by θ, which represents the angle from the top of the cross-sectional circle of one Si nanowire to liquid level, as shown on the right side of FIG. 11. A schematic diagram used for this modeling is shown in FIG. 12 and the three surface free energies associated with the air / liquid, Si / liquid, and air / Si interface are constructed as follows. Eair Of liquid= 2σair Of liquidRLsinθ, ESi Of liquid= 2σSi Of liquidRL (π-θ) and Eair Of Si= 2σair Of SiRLθ. Where σair Of liquid, σSi Of liquid, σair Of SiIs the surface tension at each interface. Taking into account the disappearance of the air / liquid interface and the creation of the Si / liquid and air / Si interface when one Si nanowire is captured at the surface of the liquid, the total surface free energy of this system is derived as follows. Etrapping = ESi Of liquid + Eair / Si -Eair Of liquid. In order to simplify this formula, it is 2σair Of SiAfter dividing by RL, the normalized capture surface free energy was obtained as follows. In other words
Figure 112010078557658-pat00001
. σair Of water, σair Of IPA And σair / mixtureReference was made from the experimental results (Park, J .; Ryu, J .; Lee, S .; Hong, Y .; Kim, T .; Busnaina, A.Journal of the Electrchemical Society 2006, 153, 811). σair Of Si And the contact angle values of the water on the hydrogen terminated Si, see Chyan et al. (Chyan, O.M.R .; Wu, J .; Chen, J.Applied Spectroscopy 1997, 51, 1905). σair Of mixture Since the cosine values of and contact angles are seesawed together, σ based on the Young's equation for various mixing ratios between water and IPASi Of mixtureThe value of was assumed to be 30 mN / m.

도 11은 물과 IPA의 여러 혼합물에 대한 포집 표면 자유 에너지의 포텐션 우물의 곡선의 결과를 보여준다. IPA 부분의 증가에 따라, 포텐셜 우물의 깊이는 더 많이 감소한다. 순수한 IPA의 경우, 안정된 포집 깊이 위치가 없는데, 이는 Si 나노와이어가 어떠한 표면 포집 없이 IPA 내로 들어간다는 것을 의미한다. 최소 자유 에너지에서 평형 포집 위치의 트레이스(trace)는 Si 나노와이어의 포집된 위치뿐만 아니라 포텐셜 우물도 감소시키게 되는 액체의 표면 장력의 감소로 나타내어진다. 전체 표면 자유 에너지를 지배하는 방정식에 기초하여, 포집 표면 자유 에너지의 포텐셜의 깊이는 IPA 부분의 증가에 따라 지수함수적으로 증가하는데, 왜냐하면 물과 IPA의 혼합 용액의 표면 장력이 IPA 부분의 증가에 따라 지수함수적으로 감소하기 때문이다. 또한, 다양한 IPA 부피 부분에 대하여, 본 모델링에서 표면 포집의 포텐셜 우물의 깊이 값의 경향은 도 10(a)의 그것에 따른다는 것이 발견되었다.
FIG. 11 shows the results of the curve of the potency wells of the capture surface free energy for various mixtures of water and IPA. As the IPA fraction increases, the depth of the potential well decreases even more. In the case of pure IPA, there is no stable capture depth position, which means that the Si nanowires enter the IPA without any surface capture. The trace of the equilibrium capture location at the minimum free energy is represented by a decrease in the surface tension of the liquid which reduces the potential well as well as the captured location of the Si nanowires. Based on the equation governing the total surface free energy, the depth of the potential of the captured surface free energy increases exponentially with the increase of the IPA fraction, because the surface tension of the mixed solution of water and IPA increases with the increase of the IPA fraction. This is because it decreases exponentially. In addition, for various IPA volume fractions, it was found in this modeling that the tendency of the depth value of the potential well of surface capture is according to that of FIG. 10 (a).

4. 전자 소자의 제작4. Fabrication of Electronic Devices

이하에서는 상기한 본 발명에 따라 제조한 모노레이어를 실제 전자 소자, 즉 전계 효과 트랜지스터에 적용한 예를 구체적으로 설명한다.
Hereinafter, an example in which the monolayer manufactured according to the present invention is applied to an actual electronic device, that is, a field effect transistor, will be described in detail.

Si 나노와이어 FET를 제조하기 전에, 상기 과정에 따라 제조된 대로의 조밀 적층된 모노레이어는 그 다양한 직경의 Si 나노와이어를 조절할 필요가 있다. 왜냐하면 Si 나노와이어를 정제하였음에도 불구하고, 도 6의 삽입 이미지로 나타낸 바와 같이, 직경이 약 50 nm에서 500 nm까지 다양하기 때문이다. 상기 모노레이어를 조절하기 위하여, 새로운 평탄한 PDMS 몰드와의 등각 접촉법(conformal contact method)을 채용하였는데, 이는 큰 직경의 Si 나노와이어를 제거하였다. 그 결과, 모노레이어는 깨끗해진 PDMS 몰드와의 등각 접촉을 4번 반복하여 효과적으로 정규화되었으며, 도 13에 나타낸 바와 같이, 모노레이어의 밀도가 감소되었다.
Before fabricating the Si nanowire FETs, the densely stacked monolayers as prepared according to the above procedure need to control the Si nanowires of various diameters. This is because, although the Si nanowires were purified, the diameters varied from about 50 nm to 500 nm, as shown in the inset image of FIG. 6. To control the monolayer, a conformal contact method with a new flat PDMS mold was employed, which eliminated large diameter Si nanowires. As a result, the monolayer was effectively normalized by repeating conformal contact with the cleaned PDMS mold four times, and as shown in FIG. 13, the density of the monolayer was reduced.

PDMS 상의 조절된 모노레이어를 poly-4-vinylphenol(PVP)가 코팅된 (200 nm) SiO2/고농도로 도핑한 Si 기판 상에 전사시켰고, 도 14에 도시한 바와 같이, 4㎛ 텅스텐 와이어 스텐실 섀도우 마스크로 150 nm의 Au의 열적 증발을 이용하여 전극을 형성하였다. 게이트 유전체층 역할을 하는 PVP는 폴리머 접착제로서뿐만 아니라, 부분적인 부동태 재료(partial passivation material)로서도 사용하였다. 프로필렌 글리콜 모노메틸 에테르 아세테이트(PGMEA) 중에 가교결합제, 폴리-(멜라민-co-포름알데히드)(PMCF)가 들어 있는 PVP 용액(5wt%)을 스핀 코터를 이용하여 코팅하자마자, 적절한 압력으로 전사 프린팅(decal printing)이 이루어졌다. 다양한 오염물로부터 Si 나노와이어의 표면 부동태화에 소정의 역할을 할 것이라는 예상대로, Si 나노와이어의 PVP 층 내로의 부분적인 함침이 관찰되었고, 그 함침 깊이는 약 50%이었다(도 15(a)). 제조한 멀티-Si 나노와이어 FET의 평면도를 도 15(b)에 나타내었고, 23개의 브릿지된 Si 나노와이어들의 직경을 측정하였으며, 그 합은 3.37㎛이었다. 이들 Si 나노와이어에 대한 분석 결과를 도 16에 나타내었다. Si 나노와이어의 직경 분포로부터, 도 13의 조절의 유효성을 확인할 수 있었다.
The controlled monolayer on PDMS was transferred onto a poly-4-vinylphenol (PVP) coated (200 nm) SiO 2 / concentrated doped Si substrate, as shown in FIG. 14, a 4 μm tungsten wire stencil shadow. Electrodes were formed using thermal evaporation of 150 nm Au as a mask. PVP, which acts as a gate dielectric layer, was used not only as a polymer adhesive but also as a partial passivation material. Transfer printing of the PVP solution (5 wt%) containing the crosslinker, poly- (melamine-co-formaldehyde) (PMCF), in a propylene glycol monomethyl ether acetate (PGMEA) using a spin coater, was carried out at a suitable pressure. decal printing). As anticipated to play a role in surface passivation of Si nanowires from various contaminants, partial impregnation of Si nanowires was observed into the PVP layer, and the impregnation depth was about 50% (FIG. 15 (a)). . The plan view of the prepared multi-Si nanowire FET is shown in Figure 15 (b), the diameter of the 23 bridged Si nanowires were measured, the sum was 3.37㎛. The analysis results for these Si nanowires are shown in FIG. 16. From the diameter distribution of Si nanowire, the effectiveness of the control of FIG. 13 was confirmed.

한편, 도 17(a)는 Si 나노와이어 FET의 출력 특성(Ids-Vds)을 게이트 전압의 함수로서 보여준다. 출력 특성은 Au와 p-타입의 Si 나노와이어 사이에 뛰어난 Ohmic 전기적 접속이 이루어졌음을 나타낸다. -1.2V에서의 상기 소자의 트랜스퍼 특성은 도 17(b)에 도시한 것과 같이, p-채널 금속 산화물 반도체의 특성이었다. 105의 on/off 드레인 전류 비가 얻어졌는데, sub-threshold 기울기는 2.09V/decade이었고, 임계 전압(Vth)은 -2.7V이었다. 상기 소자의 선형 전계 효과 이동도(μeff)는 μeff = L/(W×Cd×Vds)×gm으로서 계산하였는데, L은 소자의 채널 길이, W는 소자의 채널 폭, Cd는 게이트 유전체의 단위 면적당 커패시턴스, gm은 트랜스컨덕턴스이다. Cd는 11.5 nF/cm2이었고, 이동도 μeff는 51.4 cm2/V·s이었다.
Meanwhile, FIG. 17 (a) shows the output characteristics (I ds -V ds ) of the Si nanowire FETs as a function of gate voltage. The output characteristics indicate excellent Ohmic electrical connection between Au and p-type Si nanowires. The transfer characteristic of the device at -1.2 V was that of the p-channel metal oxide semiconductor, as shown in Fig. 17B. An on / off drain current ratio of 10 5 was obtained with a sub-threshold slope of 2.09 V / decade and a threshold voltage (V th ) of -2.7 V. The linear field effect mobility (μ eff ) of the device is μ eff = L / (W × C d × V ds ) × g m , where L is the channel length of the device, W is the channel width of the device, C d is the capacitance per unit area of the gate dielectric, and g m is the transconductance. C d was 11.5 nF / cm 2 and mobility μ eff was 51.4 cm 2 / V · s.

이상의 설명을 요약하면, 본 발명에 따르면 추가의 작용 또는 처리 없이 또 계면활성제와 같은 화학물질을 사용하지 않고도 나노와이어로 이루어진 2차원의 조밀 적층된 모노레이어를 형성하기 위한 간단하고도 빠른 순수 자가 조립 방법이 제공된다. 또한, 본 발명의 방법을 이용하여 고성능(이동도가 상기 예에서와 같이 수십 정도이면, 기존의 비정질 실리콘 소자보다 그 성능이 월등하다고 평가할 수 있다)의 멀티-Si 나노와이어 FET를 제조할 수 있다는 것을 확인하였다. IPA를 수용액 내로 적하시키는 혼화가능한 프로세스와 관련된 2차원 조밀 적층 모노레이어의 형성에는 전개, 포집 및 2차원 조밀 적층이라는 메커니즘이 작용한다. Si 나노와이어의 농도 및 염산 수용액 대 IPA의 초기 부피비는 상기 모노레이어를 형성하는데 변수이다. Si 나노와이어의 농도가 증가하면, IPA와 수용액의 혼화 과정 중에, 공기와 염산 수용액 사이에서 Si 나노와이어를 포집할 가능성이 증대된다. 모노레이어 형성을 위한 초기 염산 수용액의 하한은 65%이었고, 순수 염산 수용액은 가장 효과적인 조건이었다. 다양한 표면 장력 조건에서, 액체 상에 Si 나노와이어를 포집하는 것과 관련된 포텐셜 우물의 이론적 모델링으로부터의 결과에 기초하여, 신뢰할만한 포집과 관련하여 액체의 임계 표면 장력이 존재한다는 것을 발견하였다. 부유 Si 나노와이어 모노레이어를 성공적으로 형성한 후에, PVP 유전체 층 상에의 전사 프린팅을 준비하기 위하여, 상기 모노레이어를 평탄한 PDMS 상에 이전하였다. Si 나노와이어 FET를 제조하기 전에, 깨끗이 처리한 평탄한 PDMS 블록과의 반복 가능한 등각 접촉 방법을 이용하여 상기 제조한 대로의 조밀 적층된 모노레이어를 조절 처리하여 Si 나노와이어의 직경 분포를 가능한 한 균일화하였다. 마지막으로, 상기와 같이 제조한 모노레이어를 이용하여, 51.4 cm2/V·s의 μeff, 105의 on/off 드레인 전류비, -2.7V의 Vth를 갖는, 23개의 브릿지가 형성된 Si 나노와이어 FET를 제조할 수 있었다.
In summary, according to the present invention, simple and fast pure self-assembly for forming two-dimensional, densely stacked monolayers of nanowires without further action or treatment and without the use of chemicals such as surfactants. A method is provided. In addition, by using the method of the present invention, multi-Si nanowire FETs of high performance (when mobility is about several tens as in the above example, can be evaluated as superior to conventional amorphous silicon devices) can be manufactured. It was confirmed. The formation of a two-dimensional dense stacked monolayer associated with a miscible process of dropping IPA into an aqueous solution has mechanisms such as development, capture and two-dimensional dense lamination. The concentration of Si nanowires and the initial volume ratio of aqueous hydrochloric acid solution to IPA are variables to form the monolayer. Increasing the concentration of Si nanowires increases the possibility of trapping Si nanowires between air and aqueous hydrochloric acid solution during the mixing of IPA and aqueous solution. The lower limit of the initial aqueous hydrochloric acid solution for monolayer formation was 65%, and the pure aqueous hydrochloric acid solution was the most effective condition. Based on the results from the theoretical modeling of the potential wells associated with trapping Si nanowires on the liquid at various surface tension conditions, it has been found that there is a critical surface tension of the liquid with respect to reliable capture. After successfully forming the floating Si nanowire monolayer, the monolayer was transferred onto flat PDMS to prepare for transcription printing on the PVP dielectric layer. Prior to fabricating the Si nanowire FETs, the densely stacked monolayers as described above were adjusted using a repeatable conformal contact method with the cleaned flat PDMS block to make the diameter distribution of the Si nanowires as uniform as possible. . Finally, using the monolayer prepared as described above, 23 bridges were formed with Si bridges having 51.4 cm 2 / V · s μeff, 10 5 on / off drain current ratio, and Vth of −2.7 V. FETs could be manufactured.

이상 본 발명을 바람직한 실시예를 참조하여 설명하였지만, 본 발명이 상기 실시예에 제한되지 않는다는 것을 이해하여야 한다. 즉 상기 실시예는 후술하는 특허청구범위 내에서 다양하게 변형 및 수정될 수 있다. 예컨대, 나노와이어를 담지하는 담지 매체로서 이소프로필 알코올(IPA)을 예로 들었지만, 본 발명은 그 담지 매체에 특별히 한정되지 않는다는 것을 이해하여야 한다. 예컨대, 염산 수용액과 같은 수용액과 혼화성이 있는 용매를 사용할 수 있으며, 알콜계열(메탄올, 에탄올, 프로판올, 부탄올 등)의 용액을 전달 매체로서 사용할 수 있다. 또한, 모노레이어 형성을 위한 매체로서, 염산 용액을 예로 들었지만, 다른 산 용액뿐만 아니라 중성 용액도 사용할 수 있다는 것을 이해하여야 한다. 즉 상기 실시예에서 염산과 같은 산성의 수용액을 사용한 것은, 그 수용액 표면에 형성되는 모노레이어를 이용하여 궁극적으로 전자 소자에 적용하게 되는데, 모노레이어를 구성하는 나노와이어가 오염되는 경우, 전자 소자의 성능에 영향을 미치게 되므로, purity 및 오염 문제를 고려하여 염산과 같은 산성의 수용액을 사용한 것이며, 오염 문제를 제어할 수 있는 환경이라면, 중성 용액도 사용할 수 있다는 것을 이해하여야 한다. 이러한 변형예 역시 모두 본 발명의 범위 내에 속하는 것이며, 따라서 본 발명은 특허청구범위 및 그 균등물에 의해서만 제한된다.Although the present invention has been described above with reference to preferred embodiments, it should be understood that the present invention is not limited to the above embodiments. That is, the embodiment may be variously modified and modified within the scope of the following claims. For example, although isopropyl alcohol (IPA) is exemplified as a supporting medium for supporting nanowires, it should be understood that the present invention is not particularly limited to the supporting medium. For example, a solvent miscible with an aqueous solution such as an aqueous hydrochloric acid solution may be used, and a solution of an alcohol series (methanol, ethanol, propanol, butanol, etc.) may be used as the delivery medium. In addition, although hydrochloric acid solution is exemplified as a medium for monolayer formation, it should be understood that neutral acid solution as well as other acid solution may be used. That is, in the above embodiment, an acidic aqueous solution such as hydrochloric acid is applied to the electronic device by using a monolayer formed on the surface of the aqueous solution. When the nanowires constituting the monolayer are contaminated, As it affects performance, it is understood that an acidic solution such as hydrochloric acid is used in consideration of purity and contamination problems, and a neutral solution may be used in an environment in which contamination problems can be controlled. All such modifications are also within the scope of the present invention, and therefore the present invention is limited only by the claims and the equivalents thereof.

Claims (17)

나노와이어들을 2차원의 박막 형태로 제조하는 방법으로서,
(a) 상기 나노와이어들을 담지하는 나노와이어 용액을 준비하는 단계와;
(b) 용기에 담겨 있고 상기 나노와이어 용액과 혼화 가능한 혼화성 용액에 상기 나노와이어 용액을 적하시켜, 상기 나노와이어들로 이루어진 조밀 적층된 모노레이어를 상기 혼화성 용액 표면 상에 형성하는 단계
를 포함하는 것을 특징으로 하는 나노와이어들을 2차원의 박막 형태로 제조하는 방법.As a method of manufacturing nanowires in the form of a two-dimensional thin film,
(a) preparing a nanowire solution supporting the nanowires;
(b) dropping the nanowire solution into a miscible solution contained in a container and miscible with the nanowire solution to form a densely stacked monolayer of the nanowires on the surface of the miscible solution.
Method of manufacturing a nanowires in the form of a two-dimensional thin film comprising a. 청구항 1에 있어서, 상기 조밀 적층된 모노레이어를 형성하는 과정은 상기 나노와이어 용액의 일부가 상기 혼화성 용액 표면 상에서 전개되는 과정과, 그 전개되는 나노와이어 용액에 담지되어 있는 나노와이어들이 공기와 상기 혼화성 용액 사이의 표면 장력에 의해 포집되는 과정과, 상기 적하된 나노와이어 용액이 증발됨에 따라 생기는 모세관 힘에 의해 포집 상태를 유지하면서 조밀 적층된 모노레이어를 형성하는 단계를 통해 형성되는 것을 특징으로 하는 나노와이어들을 2차원의 박막 형태로 제조하는 방법.The method of claim 1, wherein the forming of the densely stacked monolayer includes a process in which a portion of the nanowire solution is developed on the surface of the miscible solution, wherein the nanowires supported in the developed nanowire solution are air and the And by collecting the surface tension between the miscible solutions and forming a densely stacked monolayer while maintaining the trapped state by capillary forces generated by evaporation of the loaded nanowire solution. Method for manufacturing nanowires to form a two-dimensional thin film. 청구항 2에 있어서, 상기 조밀 적층된 모노레이어의 면적은 상기 나노와이어 용액 중 나노와이어의 농도와 상기 혼화성 용액 대 상기 나노와이어 용액의 초기 부피비에 따라 달라지는 것을 특징으로 하는 나노와이어들을 2차원의 박막 형태로 제조하는 방법.3. The two-dimensional thin film of nanowires of claim 2, wherein an area of the densely stacked monolayer is dependent on a concentration of nanowires in the nanowire solution and an initial volume ratio of the miscible solution to the nanowire solution. Method of preparation in the form. 청구항 3에 있어서, 상기 나노와이어 용액 중 나노와이어의 농도가 클수록 상기 조밀 적층된 모노레이어의 면적이 증가하는 것을 특징으로 하는 나노와이어들을 2차원의 박막 형태로 제조하는 방법.The method of claim 3, wherein the area of the densely stacked monolayer increases as the concentration of nanowires in the nanowire solution increases. 청구항 3에 있어서, 상기 나노와이어 용액에 대한 상기 혼화성 용액의 부피비가 클수록 상기 조밀 적층된 모노레이어의 면적이 증가하는 것을 특징으로 하는 나노와이어들을 2차원의 박막 형태로 제조하는 방법.The method of claim 3, wherein the area of the densely stacked monolayer increases as the volume ratio of the miscible solution to the nanowire solution increases. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서, 상기 혼화성 용액으로서 산성 용액을 사용하는 것을 특징으로 하는 나노와이어들을 2차원의 박막 형태로 제조하는 방법.The method according to any one of claims 1 to 5, wherein an acid solution is used as the miscible solution. 청구항 6에 있어서, 상기 나노와이어 용액으로서 알콜 계열의 용액을 사용하는 것을 특징으로 하는 나노와이어들을 2차원의 박막 형태로 제조하는 방법.The method of claim 6, wherein the nanowire solution is an alcohol-based solution as the nanowire solution. 청구항 7에 있어서, 상기 나노와이어 용액으로서 이소프로필 알코올(IPA)을 사용하고, 상기 산성 용액으로서 염산 수용액을 사용하는 것을 특징으로 하는 나노와이어들을 2차원의 박막 형태로 제조하는 방법.The method of claim 7, wherein isopropyl alcohol (IPA) is used as the nanowire solution, and an aqueous hydrochloric acid solution is used as the acidic solution. (1) 기판을 준비하는 단계와;
(2) 상기 기판 상에 게이트 전극을 형성하는 단계와;
(3) 상기 게이트 전극 상에 게이트 유전체 층을 형성하는 단계와;
(4) 상기 게이트 유전체 층 상에 소스 전극과 드레인 전극을 서로 연결하는 모노레이어를 형성하는 단계로서, 상기 모노레이어는,
나노와이어들을 담지하는 나노와이어 용액을 준비하는 단계와,
용기에 담겨 있고 상기 나노와이어 용액과 혼화 가능한 혼화성 용액에 상기 나노와이어 용액을 적하시켜, 상기 나노와이어들로 이루어진 조밀 적층된 모노레이어를 상기 혼화성 용액 표면 상에 형성하는 단계를 통해 형성하고,
상기 형성된 모노레이어와 표면이 소수성 처리된 모노레이어 담지체를 상기 모노레이어와 접촉시켜 상기 모노레이어를 상기 모노레이어 담지체로 전사시킨 후, 상기 모노레이어가 전사된 모노레이어 담지체를 상기 게이트 유전체 층에 접촉시켜, 상기 담지체 상의 모노레이어를 상기 게이트 유전체 층 상에 형성하는 모노레이어 형성 단계와;
(5) 상기 모노레이어 상에 소스 전극 및 드레인 전극을 형성하는 단계
를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터 제조 방법.(1) preparing a substrate;
(2) forming a gate electrode on the substrate;
(3) forming a gate dielectric layer on the gate electrode;
(4) forming a monolayer connecting the source electrode and the drain electrode to each other on the gate dielectric layer, wherein the monolayer is:
Preparing a nanowire solution supporting the nanowires,
Dropping the nanowire solution into a miscible solution contained in the container and miscible with the nanowire solution to form a dense stacked monolayer of the nanowires on the surface of the miscible solution,
The formed monolayer and the surface-hydrophobic monolayer carrier are brought into contact with the monolayer to transfer the monolayer to the monolayer carrier, and then the monolayer carrier to which the monolayer is transferred is transferred to the gate dielectric layer. Contacting to form a monolayer on the carrier on the gate dielectric layer;
(5) forming a source electrode and a drain electrode on the monolayer
Field effect transistor manufacturing method comprising a. 청구항 9에 있어서, 상기 (4)의 단계에서 상기 모노레이어가 전사된 모노레이어 담지체를 새로운 모노레이어 담지체와 1회 이상 반복하여 등각 접촉시켜, 상기 모노레이어를 구성하는 나노와이어들의 직경을 정규화한 후에, 그 담지체를 상기 게이트 유전체 층에 접촉시켜, 상기 담지체 상의 모노레이어를 상기 게이트 유전체 층 상에 형성하는 것을 특징으로 하는 전계 효과 트랜지스터 제조 방법.The method according to claim 9, wherein in step (4), the monolayer carrier to which the monolayer has been transferred is repeatedly contacted with the new monolayer carrier one or more times at least once to normalize the diameter of the nanowires constituting the monolayer. After that, the carrier is brought into contact with the gate dielectric layer to form a monolayer on the carrier on the gate dielectric layer. 청구항 10에 있어서, 상기 모노레이어 담지체는 PDMS로 이루어져 있는 것을 특징으로 하는 전계 효과 트랜지스터 제조 방법.The method of claim 10, wherein the monolayer carrier is made of PDMS. 청구항 9 내지 청구항 11 중 어느 한 항에 있어서, 상기 (4)의 단계에서 상기 조밀 적층된 모노레이어를 형성하는 과정은 상기 나노와이어 용액의 일부가 상기 혼화성 용액 표면 상에서 전개되는 과정과, 그 전개되는 나노와이어 용액에 담지되어 있는 나노와이어들이 공기와 상기 혼화성 용액 사이의 표면 장력에 의해 포집되는 과정과, 상기 적하된 나노와이어 용액이 증발됨에 따라 생기는 모세관 힘에 의해 포집 상태를 유지하면서 조밀 적층된 모노레이어를 형성하는 단계를 통해 형성되는 것을 특징으로 하는 전계 효과 트랜지스터 제조 방법.The process according to any one of claims 9 to 11, wherein the forming of the densely stacked monolayer in the step (4) comprises the process of developing a portion of the nanowire solution on the surface of the miscible solution, and the development thereof. The nanowires supported on the nanowire solution are collected by the surface tension between air and the miscible solution, and the dense lamination is maintained by capillary force generated by evaporation of the loaded nanowire solution. A method of manufacturing a field effect transistor, characterized in that formed through the step of forming a monolayer. 청구항 12에 있어서, 상기 혼화성 용액으로서 산성 용액을 사용하는 것을 특징으로 하는 전계 효과 트랜지스터 제조 방법.The method of manufacturing a field effect transistor according to claim 12, wherein an acidic solution is used as said miscible solution. 청구항 13에 있어서, 상기 나노와이어 용액으로서 알콜 계열의 용액을 사용하는 것을 특징으로 하는 전계 효과 트랜지스터 제조 방법.The method of manufacturing a field effect transistor according to claim 13, wherein an alcohol-based solution is used as the nanowire solution. 청구항 14에 있어서, 상기 나노와이어 용액으로서 이소프로필 알코올(IPA)을 사용하고, 상기 산성 용액으로서 염산 수용액을 사용하는 것을 특징으로 하는 전계 효과 트랜지스터 제조 방법.The method for manufacturing a field effect transistor according to claim 14, wherein isopropyl alcohol (IPA) is used as the nanowire solution, and an aqueous hydrochloric acid solution is used as the acidic solution. 전계 효과 트랜지스터(FET)에 있어서,
기판과,
상기 기판 상에 미리 원하는 형태로 형성된 게이트 전극과,
상기 게이트 전극 상에 형성된 게이트 유전체 층과,
상기 게이트 유전체 층 상에 형성되어 소스 전극과 드레인 전극을 서로 연결하는 모노레이어와,
상기 모노레이어 상에 형성된 소스 전극 및 드레인 전극
을 포함하고, 상기 모노레이어는 나노와이어가 조밀적층되어 이루어지고, 상기 나노와이어들이 상기 소스 및 드레인 전극을 서로 연결하고 있으며,
상기 모노레이어는, 나노와이어들을 담지하는 나노와이어 용액을 준비하는 단계와, 용기에 담겨 있고 상기 나노와이어 용액과 혼화 가능한 혼화성 용액에 상기 나노와이어 용액을 적하시켜, 상기 나노와이어들로 이루어진 조밀 적층된 모노레이어를 상기 혼화성 용액 표면 상에 형성하는 단계를 통해 형성하고, 상기 형성된 모노레이어와 표면이 소수성 처리된 모노레이어 담지체를 상기 모노레이어와 접촉시켜 상기 모노레이어를 상기 모노레이어 담지체로 전사시킨 후, 상기 모노레이어가 전사된 모노레이어 담지체를 상기 게이트 유전체 층에 접촉시켜, 상기 담지체 상의 모노레이어를 상기 게이트 유전체 층 상에 형성하는 것을 특징으로 하는 전계 효과 트랜지스터.In a field effect transistor (FET),
Substrate,
A gate electrode formed in a desired shape on the substrate in advance;
A gate dielectric layer formed on the gate electrode;
A monolayer formed on the gate dielectric layer to connect a source electrode and a drain electrode to each other;
Source and drain electrodes formed on the monolayer
The monolayer is made of a densely stacked nanowires, the nanowires are connected to the source and drain electrodes,
The monolayer comprises the steps of preparing a nanowire solution carrying nanowires, and dripping the nanowire solution into a miscible solution contained in a container and miscible with the nanowire solution to form a dense lamination of the nanowires. Forming a monolayer on the surface of the miscible solution, and transferring the monolayer to the monolayer carrier by contacting the monolayer carrier with the formed monolayer and the hydrophobic surface-treated monolayer carrier. And after the monolayer is transferred, the monolayer carrier is brought into contact with the gate dielectric layer to form a monolayer on the gate dielectric layer. 청구항 16에 있어서, 상기 게이트 유전체 층은 PVP(poly-4-vinylphenol)로 이루어져 있고, 상기 모노레이어를 구성하는 나노와이어들이 상기 게이트 유전체 층내로 부분적으로 함침되어 있는 것을 특징으로 하는 전계 효과 트랜지스터.The field effect transistor of claim 16, wherein the gate dielectric layer is made of poly-4-vinylphenol (PVP), and nanowires constituting the monolayer are partially impregnated into the gate dielectric layer.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080059891A (en) * 2006-12-26 2008-07-01 주식회사 엘지화학 Electrically conductive films by self patterned carbon nanotubes
KR20100097549A (en) * 2009-02-26 2010-09-03 전자부품연구원 Thin film si solar cell using zno nanowire and fabrication method thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080059891A (en) * 2006-12-26 2008-07-01 주식회사 엘지화학 Electrically conductive films by self patterned carbon nanotubes
KR20100097549A (en) * 2009-02-26 2010-09-03 전자부품연구원 Thin film si solar cell using zno nanowire and fabrication method thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104900728A (en) * 2015-05-29 2015-09-09 中国科学技术大学先进技术研究院 Semiconductor nano photoelectric detector, and machining apparatus and machining method thereof
CN104900728B (en) * 2015-05-29 2017-09-15 中国科学技术大学先进技术研究院 A kind of semiconductor nano photodetector and its process equipment, processing method

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