KR100443829B1 - Array Substrate of Liquid Crystal Display Device and Fabricating Method Thereof - Google Patents
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Abstract
본 발명은 2층 구조 TFT의 드레인전극과 화소전극 사이와 데이터패드와 데이터패드단자전극 사이의 접촉저항을 줄일 수 있는 액정표시소자용 어레이기판 및 그 제조방법에 관한 것이다.The present invention relates to an array substrate for a liquid crystal display device capable of reducing contact resistance between a drain electrode and a pixel electrode of a two-layer TFT and between a data pad and a data pad terminal electrode, and a manufacturing method thereof.
본 발명에 따른 액정표시소자용 어레이 기판은 기판과; 기판에 형성된 스캐닝신호가 공급되는 게이트배선과; 게이트배선과 게이트절연막을 사이에 두고 교차되며 데이터신호가 공급되는 데이터배선과; 게이트배선에 연결되는 게이트전극과; 데이터배선에 연결되며 소스전극과; 소스전극과 소정크기의 채널을 사이에 두고 서로 다른 이종의 금속들이 적층되어 형성된 드레인전극과; 드레인전극을 관통하여 드레인전극의 측면과 게이트절연막의 평면을 노출시키는 제1 드레인접촉홀과; 게이트배선, 데이터배선, 소스전극 및 드레인전극을 덮도록 형성된 보호막과; 제1 드레인접촉홀 이상의 폭으로 제1 드레인접촉홀과 대향하게 보호막을 관통하여 보호막의 측면과 제1 드레인접촉홀과 대응하는 드레인전극 에지부의 평면을 일부 노출시키는 제2 드레인접촉홀과; 제1 드레인접촉홀을 통해 드레인전극과 측면 접촉되고 제2 드레인접촉홀을 통해 드레인전극 에지부의 평면과 접촉되는 화소전극을 구비한다.An array substrate for a liquid crystal display device according to the present invention includes a substrate; A gate wiring to which a scanning signal formed on the substrate is supplied; A data line crossing the gate line and the gate insulating layer therebetween and supplied with a data signal; A gate electrode connected to the gate wiring; A source electrode connected to the data line; A drain electrode formed by stacking different kinds of metals with a source electrode and a channel having a predetermined size therebetween; A first drain contact hole penetrating the drain electrode to expose a side surface of the drain electrode and a plane of the gate insulating film; A protective film formed to cover the gate wiring, the data wiring, the source electrode and the drain electrode; A second drain contact hole penetrating the protective film opposite the first drain contact hole with a width equal to or greater than the first drain contact hole to partially expose a side surface of the protective film and a plane of the drain electrode edge portion corresponding to the first drain contact hole; And a pixel electrode in side contact with the drain electrode through the first drain contact hole and in contact with the plane of the edge portion of the drain electrode through the second drain contact hole.
Description
본 발명은 액정표시소자용 어레이기판에 관한 것으로, 특히 2층 구조 TFT의 드레인전극과 화소전극 사이와 데이터패드와 데이터패드단자전극 사이의 접촉저항을 줄일 수 있는 액정표시소자용 어레이기판 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an array substrate for a liquid crystal display device, and more particularly, to an array substrate for a liquid crystal display device capable of reducing contact resistance between a drain electrode and a pixel electrode of a two-layer TFT and between a data pad and a data pad terminal electrode. It is about a method.
통상의 액정표시소자는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정표시소자는 액정셀들이 매트릭스 형태로배열되어진 액정패널과, 이 액정패널을 구동하기 위한 구동회로를 구비하게 된다. 액정패널에는 액정셀들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 마련되게 된다. 통상, 화소전극은 하부기판 상에 액정셀별로 형성되는 반면 공통전극은 상부기판의 전면에 일체화되어 형성되게 된다. 화소전극들 각각은 스위치 소자로 사용되는 박막 트랜지스터(Thin Film Transistor; TFT)에 접속되게 된다. 화소전극은 박막 트랜지스터를 통해 공급되는 데이터신호에 따라 공통전극과 함께 액정셀을 구동하게 된다.Conventional liquid crystal display devices display an image by adjusting the light transmittance of the liquid crystal using an electric field. To this end, the liquid crystal display device includes a liquid crystal panel in which liquid crystal cells are arranged in a matrix form, and a driving circuit for driving the liquid crystal panel. The liquid crystal panel is provided with pixel electrodes and a common electrode for applying an electric field to each of the liquid crystal cells. In general, the pixel electrode is formed for each liquid crystal cell on the lower substrate, while the common electrode is integrally formed on the front surface of the upper substrate. Each of the pixel electrodes is connected to a thin film transistor (TFT) used as a switch element. The pixel electrode drives the liquid crystal cell along with the common electrode according to the data signal supplied through the thin film transistor.
도 1 및 도 2를 참조하면, 액정표시장치용 어레이 기판은 데이터라인(13)과 게이트라인(11)의 교차부에 위치하는 TFT(T)와, TFT의 드레인전극(7)에 접속되는 화소전극(23)과, 데이터라인(13) 및 게이트라인(11)에 접속되는 게이트패드부(GP) 및 데이터패드부(DP)를 구비한다.1 and 2, an array substrate for a liquid crystal display device includes a TFT (T) positioned at an intersection of the data line 13 and the gate line 11, and a pixel connected to the drain electrode 7 of the TFT. An electrode 23 and a gate pad portion GP and a data pad portion DP connected to the data line 13 and the gate line 11 are provided.
TFT(T)는 게이트라인(11)에서 돌출된 게이트전극(3), 데이터라인(13)에서 돌출된 소스전극(5) 및 드레인접촉홀(19b)을 통해 화소전극(23)에 접속된 드레인전극(10)을 구비한다. 또한, TFT(T)는 게이트전극(3)에 공급되는 게이트전압에 의해 소스전극(5)과 드레인전극(7)간에 도통채널을 형성하기 위한 반도체층들(15,17)을 더 구비한다. 이러한 TFT(T)는 게이트라인(11)으로부터의 게이트신호에 응답하여 데이터라인(13)으로부터의 데이터신호를 선택적으로 화소전극(23)에 공급한다.The TFT T is connected to the pixel electrode 23 through the gate electrode 3 protruding from the gate line 11, the source electrode 5 protruding from the data line 13, and the drain contact hole 19b. An electrode 10 is provided. In addition, the TFT T further includes semiconductor layers 15 and 17 for forming a conduction channel between the source electrode 5 and the drain electrode 7 by the gate voltage supplied to the gate electrode 3. The TFT T selectively supplies the data signal from the data line 13 to the pixel electrode 23 in response to the gate signal from the gate line 11.
화소전극(23)은 데이터라인(13)과 게이트라인(11)에 의해 분할된 셀 영역에 위치하며 광투과율이 높은 투명전도성물질로 이루어진다. 화소전극(23)은 기판 전면에 도포되는 보호층(21) 상에 형성되며, 보호층(21)에 형성된 드레인접촉홀(19b)을 통해 드레인전극(7)과 전기적으로 접속된다. 이러한 화소전극(23)은 TFT(T)를 경유하여 공급되는 데이터신호에 의해 상부기판(도시하지 않음)에 형성되는 공통 투명전극(도시하지 않음)과 전위차를 발생시키게 된다. 이 전위차에 의해 하부기판(1)과 상부기판(도시하지 않음) 사이에 위치하는 액정은 유전율이방성에 기인하여 회전하게 된다. 이렇게 회전되는 액정에 의해 광원으로부터 화소전극(23)을 경유하여 상부기판 쪽으로 투과되는 광량이 조절된다.The pixel electrode 23 is positioned in a cell region divided by the data line 13 and the gate line 11 and is made of a transparent conductive material having high light transmittance. The pixel electrode 23 is formed on the protective layer 21 applied to the entire surface of the substrate, and is electrically connected to the drain electrode 7 through the drain contact hole 19b formed in the protective layer 21. The pixel electrode 23 generates a potential difference from a common transparent electrode (not shown) formed on the upper substrate (not shown) by the data signal supplied through the TFT (T). Due to this potential difference, the liquid crystal located between the lower substrate 1 and the upper substrate (not shown) rotates due to the dielectric anisotropy. The amount of light transmitted from the light source to the upper substrate through the pixel electrode 23 is adjusted by the rotated liquid crystal.
게이트패드부(GP) 및 데이터패드부(DP)는 게이트라인(11)과 데이터라인(13) 각각의 일측단에 위치되어 구동 IC(Integrated Circuit)와 접속된다. 이 게이트패드부(GP)는 TFT를 제어하기 위한 게이트신호를 게이트라인(11)에 공급하고, 데이터패드부(DP)는 TFT를 제어하기 위한 데이터신호를 데이터라인(13)에 공급한다.The gate pad part GP and the data pad part DP are positioned at one end of each of the gate line 11 and the data line 13, and are connected to a driving IC. The gate pad part GP supplies a gate signal for controlling the TFT to the gate line 11, and the data pad part DP supplies a data signal for controlling the TFT to the data line 13.
게이트패드(25)는 게이트라인(11) 및 게이트전극(3)과 동일한 금속재료인 알루미늄(Al) 또는 구리(Cu) 등으로 형성된다. 데이터패드(27)는 데이터라인(13), 소스전극(5) 및 드레인전극(7)과 동일한 금속재료인 크롬(Cr) 또는 몰리브덴(Mo) 등으로 형성된다. 게이트패드(25)는 게이트접촉홀(19c)을 통해 게이트단자전극(28)과 전기적으로 접촉되며, 데이터패드(27)는 데이터접촉홀(19b)을 통해 데이터단자전극(29)과 전기적으로 접촉된다.The gate pad 25 is made of aluminum (Al), copper (Cu), or the like, which is the same metal material as the gate line 11 and the gate electrode 3. The data pad 27 is formed of chromium (Cr), molybdenum (Mo), or the like, which is the same metal material as the data line 13, the source electrode 5, and the drain electrode 7. The gate pad 25 is in electrical contact with the gate terminal electrode 28 through the gate contact hole 19c, and the data pad 27 is in electrical contact with the data terminal electrode 29 through the data contact hole 19b. do.
도 3a 내지 도 3e는 도 1 및 도 2에 도시된 액정표시장치의 제조방법을 단계적으로 나타내는 단면도이다.3A through 3E are cross-sectional views illustrating a method of manufacturing the LCD shown in FIGS. 1 and 2 step by step.
도 3a를 참조하면, 기판(1) 상에 게이트라인(11), 게이트패드(25) 및 게이트전극(3)이 형성된다.Referring to FIG. 3A, a gate line 11, a gate pad 25, and a gate electrode 3 are formed on the substrate 1.
게이트라인(11), 게이트패드(25) 및 게이트전극(3)은 스퍼터링(sputtering) 등의 증착방법으로 알루미늄(Al) 또는 구리(Cu) 등을 증착한 후 패터닝함으로써 형성된다.The gate line 11, the gate pad 25, and the gate electrode 3 are formed by depositing aluminum (Al), copper (Cu), or the like by a deposition method such as sputtering and then patterning the same.
도 3b를 참조하면, 게이트절연막(9) 상에 활성층(15) 및 오믹접촉층(17)이 순차적으로 형성된다.Referring to FIG. 3B, the active layer 15 and the ohmic contact layer 17 are sequentially formed on the gate insulating film 9.
게이트절연막(9)은 게이트라인(11), 게이트패드(25) 및 게이트전극(3)을 덮도록 절연물질을 PECVD(Plasma Enhanced Chemical Vapor Deposition)방식으로 기판(1)의 전면에 증착함으로써 형성된다. 활성층(15) 및 오믹접촉층(17)은 게이트절연막(9) 상에 제1 및 제2 반도체물질을 순차적으로 적층하고 패터닝함으로써 형성된다.The gate insulating film 9 is formed by depositing an insulating material on the entire surface of the substrate 1 by PECVD (Plasma Enhanced Chemical Vapor Deposition) to cover the gate line 11, the gate pad 25 and the gate electrode 3. . The active layer 15 and the ohmic contact layer 17 are formed by sequentially stacking and patterning the first and second semiconductor materials on the gate insulating film 9.
게이트절연막(9)은 질화실리콘(SiNx) 또는 산화실리콘(SiOx) 등의 절연물질로 형성된다. 활성층(15)은 제1 반도체물질인 불순물이 도핑되지 않은 비정질실리콘으로 형성된다. 또한, 오믹접촉층(17)은 제2 반도체물질인 N형 또는 P형의 불순물이 고농도로 도핑된 비정질실리콘으로 형성된다.The gate insulating film 9 is formed of an insulating material such as silicon nitride (SiNx) or silicon oxide (SiOx). The active layer 15 is formed of amorphous silicon that is not doped with an impurity that is a first semiconductor material. In addition, the ohmic contact layer 17 is formed of amorphous silicon doped with an N-type or P-type impurity as a second semiconductor material at a high concentration.
도 3c를 참조하면, 게이트절연막(9) 상에 데이터라인(13), 데이터패드(27), 소스 및 드레인전극(5,7)이 형성된다.Referring to FIG. 3C, a data line 13, a data pad 27, and source and drain electrodes 5 and 7 are formed on the gate insulating layer 9.
데이터라인(13), 데이터패드(27), 소스 및 드레인전극(5,7)은 CVD방법 또는 스퍼터링(sputtering)방법으로 금속층을 게이트절연막(19) 상에 전면 증착한 후 패터닝함으로써 형성된다. 소스 및 드레인전극(5,7)을 패터닝한 후 게이트전극(3)과대응하는 부분의 오믹접촉층(17)도 패터닝하여 활성층(15)이 노출된다. 활성층(15)에서 소스 및 드레인전극(5,7)사이의 게이트전극(3)과 대응하는 부분은 채널이 된다.The data line 13, the data pad 27, the source and drain electrodes 5 and 7 are formed by depositing and patterning a metal layer on the gate insulating film 19 by the CVD method or the sputtering method. After the source and drain electrodes 5 and 7 are patterned, the ohmic contact layer 17 corresponding to the gate electrode 3 is also patterned to expose the active layer 15. The portion of the active layer 15 corresponding to the gate electrode 3 between the source and drain electrodes 5 and 7 becomes a channel.
데이터라인(13), 데이터패드(27), 소스 및 드레인전극(5,7)은 크롬(Cr) 또는 몰리브덴(Mo)등으로 형성된다.The data line 13, the data pad 27, and the source and drain electrodes 5 and 7 are formed of chromium (Cr) or molybdenum (Mo).
도 3d를 참조하면, 게이트절연층(9)상에 보호층(21)이 형성된다.Referring to FIG. 3D, a protective layer 21 is formed on the gate insulating layer 9.
보호층(21)은 게이트절연막(9) 상에 절연물질을 증착한 후 패터닝함으로써 형성된다. 이 보호층(21)을 관통하여 데이터패드(27) 및 드레인전극(7)이 노출되는 데이터패드접촉홀(19a) 및 드레인접촉홀(19b)과, 보호층(21) 및 게이트절연막(9)을 관통하여 게이트패드(25)가 노출되는 게이트패드접촉홀(19c)이 형성된다.The protective layer 21 is formed by depositing an insulating material on the gate insulating film 9 and then patterning the insulating material. The data pad contact hole 19a and the drain contact hole 19b through which the data pad 27 and the drain electrode 7 are exposed, and the protective layer 21 and the gate insulating film 9 penetrate through the protective layer 21. A gate pad contact hole 19c through which the gate pad 25 is exposed is formed.
보호층(21)은 질화실리콘(SiNx), 산화실리콘(SiOx) 등의 무기절연물질 또는 아크릴계(acryl)유기화합물, 테프론(Teflon), BCB(benzocyclobutene), 사이토프 (cytop)또는 PFCB(perfluorocyclobutane) 등의 유전상수가 작은 유기절연물로 형성된다.The protective layer 21 may be an inorganic insulating material such as silicon nitride (SiNx) or silicon oxide (SiOx), or an acryl organic compound, Teflon, BCB (benzocyclobutene), cytotop, or perfluorocyclobutane (PFCB). It is formed of an organic insulator having a low dielectric constant.
도 3e를 참조하면, 보호층(21)상에 화소전극(23), 게이트패드단자전극(28) 및 데이터패드단자전극(29)이 형성된다.Referring to FIG. 3E, the pixel electrode 23, the gate pad terminal electrode 28, and the data pad terminal electrode 29 are formed on the protective layer 21.
화소전극(23), 게이트패드단자전극(28) 및 데이터패드단자전극(29)은 보호층(21)상에 투명전도성물질을 증착한 후 패터닝함으로써 형성된다.The pixel electrode 23, the gate pad terminal electrode 28, and the data pad terminal electrode 29 are formed by depositing a transparent conductive material on the protective layer 21 and then patterning the transparent conductive material.
화소전극(23)은 드레인접촉홀(19b)을 통해 드레인전극(7)과 전기적으로 접촉된다. 게이트패드단자전극(28)은 게이트패드접촉홀(19c)을 통해 게이트패드(25)와 전기적으로 접촉된다. 데이터패드단자전극(29)은 데이터패드접촉홀(19a)을 통해 데이터패드(27)와 전기적으로 접촉된다.The pixel electrode 23 is in electrical contact with the drain electrode 7 through the drain contact hole 19b. The gate pad terminal electrode 28 is in electrical contact with the gate pad 25 through the gate pad contact hole 19c. The data pad terminal electrode 29 is in electrical contact with the data pad 27 through the data pad contact hole 19a.
화소전극(23), 게이트패드단자전극(28) 및 데이터패드단자전극(29)은 인듐-틴-옥사이드(Indium-Tin-Oxide : 이하 "ITO"라 함), 인듐-징크-옥사이드(Indium-Zinc-Oxide : 이하 "IZO"라 함) 또는 인듐-틴-징크-옥사이드(Indium-Tin-Zinc-Oxide : 이하 "ITZO"라 함)중 어느 하나로 형성된다.The pixel electrode 23, the gate pad terminal electrode 28, and the data pad terminal electrode 29 are indium-tin-oxide (hereinafter, referred to as "ITO"), indium-zinc-oxide (Indium- Zinc-Oxide (hereinafter referred to as "IZO") or Indium-Tin-Zinc-Oxide (hereinafter referred to as "ITZO").
이러한 종래 액정표시소자의 데이터금속층으로는 크롬(Cr) 또는 몰리브덴(Mo)등으로 형성되는 단층막이 주로 사용되었다. 데이터금속층은 액정표시소자가 고정세 되어갈수록 제1 금속층(6a)/제2 금속층(6b)/제3 금속층(6c)의 3층 구조로 형성되는 추세에 있다. 제1 및 제3 금속층(6a,6c)은 주로 몰리브덴(Mo)으로 형성되며, 제2 금속층(6b)은 알루미늄(Al) 또는 알루미늄 합금으로 형성된다.As a data metal layer of such a conventional liquid crystal display device, a single layer film made of chromium (Cr) or molybdenum (Mo) is mainly used. The data metal layer has a tendency to be formed in a three-layer structure of the first metal layer 6a / the second metal layer 6b / the third metal layer 6c as the liquid crystal display device becomes more precise. The first and third metal layers 6a and 6c are mainly formed of molybdenum (Mo), and the second metal layer 6b is formed of aluminum (Al) or an aluminum alloy.
이러한 3층 구조의 금속층 패터닝시 습식식각방식을 사용하면 식각액내에서 제1 및 제3 금속층(6a,6c)과 제2 금속층(6b)의 전극준위차이(electrode potential)로 제1 및 제3 금속층(6a,6c)이 제2 금속층(6b)보다 이온화하는 경향이 크다. 즉, 제1 및 제3 금속층(6a,6c)은 제2 금속층(6b)에 의해 산화되고, 제2 금속층(6b)은 제1 및 제3 금속층(6a,6c)에 의해 환원된다.When wet etching is used to pattern the three-layer metal layer, the first and third metal layers may be used as electrode potentials of the first and third metal layers 6a and 6c and the second metal layer 6b in the etching solution. (6a, 6c) tends to ionize than the second metal layer 6b. That is, the first and third metal layers 6a and 6c are oxidized by the second metal layer 6b and the second metal layer 6b is reduced by the first and third metal layers 6a and 6c.
이로 인해 제1 및 제3 금속층(6a 및 6c)은 도 4에 도시된 바와 같이 제2 금속층(6b)보다 언더컷(undercut)이 되어 그 다음에 보호층(21)을 증착하면 활성층(15)과 반응성이 좋은 제2 금속층(6b)이 내려앉게 된다. 활성층(15)과 제2 금속층(6b)이 접촉이 발생하므로 누설전류는 상승하게 된다. 또한, 3층 구조로 형성되는 데이터금속층의 식각공정이 3스텝으로 이루어지게 되므로 공정불량 및 제조원가가 상승되는 문제점이 있다.As a result, the first and third metal layers 6a and 6c are undercut than the second metal layer 6b as shown in FIG. 4, and then the protective layer 21 is deposited to form the active layer 15. The second metal layer 6b having good reactivity is settled down. Since the contact between the active layer 15 and the second metal layer 6b occurs, the leakage current increases. In addition, since the etching process of the data metal layer having a three-layer structure is performed in three steps, there is a problem in that a process defect and a manufacturing cost are increased.
이러한 문제점을 해결하기 위해 도 5에 도시된 바와 같이 소스 및 드레인전극은 제1 금속층(6a)/제2 금속층(6b)의 2층 구조로 형성된다. 제1 금속층은 (6a)은 알루미늄(Al) 또는 알루미늄 합금으로 형성되며, 제2 금속층(6b)은 몰리브덴(Mo)으로 형성된다.To solve this problem, as illustrated in FIG. 5, the source and drain electrodes are formed in a two-layer structure of the first metal layer 6a / the second metal layer 6b. The first metal layer 6a is made of aluminum (Al) or an aluminum alloy, and the second metal layer 6b is made of molybdenum (Mo).
이 2층 구조의 데이터금속층으로 이루어진 액정표시소자의 제조공정은 기판세정과, 기판 패터닝, 배향막형성, 어닐링공정, 기판합착/액정주입 및 실장공정으로 나뉘어진다. 이 중에서 보호막패터닝공정, 어닐링공정, 배향막공정 및 실(seal)소성공정 등은 약 200℃이상의 온도에서 형성된다. 이로 인해 약 200℃정도의 열을 받으면 2층 구조의 데이터금속층 중 알루미늄을 포함하는 제1 금속층(6a)이 녹아 활성층(15) 속으로 침투, 확산 및 스파크 현상 등이 발생하게 된다. 즉, 활성층(15)과 제1 금속층(6a)이 접촉하게 되면 누설전류의 상승 등 TFT특성저하 및 불량이 발생하는 단점이 있다.The manufacturing process of the liquid crystal display device composed of the data metal layer of this two-layer structure is divided into substrate cleaning, substrate patterning, alignment film formation, annealing process, substrate bonding / liquid crystal injection, and mounting process. Among these, the protective film patterning step, the annealing step, the alignment film step, and the seal firing step are formed at a temperature of about 200 ° C or more. As a result, when the heat is about 200 ° C., the first metal layer 6a including aluminum is melted in the data metal layer having the two-layer structure to penetrate, diffuse, and spark the active layer 15. That is, when the active layer 15 and the first metal layer 6a are in contact with each other, there is a disadvantage in that TFT characteristics decrease and defects occur such as an increase in leakage current.
이러한 누설전류를 작게 하기 위해 데이터금속층을 제2 금속층(6b)/제1 금속층(6a)으로 형성될 수 있다. 이 경우, 몰리브덴을 포함하는 제2 금속층(6b)과 활성층(15)이 접촉하므로 누설전류는 억제되지만 알루미늄을 포함하는 제1 금속층(6b)과 화소전극(22)이 접촉하므로 접촉저항이 커지는 단점이 있다.In order to reduce the leakage current, the data metal layer may be formed of the second metal layer 6b / the first metal layer 6a. In this case, since the leakage current is suppressed because the second metal layer 6b including molybdenum and the active layer 15 are in contact with each other, the contact resistance is increased because the first metal layer 6b including aluminum is in contact with the pixel electrode 22. There is this.
따라서, 본 발명의 목적은 2층 구조 TFT의 드레인전극과 화소전극 사이와 데이터패드와 데이터패드단자전극 사이의 접촉저항을 줄일 수 있는 액정표시소자용 어레이기판 및 그 제조방법을 제공하는 데 있다.Accordingly, an object of the present invention is to provide an array substrate for a liquid crystal display device and a method of manufacturing the same, which can reduce contact resistance between a drain electrode and a pixel electrode of a two-layer TFT and between a data pad and a data pad terminal electrode.
도 1은 종래의 액정표시소자용 어레이 기판을 나타내는 평면도.1 is a plan view showing a conventional array substrate for a liquid crystal display device.
도 2는 도 1에서 선 "A-A'"를 따라 절취한 액정표시소자용 어레이 기판을 나타내는 단면도.FIG. 2 is a cross-sectional view illustrating an array substrate for a liquid crystal display element taken along a line "A-A '" in FIG.
도 3a 내지 도 3e는 도 2에 도시된 액정표시소자용 어레이 기판의 제조방법을 단계적으로 나타내는 단면도.3A to 3E are cross-sectional views illustrating a method of manufacturing an array substrate for a liquid crystal display device illustrated in FIG. 2.
도 4는 종래의 3층 구조로 이루어진 데이터금속층의 과식각되어진 상태를 나타내는 단면도.4 is a cross-sectional view showing an overetched state of a data metal layer having a conventional three-layer structure.
도 5는 종래의 2층 구조의 소스 및 드레인전극으로 이루어진 박막트랜지스터의 액정표시소자용 어레이 기판을 나타내는 단면도.5 is a cross-sectional view showing an array substrate for a liquid crystal display device of a thin film transistor including a source and a drain electrode of a conventional two-layer structure.
도 6은 본 발명의 실시 예에 따른 액정표시소자용 어레이 기판을 나타내는 평면도.6 is a plan view illustrating an array substrate for a liquid crystal display device according to an exemplary embodiment of the present invention.
도 7은 도 6에서 선 "B-B'"를 따라 절취한 액정표시소자용 어레이 기판을 나타내는 단면도.FIG. 7 is a cross-sectional view illustrating an array substrate for a liquid crystal display element taken along a line "B-B '" in FIG.
도 8a 내지 도 8e는 도 7에 도시된 액정표시소자용 어레이 기판의 제조방법을 단계적으로 나타내는 단면도.8A through 8E are cross-sectional views illustrating a method of manufacturing an array substrate for a liquid crystal display device illustrated in FIG. 7.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
1,31 : 기판 3,33: 게이트전극1,31 substrate 3,33 gate electrode
5,35 : 소스전극 7,37: 드레인전극5,35 source electrode 7,37 drain electrode
9,39 : 게이트절연막 11,41 : 게이트라인9,39 gate insulating film 11,41 gate line
13,43 : 데이터라인 15,45 : 활성층13,43: data line 15,45: active layer
17,47 : 오믹접촉층 19,49,61 : 접촉홀17,47: ohmic contact layer 19,49,61: contact hole
21,51 : 보호층 23,53 : 화소전극21,51: protective layer 23,53: pixel electrode
25,55 : 게이트패드 27,57 : 데이터패드25,55: Gate pad 27,57: Data pad
28,58 : 게이트패드단자전극 29,59 : 데이터패드단자전극28,58: gate pad terminal electrode 29,59: data pad terminal electrode
상기 목적을 달성하기 위하여, 본 발명에 따른 액정표시소자용 어레이기판은 기판과; 상기 기판에 형성된 스캐닝신호가 공급되는 게이트배선과; 상기 게이트배선과 게이트절연막을 사이에 두고 교차되며 데이터신호가 공급되는 데이터배선과; 상기 게이트배선에 연결되는 게이트전극과; 상기 데이터배선에 연결되며 소스전극과; 상기 소스전극과 소정크기의 채널을 사이에 두고 서로 다른 이종의 금속들이 적층되어 형성된 드레인전극과; 상기 드레인전극을 관통하여 상기 드레인전극의 측면과 게이트절연막의 평면을 노출시키는 제1 드레인접촉홀과; 상기 게이트배선, 데이터배선, 소스전극 및 드레인전극을 덮도록 형성된 보호막과; 상기 제1 드레인접촉홀 이상의 폭으로 상기 제1 드레인접촉홀과 대향하게 상기 보호막을 관통하여 상기 보호막의 측면과 상기 제1 드레인접촉홀과 대응하는 상기 드레인전극 에지부의 평면을 일부 노출시키는 제2 드레인접촉홀과; 상기 제1 드레인접촉홀을 통해 상기 드레인전극과 측면 접촉되고 상기 제2 드레인접촉홀을 통해 상기 드레인전극 에지부의 평면과 접촉되는 화소전극을 구비한다.In order to achieve the above object, an array substrate for a liquid crystal display device according to the present invention comprises a substrate; A gate wiring to which a scanning signal formed on the substrate is supplied; A data line crossing the gate line and a gate insulating layer interposed therebetween and supplied with a data signal; A gate electrode connected to the gate wiring; A source electrode connected to the data line; A drain electrode formed by stacking different kinds of metals between the source electrode and a channel having a predetermined size therebetween; A first drain contact hole penetrating the drain electrode to expose a side surface of the drain electrode and a plane of the gate insulating film; A protective film formed to cover the gate wiring, the data wiring, the source electrode and the drain electrode; A second drain having a width greater than or equal to the first drain contact hole and penetrating the passivation layer to face the first drain contact hole and partially exposing a side surface of the passivation layer and a plane of the drain electrode edge portion corresponding to the first drain contact hole; Contact holes; And a pixel electrode in side contact with the drain electrode through the first drain contact hole and in contact with a plane of the edge portion of the drain electrode through the second drain contact hole.
상기 액정표시소자용 어레이기판은 상기 데이터배선의 일단에 상기 드레인전극과 동일한 금속으로 형성되는 데이터패드와; 상기 데이터패드를 관통하여 상기 데이터 패드의 측면과 상기 게이트절연막의 평면을 노출시키는 제1 데이터접촉홀과; 상기 제1 데이터접촉홀과 대향하게 상기 보호막을 관통하여 상기 보호막의 측면과 상기 제1 데이터접촉홀과 대응하는 상기 데이터패드 에지부의 평면을 노출시키는 제2 데이터접촉홀과; 상기 제1 및 제2 데이터접촉홀을 통해 상기 데이터패드의 측면 및 상기 데이터패드 에지부의 평면과 접촉되는 데이터패드단자전극을 구비한다.The liquid crystal display device array substrate may include: a data pad formed at one end of the data line by the same metal as the drain electrode; A first data contact hole penetrating the data pad to expose a side surface of the data pad and a plane of the gate insulating layer; A second data contact hole penetrating the passivation layer facing the first data contact hole to expose a side surface of the passivation layer and a plane of the data pad edge portion corresponding to the first data contact hole; And a data pad terminal electrode contacting a side surface of the data pad and a plane of the data pad edge portion through the first and second data contact holes.
상기 서로 다른 이종의 금속들은 몰리브덴(Mo), 크롬(Cr), 탄탈(Ta), 텅스텐(W) 및 티타늄(Ti) 중 어느 하나의 금속을 포함하는 제1 금속층과, 제1 금속층 상에 형성되는 알루미늄(Al) 및 알루미늄 합금 중 어느 하나를 포함하는 제2 금속층으로 형성된다.The different dissimilar metals may be formed on a first metal layer including any one of molybdenum (Mo), chromium (Cr), tantalum (Ta), tungsten (W), and titanium (Ti) and on the first metal layer. It is formed of a second metal layer containing any one of aluminum (Al) and aluminum alloy.
상기 제2 데이터접촉홀은 제1 데이터접촉홀의 폭보다 같거나 크게 형성된다.The second data contact hole is formed to be equal to or larger than the width of the first data contact hole.
상기 목적을 달성하기 위한 본 발명에 따른 액정표시소자용 어레이기판의 제조방법은 기판 상에 게이트전극 및 게이트배선을 형성하는 단계와; 상기 기판 상에 상기 게이트전극 및 게이트배선을 덮도록 게이트절연막을 형성하는 단계와; 상기 게이트절연막 상에 상기 게이트전극과 대응하게 반도체층을 형성하는 단계와; 상기 게이트절연막 상에 서로 다른 이종의 금속들로 데이터배선, 소스전극 및 드레인전극을 형성하는 단계와; 상기 소스전극 및 드레인전극 형성과 동시에 상기 드레인전극을 관통하여 상기 드레인전극의 측면과 상기 게이트절연막의 평면을 노출시키는 제1 드레인접촉홀을 형성하는 단계와; 상기 데이터 배선, 소스전극 및 드레인전극이 형성된 상기 게이트절연막 상에 보호막을 형성하는 단계와; 상기 제1 드레인접촉홀 이상의 폭으로 상기 제1 드레인접촉홀과 대향하게 상기 보호막을 관통하여 상기 보호막의 측면과 상기 제1 드레인접촉홀과 대응하는 상기 드레인전극 에지부의 평면을 일부 노출시키는 제2 드레인접촉홀을 형성하는 단계와; 상기 제1 드레인접촉홀을 통해 노출된 상기 드레인전극의 측면과 상기 제2 드레인접촉홀을 통해 노출된 상기 드레인전극 에지부의 평면과 접촉하는 화소전극을 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing an array substrate for a liquid crystal display device, the method including: forming a gate electrode and a gate wiring on the substrate; Forming a gate insulating film on the substrate to cover the gate electrode and the gate wiring; Forming a semiconductor layer on the gate insulating layer to correspond to the gate electrode; Forming a data line, a source electrode, and a drain electrode on different types of metals on the gate insulating layer; Forming a first drain contact hole through the drain electrode at the same time as forming the source electrode and the drain electrode to expose a side surface of the drain electrode and a plane of the gate insulating film; Forming a protective film on the gate insulating film on which the data line, the source electrode and the drain electrode are formed; A second drain having a width greater than or equal to the first drain contact hole and penetrating the passivation layer to face the first drain contact hole and partially exposing a side surface of the passivation layer and a plane of the drain electrode edge portion corresponding to the first drain contact hole; Forming a contact hole; Forming a pixel electrode in contact with a side surface of the drain electrode exposed through the first drain contact hole and a plane of the edge portion of the drain electrode exposed through the second drain contact hole.
상기 액정표시소자용 어레이기판의 제조방법은 상기 데이터배선의 일단에 상기 드레인전극과 동일한 금속으로 상기 데이터패드를 형성하는 단계와; 상기 데이터패드 형성과 동시에 상기 데이터패드를 관통하는 제1 데이터접촉홀을 형성하는 단계와; 상기 제1 데이터접촉홀과 대향되게 상기 보호막을 관통하여 상기 제1 데이터 접촉홀과 대응하는 상기 데이터패드 에지부의 평면을 일부 노출시키는 제2 데이터접촉홀을 형성하는 단계와; 상기 제1 및 제2 데이터접촉홀을 통해 상기 데이터패드의 측면 및 상기 데이터 패드 에지부의 평면과 접촉되는 데이터패드단자전극을 형성하는 단계를 포함한다.The method of manufacturing an array substrate for a liquid crystal display device may include forming the data pad on one end of the data line by using the same metal as the drain electrode; Forming a first data contact hole penetrating the data pad at the same time as the data pad is formed; Forming a second data contact hole penetrating the passivation layer so as to face the first data contact hole and partially exposing a plane of the data pad edge portion corresponding to the first data contact hole; And forming a data pad terminal electrode in contact with a side surface of the data pad and a plane of the data pad edge portion through the first and second data contact holes.
상기 서로 다른 이종의 금속들은 몰리브덴(Mo), 크롬(Cr), 탄탈(Ta), 텅스텐(W) 및 티타늄(Ti) 중 어느 하나의 금속을 포함하는 제1 금속층과, 제1 금속층 상에 형성되는 알루미늄(Al) 및 알루미늄 합금 중 어느 하나를 포함하는 제2 금속층으로 형성된다.The different dissimilar metals may be formed on a first metal layer including any one of molybdenum (Mo), chromium (Cr), tantalum (Ta), tungsten (W), and titanium (Ti) and on the first metal layer. It is formed of a second metal layer containing any one of aluminum (Al) and aluminum alloy.
상기 제2 데이터접촉홀은 제1 데이터접촉홀의 폭보다 같거나 크게 형성된다.The second data contact hole is formed to be equal to or larger than the width of the first data contact hole.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 설명 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention in addition to the above object will become apparent from the description of the accompanying examples.
이하, 도 6 내지 도 8e를 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 6 to 8E.
도 6 및 도 7을 참조하면, 본 발명에 따른 액정표시소자용 어레이기판은 데이터라인(43)과 게이트라인(41)의 교차부에 위치하는 TFT(T)와, TFT(T)의 드레인전극(37)에 접속된 화소전극(53)과, 데이터라인(43) 및 게이트라인(41)에 각각 접속되는 게이트패드부(GP) 및 데이터패드부(DP)를 구비한다.6 and 7, an array substrate for a liquid crystal display device according to the present invention includes a TFT (T) positioned at an intersection of a data line 43 and a gate line 41, and a drain electrode of the TFT (T). A pixel electrode 53 connected to 37, a gate pad portion GP and a data pad portion DP connected to the data line 43 and the gate line 41, respectively.
TFT(T)는 게이트라인(41)에서 돌출된 게이트전극(33), 데이터라인(43)에서 돌출된 소스전극(35)과 제1 및 제2 드레인접촉홀(49b,61b)을 통해 화소전극(53)에 접속된 드레인전극(37)을 구비한다. 또한, TFT(T)는 게이트전극(33)과 소스 및 드레인 전극(35,37)간의 절연을 위한 게이트절연막(39)과, 게이트전극(33)에 공급되는 게이트전압에 의해 소스전극(35)과 드레인전극(37)간에 도통채널을 형성하기 위한 반도체층(45,47)을 더 구비한다. 소스 및 드레인전극(35,37)은 각각 제1 및 제2 금속층의 2층구조로 형성된다. 제1 금속층은 몰리브덴(Mo), 크롬(Cr), 텅스텐(W) 또는 티타늄(Ti) 등으로 형성되며, 제2 금속층은 알루미늄(Al) 또는 알루미늄합금 등으로 형성된다.The TFT T is a pixel electrode through the gate electrode 33 protruding from the gate line 41, the source electrode 35 protruding from the data line 43, and the first and second drain contact holes 49b and 61b. A drain electrode 37 connected to the 53 is provided. In addition, the TFT T is a gate insulating film 39 for insulating between the gate electrode 33 and the source and drain electrodes 35 and 37 and the source electrode 35 by the gate voltage supplied to the gate electrode 33. The semiconductor layers 45 and 47 are further provided for forming a conductive channel between the drain electrode 37 and the drain electrode 37. The source and drain electrodes 35 and 37 are formed in a two-layer structure of first and second metal layers, respectively. The first metal layer is formed of molybdenum (Mo), chromium (Cr), tungsten (W), titanium (Ti), or the like, and the second metal layer is formed of aluminum (Al) or an aluminum alloy.
이러한 TFT(T)는 게이트라인(41)으로부터의 게이트신호에 응답하여 데이터라인(43)으로부터 인가되는 데이터신호를 화소전극(53)으로 인가해주게 된다.The TFT T applies a data signal applied from the data line 43 to the pixel electrode 53 in response to the gate signal from the gate line 41.
화소전극(53)는 데이터라인(43)과 게이트라인(41)에 의해 분할된 셀영역에 위치하며 광투과율이 높은 투명전도성물질로 이루어진다. 화소전극(53) 및 화소전극의 컨택부(63)은 하부기판(31) 전면에 도포되는 보호막(51) 위에 형성되며, 화소전극(53)의 컨택부(63)는 게이트절연막(39)을 노출시키는 제1 및 제2 드레인접촉홀(49b, 61b)을 통해 드레인전극(37)의 측면과 전기적으로 접속된다. 이러한 화소전극(53)은 TFT(T)를 경유하여 공급되는 데이터신호에 의해 상부기판에 형성되는 공통 투명전극(도시하지 않음)과 전위차를 발생시키게 된다.The pixel electrode 53 is positioned in a cell region divided by the data line 43 and the gate line 41 and is made of a transparent conductive material having high light transmittance. The pixel electrode 53 and the contact portion 63 of the pixel electrode are formed on the passivation layer 51 applied to the entire surface of the lower substrate 31, and the contact portion 63 of the pixel electrode 53 forms the gate insulating layer 39. It is electrically connected to the side surface of the drain electrode 37 through the first and second drain contact holes 49b and 61b to be exposed. The pixel electrode 53 generates a potential difference from a common transparent electrode (not shown) formed on the upper substrate by a data signal supplied through the TFT (T).
게이트패드부(GP) 및 데이터패드부(DP)는 게이트라인(41)과 데이터라인(43) 각각의 일측단에 형성되어 구동 IC(Integrated Circuit)와 접속된다. 이 게이트패드부(GP)는 TFT를 제어하기 위한 게이트신호를 게이트라인(41)에 공급하며, 데이터패드부(DP)는 TFT를 제어하기 위한 데이터신호를 데이터라인(43)에 공급한다.The gate pad part GP and the data pad part DP are formed at one end of each of the gate line 41 and the data line 43, and are connected to a driving IC. The gate pad portion GP supplies a gate signal for controlling the TFT to the gate line 41, and the data pad portion DP supplies a data signal for controlling the TFT to the data line 43.
게이트패드(55)는 게이트라인(41) 및 게이트전극(33)와 동일한 금속재질인 알루미늄(Al) 또는 구리(Cu) 등으로 형성된다. 데이터패드(57)는 데이터라인(43), 소스 및 드레인전극(35,37)과 동일한 금속물질을 사용하며, 통상 제1 및 제2 금속층이 순차적으로 증착된 2층 구조를 가진다. 게이트패드(55)는 게이트접촉홀(62)을 통해 게이트패드단자전극(58)의 컨택부(65)와 측면으로 접촉되며, 데이터패드(57)는 제1 및 제2 데이터접촉홀(49a,61a)을 통해 데이터패드단자전극(59)의 컨택부(65)와 측면으로 접촉된다.The gate pad 55 is made of aluminum (Al), copper (Cu), or the like, which is the same metal material as the gate line 41 and the gate electrode 33. The data pad 57 uses the same metal material as the data line 43, the source and drain electrodes 35 and 37, and has a two-layer structure in which first and second metal layers are sequentially deposited. The gate pad 55 is in side contact with the contact portion 65 of the gate pad terminal electrode 58 through the gate contact hole 62, and the data pad 57 is provided with the first and second data contact holes 49a, 61a) comes into side contact with the contact portion 65 of the data pad terminal electrode 59;
제1 드레인접촉홀(49b) 및 제1 데이터접촉홀(49a)은 소스전극(35), 드레인전극(37) 및 데이터패드(57) 패터닝시에 형성되며, 제2 드레인접촉홀(61b) 및 제2 데이터접촉홀(61a)과 게이트접촉홀(62)은 보호층(51) 패터닝시에 형성된다. 제2 데이터접촉홀(61a) 및 제2 드레인접촉홀(61b)의 폭은 각각 중첩되는 제1 데이터접촉홀(49a) 및 제1 드레인접촉홀(49b)의 폭보다 크거나 같게 형성된다.The first drain contact hole 49b and the first data contact hole 49a are formed when the source electrode 35, the drain electrode 37, and the data pad 57 are patterned, and the second drain contact hole 61b and The second data contact hole 61a and the gate contact hole 62 are formed at the time of patterning the protective layer 51. The widths of the second data contact holes 61a and the second drain contact holes 61b are greater than or equal to the widths of the first data contact holes 49a and the first drain contact holes 49b that overlap each other.
도 8a 내지 도 8e는 도 6에 도시된 액정표시소자용 어레이기판의 제조방법을 나타내는 단면도이다.8A through 8E are cross-sectional views illustrating a method of manufacturing an array substrate for a liquid crystal display device shown in FIG. 6.
도 8a를 참조하면, 기판(31) 상에 게이트라인(41), 게이트패드(55), 게이트전극(33)이 형성된다.Referring to FIG. 8A, a gate line 41, a gate pad 55, and a gate electrode 33 are formed on the substrate 31.
게이트라인(41), 게이트패드(55) 및 게이트전극(33)은 스퍼터링(sputtering)등의 증착방법으로 알루미늄(Al) 또는 구리(Cu) 등을 증착한 후 패터닝함으로써 형성된다.The gate line 41, the gate pad 55, and the gate electrode 33 are formed by depositing aluminum (Al), copper (Cu), or the like by a deposition method such as sputtering and then patterning the same.
도 8b를 참조하면, 게이트절연막(39) 상에 활성층(45) 및 오믹접촉층(47)이 형성된다.Referring to FIG. 8B, an active layer 45 and an ohmic contact layer 47 are formed on the gate insulating layer 39.
게이트절연막(39)은 게이트라인(41), 게이트패드(55) 및 게이트전극(33)을덮도록 절연물질을 PECVD(Plasma Enhanced Chemical Vapor Deposition)방식으로 전면 증착하여 형성된다. 활성층(45) 및 오믹접촉층(47)은 게이트절연막(39) 상에 제1 및 제2 반도체물질들을 적층하고 패터닝함으로써 형성된다.The gate insulating layer 39 is formed by depositing an insulating material on the entire surface of the gate line 41, the gate pad 55, and the gate electrode 33 by a plasma enhanced chemical vapor deposition (PECVD) method. The active layer 45 and the ohmic contact layer 47 are formed by stacking and patterning the first and second semiconductor materials on the gate insulating layer 39.
게이트절연막(39)은 질화실리콘(SiNx) 또는 산화실리콘(SiOx) 등의 절연물질로 형성된다. 활성층(45)은 제1 반도체물질인 불순물이 도핑되지 않은 비정질실리콘으로 형성된다. 또한, 오믹접촉층(47)은 제2 반도체물질인 N형 또는 P형의 불순물이 고농도로 도핑되어진 비정질실리콘으로 형성된다.The gate insulating film 39 is made of an insulating material such as silicon nitride (SiNx) or silicon oxide (SiOx). The active layer 45 is formed of amorphous silicon that is not doped with an impurity that is a first semiconductor material. In addition, the ohmic contact layer 47 is formed of amorphous silicon in which N-type or P-type impurities, which are the second semiconductor materials, are heavily doped.
도 8c를 참조하면, 게이트절연막(39) 상에 데이터라인(43), 데이터패드(57), 소스 및 드레인전극(35,37)이 형성된다.Referring to FIG. 8C, a data line 43, a data pad 57, and source and drain electrodes 35 and 37 are formed on the gate insulating layer 39.
데이터라인(43), 데이터패드(57), 소스 및 드레인전극(35,37)은 CVD방법 또는 스퍼터링(sputtering)방법으로 제1 및 제2 금속층(36a,36b)을 순차적으로 전면 증착한 후 패터닝함으로써 형성된다. 소스 및 드레인전극(35,37)을 패터닝한 후 게이트전극(33)과 대응하는 부분의 오믹접촉층(47)도 패터닝하여 활성층(45)이 노출된다. 활성층(45)에서 소스 및 드레인전극(35,37)사이의 게이트전극(33)과 대응하는 부분은 채널이 된다. 동시에 제1 드레인접촉홀(49b)은 드레인전극(37)을 관통하여 형성된다. 또한, 제1 데이터접촉홀(49a)은 데이터패드(57)를 관통하여 형성된다.The data line 43, the data pad 57, the source and drain electrodes 35, 37 are patterned after sequentially depositing the first and second metal layers 36a and 36b by the CVD method or the sputtering method. It is formed by. After patterning the source and drain electrodes 35 and 37, the ohmic contact layer 47 corresponding to the gate electrode 33 is also patterned to expose the active layer 45. The portion of the active layer 45 corresponding to the gate electrode 33 between the source and drain electrodes 35 and 37 becomes a channel. At the same time, the first drain contact hole 49b is formed through the drain electrode 37. In addition, the first data contact hole 49a is formed through the data pad 57.
제1 금속층(36a)은 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 크롬(Cr) 또는 몰리브덴(Mo)등으로 형성되며, 제2 금속층(36b)은 알루미늄(Al) 또는 알루미늄 합금등으로 형성된다.The first metal layer 36a is formed of titanium (Ti), tantalum (Ta), tungsten (W), chromium (Cr), or molybdenum (Mo). The second metal layer 36b is made of aluminum (Al) or an aluminum alloy. And the like.
도 8d를 참조하면, 게이트절연층(39)상에 보호층(51)이 형성된다.Referring to FIG. 8D, a protective layer 51 is formed on the gate insulating layer 39.
보호층(51)은 데이터패드(57), 소스 및 드레인전극(35,37)을 덮도록 게이트절연층(39)상에 절연물질을 증착한 후 패터닝함으로써 형성된다.The protective layer 51 is formed by depositing and patterning an insulating material on the gate insulating layer 39 to cover the data pad 57, the source and drain electrodes 35 and 37.
보호층(51)에는 제2 드레인접촉홀(61b) 및 제2 데이터접촉홀(61a)과 게이트접촉홀(62)들이 형성된다. 제2 드레인접촉홀(61b) 및 제2 데이터접촉홀(61a)은 각각 중첩된 제1 드레인접촉홀(49b) 및 제2 데이터접촉홀(49a)보다 폭이 같거나 크게 형성되어 제1 드레인접촉홀(49b)과 대응하는 드레인전극(37)의 에지부와 제1 데이터접촉홀(49a)과 대응하는 데이터패드(57)의 에지부를 노출시킨다. 제2 데이터접촉홀(61a)은 제1 데이터접촉홀(49a)과 중첩되어 형성되고, 제2 드레인접촉홀(61b)은 제1 드레인접촉홀(49b)과 중첩되어 형성된다. 그리고, 게이트접촉홀(62)은 보호층(51) 및 게이트절연막(39)을 관통하여 게이트패드(55)를 노출시킨다.The second drain contact hole 61b, the second data contact hole 61a, and the gate contact hole 62 are formed in the passivation layer 51. The second drain contact hole 61b and the second data contact hole 61a are formed to have the same width or larger than the overlapping first drain contact hole 49b and the second data contact hole 49a, respectively, so that the first drain contact is made. The edge portion of the drain electrode 37 corresponding to the hole 49b and the edge portion of the data pad 57 corresponding to the first data contact hole 49a are exposed. The second data contact hole 61a is formed to overlap with the first data contact hole 49a, and the second drain contact hole 61b is formed to overlap with the first drain contact hole 49b. The gate contact hole 62 passes through the passivation layer 51 and the gate insulating layer 39 to expose the gate pad 55.
보호층(51)은 질화실리콘(SiNx), 산화실리콘(SiOx) 등의 무기절연물질 또는 아크릴계(acryl)유기화합물, 테프론(Teflon), BCB(benzocyclobutene), 사이토프 (cytop)또는 PFCB(perfluorocyclobutane) 등의 유전상수가 작은 유기절연물로 형성된다.The protective layer 51 may be an inorganic insulating material such as silicon nitride (SiNx) or silicon oxide (SiOx) or an acrylic organic compound, Teflon, BCB (benzocyclobutene), cytope, or perfluorocyclobutane (PFCB). It is formed of an organic insulator having a low dielectric constant.
도 8e를 참조하면, 보호층(51)상에 화소전극(53), 게이트패드단자전극(58) 및 데이터패드단자전극(59)이 형성된다.Referring to FIG. 8E, the pixel electrode 53, the gate pad terminal electrode 58, and the data pad terminal electrode 59 are formed on the protective layer 51.
화소전극(53), 게이트패드단자전극(58) 및 데이터패드단자전극(59)은 보호층(51)상에 투명전도성물질을 증착한 후 패터닝함으로써 형성된다.The pixel electrode 53, the gate pad terminal electrode 58, and the data pad terminal electrode 59 are formed by depositing a transparent conductive material on the protective layer 51 and then patterning the transparent conductive material.
화소전극(53)의 컨택부(63)는 제1 및 제2 드레인접촉홀(49b,61b)을 통해 드레인전극(37)의 측면과 전기적으로 접촉되며, 데이터패드단자전극(59)의 컨택부(65)는 제1 및 제2 데이터접촉홀(49a,61a)을 통해 데이터패드(57)의 측면과 전기적으로 접촉되며, 게이트패드단자전극(58)의 컨택부(67)는 게이트접촉홀(62)을 통해 게이트패드(55)와 전기적으로 접촉된다.The contact portion 63 of the pixel electrode 53 is in electrical contact with the side surface of the drain electrode 37 through the first and second drain contact holes 49b and 61b and the contact portion of the data pad terminal electrode 59. 65 is in electrical contact with the side surface of the data pad 57 through the first and second data contact holes 49a and 61a, and the contact portion 67 of the gate pad terminal electrode 58 is a gate contact hole ( 62 is in electrical contact with gate pad 55.
화소전극(53), 게이트패드단자전극(58) 및 데이터패드단자전극(59)은 투명전도성물질인 ITO, IZO, ITZO 중 어느 하나로 형성된다.The pixel electrode 53, the gate pad terminal electrode 58, and the data pad terminal electrode 59 are formed of any one of ITO, IZO, and ITZO, which are transparent conductive materials.
상술한 바와 같이, 본 발명에 따른 액정표시소자용 어레이기판 및 그 제조방법은 2층구조 TFT의 드레인전극과 데이터패드부의 데이터패드를 관통하는 제1 접촉홀과 그 위에 형성된 제1 접촉홀의 대응위치의 보호막에 형성된 제2 접촉홀을 형성한다. 이에 따라 드레인전극의 최상층 금속층과 화소전극이 측면으로 접촉함과 동시에 데이터패드의 최상층금속층과 데이터패드단자전극이 측면으로 접촉하게 되어 접촉저항을 줄일 수 있다.As described above, an array substrate for a liquid crystal display device and a method of manufacturing the same according to the present invention include a first contact hole penetrating through a drain electrode of a two-layer TFT and a data pad of a data pad portion, and a corresponding position of the first contact hole formed thereon. The second contact hole formed in the protective film of is formed. Accordingly, the uppermost metal layer of the drain electrode and the pixel electrode are in contact with the side, and the uppermost metal layer of the data pad and the data pad terminal electrode are in contact with the side, thereby reducing contact resistance.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.
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