KR101096451B1 - 반도체 패키지 - Google Patents

Abstract

본 발명에 따른 반도체 패키지는 다수의 제1 패드가 형성된 제1 기재; 상기 제1 기재의 상부에 배치되며, 상기 다수의 제1 패드에 대응되게 다수의 제2 패드가 형성된 제2 기재; 및 상기 제1 기재와 제2 기재 사이에 개재된 접착필름;을 포함하며,

상기 접착필름은, 상기 제1 기재와 제2 기재 사이에 상호 대응하는 상기 제1 패드와 제2 패드의 주위를 둘러싸는 절연댐과, 상기 절연댐으로 둘러싸인 공간 내에 충진되어 상기 제1 기재와 제2 기재 간을 물리적으로 연결함과 동시에 서로 대응하는 제1 패드와 제2 패드 간을 전기적으로 연결하는 다량의 전도성 파티클을 함유한 접착부재를 포함하는 것을 특징으로 한다.

Description

반도체 패키지{Semiconductor Package}

본 발명은 반도체 패키지에 관한 것으로, 보다 구체적으로는 조인트 신뢰성은 향상시키면서 미세 피치화에 적극적으로 대응할 수 있는 반도체 패키지에 관한 것이다.

최근, 전기/전자 제품의 고성능화로 전자기기들의 부피는 경량화되고 무게는 가벼워지는 경박 단소화의 요구에 부합하여 반도체 패키지의 박형화, 고밀도 및 고실장화가 중요한 요소로 부각되고 있다.

현재, 컴퓨터, 노트북, 모바일폰 등은 기억 용량의 증가에 따라 대용량의 램(Random Access Memory) 및 플래쉬 메모리(Flash Memory)와 같이 칩의 용량은 증대되고 있지만 반도체 패키지는 소형화되는 경향이 두드러지고 있는 상황이다.

따라서, 핵심 부품으로 사용되는 반도체 패키지의 크기는 소형화되는 경향으로 연구/개발되고 있으며, 한정된 크기의 기판에 더 많은 수의 반도체 패키지를 실장하기 위한 여러 가지 기술들이 제안 및 연구되고 있다.

이에 부흥하여 최근에는 동일한 기억 용량의 칩을 사용하면서 반도체 패키지의 크기 및 두께를 최소화할 수 있는 기술이 제안되고 있으며, 이를 일컬어 플립 칩 패키지(Flip Chip Package)라는 용어가 사용되고 있다.

이러한 플립 칩 패키지는 고밀도 패키징이 가능한 본딩 프로세스로 반도체 칩 내부 회로에서 본딩 패드의 위치를 필요에 따라 결정할 수 있기 때문에 회로 설계를 단순화시킬 수 있고, 나아가 회로배선에 의한 저항 감소로 소비 전력을 줄일 수 있는 장점이 있다.

또한, 전기적 신호의 경로가 짧아져 반도체 패키지의 동작 속도를 향상시킬 수 있는바, 전기적 특성이 우수하고, 반도체 칩의 배면이 외부로 노출되어 있어 열적 특성이 우수하다.

이러한 플립 칩 패키지는 기판과 반도체 칩 간을 솔더 페이스트나 범프 등을 이용하여 전기적으로 연결하게 되며, 솔더 페이스트나 범프를 강화하기 위해 액상의 매립제를 언더필 공정으로 채워넣게 된다.

한편, 최근에는 금속 와이어를 이용한 스택 패키지에서의 문제를 극복함과 아울러, 스택 패키지의 전기적인 특성 열화의 방지 및 소형화가 가능하도록 관통전극(through silicon via : TSV)을 이용한 스택 패키지에 대한 연구가 활발히 진행되고 있다.

상기 관통전극을 이용한 스택 패키지에 있어서, 개별 반도체 칩의 스택시 상하 반도체 칩 간의 관통전극이 맞닿는 표면으로는 접착제를 개재하고, 이를 제외한 빈 공간으로는 액상의 매립제를 언더필 공정으로 채워넣어 각 반도체 칩 간을 전기적 및 물리적으로 연결하게 된다.

최근에는, 플립 칩 패키지와 관통전극을 이용한 스택 패키지에 있어서, 접착 제와 매립제의 기능을 동시에 수행하기 위해 전도성 페이스트를 함유한 필름을 이용하는 방법에 대한 연구가 활발히 진행중에 있다.

그러나, 전술한 전도성 페이스트를 함유한 필름을 이용하는 방법의 경우, 고밀도 및 고집적화에 따라 각 패드 간의 간격이 점점 조밀해지는 미세 피치화에서는 각 패드 간이 전도성 페이스트에 의해 전기적으로 도통되는 쇼트 불량이 발생하는 문제가 발생하고 있다. 이때, 쇼트 불량의 발생을 염려하여 필름에 함유되는 전도성 페이스트의 양을 줄이다 보면, 조인트부에서의 신뢰성 저하로 본딩 불량이 발생하는 문제가 있다.

본 발명은 미세 피치에 기인한 쇼트 불량에 따른 생산 수율의 저하 문제와 본딩 신뢰성의 저하 문제를 개선할 수 있는 반도체 패키지를 제공한다.

본 발명의 제1 실시예에 따른 반도체 패키지는 다수의 제1 패드가 형성된 제1 기재; 상기 제1 기재의 상부에 배치되며, 상기 다수의 제1 패드에 대응되게 다수의 제2 패드가 형성된 제2 기재; 및 상기 제1 기재와 제2 기재 사이에 개재된 접착필름;을 포함하며,

상기 접착필름은, 상기 제1 기재와 제2 기재 사이에 상호 대응하는 상기 제1 패드와 제2 패드의 주위를 둘러싸는 절연댐과, 상기 절연댐으로 둘러싸인 공간 내에 충진되어 상기 제1 기재와 제2 기재 간을 물리적으로 연결함과 동시에 서로 대응하는 제1 패드와 제2 패드 간을 전기적으로 연결하는 다량의 전도성 파티클을 함유한 접착부재를 포함하는 것을 특징으로 한다.

상기 제1 기재는 기판이고, 상기 제2 기재는 반도체 칩인 것을 특징으로 한다. 상기 제1 기재와 제2 기재는 모두 반도체 칩인 것을 특징으로 한다.

상기 절연댐은 폴리이미드 또는 산화 실리콘으로 구성된 것을 특징으로 한다. 상기 절연댐은 상기 제1 패드 및 제2 패드의 외곽 테두리를 감싸는 매트릭스 형상으로 구성된 것을 특징으로 한다.

상기 절연댐은 상기 외곽 테두리에 배치되는 배출구를 구비한 것을 특징으로 한다.

본 발명의 제2 실시예에 따른 반도체 패키지는 다수의 제1 패드가 형성된 제1 기재; 상기 제1 기재의 상부에 배치되며, 상기 다수의 제1 패드에 대응되게 다수의 제2 패드가 형성된 제2 기재; 상기 제1 기재 및 제2 기재 중 어느 하나에 형성되며, 상기 제1 패드 및 제2 패드의 주위를 둘러싸도록 형성된 절연댐; 및 상기 제1 기재와 제2 기재 사이의 상기 절연댐으로 둘러싸인 공간 내에 충진되어 상기 제1 기재와 제2 기재 간을 물리적으로 연결함과 동시에 서로 대응하는 제1 패드와 제2 패드 간을 전기적으로 연결하는 다량의 전도성 파티클을 함유한 접착부재를 포함하는 것을 특징으로 한다.

본 발명은 조인트부의 본딩 신뢰성은 향상되면서, 미세 피치화에 적극적으로 대응하는 것이 가능한 장점으로 생산 수율을 향상시킬 수 있는 효과가 있다.

(제1 실시예)

이하, 첨부한 도면을 참조하여 본 발명의 제1 실시예에 따른 반도체 패키지에 대해 설명하도록 한다.

도 1a는 본 발명의 제1 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 도 1b는 제1 기재와 제2 기재를 접착필름으로 부착하기 전 단계를 나타낸 단면도이다.

도 1a 및 도 1b에 도시한 바와 같이, 본 발명에 따른 반도체 패키지(105)는 제1 기재(110), 제2 기재(112) 및 접착필름(140)을 포함한다.

제1 기재(110)는 기판 또는 반도체 칩일 수 있다. 상기 제2 기재(112)는 반도체 칩일 수 있다. 상기 제1 기재(110)의 상면에는 제1 패드(120)들이 더 형성될 수 있다.

또한, 상기 제1 기재(110)의 제1 패드(120)와 마주보는 상기 제2 기재(112)의 상면에는 제2 패드(122)들이 더 형성될 수 있다.

접착필름(140)은 제1 기재(110)와 제2 기재(112) 사이에 상호 대응하는 제1 패드(120)와 제2 패드(122)의 주위를 둘러싸는 절연댐(140a)을 포함한다.

또한, 접착필름(140)은 절연댐(140a)으로 둘러싸인 공간 내에 충진되어 제1 기재(110)와 제2 기재(112) 간을 물리적으로 연결함과 동시에 서로 대응하는 제1 패드(120)와 제2 패드(122) 간을 전기적으로 연결하는 다량의 전도성 파티클(160)을 함유한 접착부재(140b)를 더 포함할 수 있다.

이때, 제1 기재(110)와 제2 기재(112)의 부착은 제1 패드(120)와 제2 패드(122)의 주위를 둘러싸도록 형성된 절연댐(140a)과 다량의 전도성 파티클(160)을 함유한 접착부재(140b)를 포함하는 접착필름(140)을 제1 기재(110)와 제2 기재(112)의 사이 공간에 개재한 후, 열압착을 수행하는 것에 의해 이루어질 수 있다.

특히, 상기 절연댐(140a)의 두께는 제1 패드(120)와 제2 패드(122) 간의 접합 두께를 고려하여 형성하는 것이 바람직하다. 이때, 절연댐(140a)은 제1 기재(110) 및 제2 기재(112)에 형성된 제1 패드(120) 및 제2 패드(122)의 주위를 둘러싸며 구획화함과 동시에, 제1 기재(110)와 제2 기재(112)의 갭(gap)을 일정하게 유지시키는 스페이서의 기능을 수행할 수 있다.

전술한 구성에 있어서, 제1 기재(110)가 기판이고, 제2 기재(112)가 반도체 칩이라면, 상기 제1 패드(120)는 본드핑거이고, 제2 패드(112)는 본딩패드일 수 있다.

이때, 도면으로 상세히 제시하지는 않았지만, 제1 기재(110)의 하면에는 볼랜드(도시안함)에 대응하여 외부접속단자(도시안함)가 더 부착될 수 있다. 상기 외부접속단자는 일 예로 솔더볼일 수 있다. 또한, 상기 제2 기재(112)를 포함하는 제1 기재(110)의 일면에 봉지부재(도시안함)가 더 형성될 수 있다.

이와 다르게, 제1 기재(110)와 제2 기재(112)가 모두 반도체 칩이라면, 제1 패드(120)와 제2 패드(122)는 모두 관통전극(through silicon via: TSV)일 수 있다. 이때, 제1 기재(110)와 제2 기재(112)는 추가 기재(도시안함) 상에 부착될 수 있으며, 추가 기재는 기판일 수 있다.

도 2a는 도 1a의 어느 한 기재를 나타낸 평면도이고, 도 2b는 도 1b의 접착필름을 나타낸 평면도로, 이들을 참조하여 보다 구체적으로 설명하도록 한다.

도 2a 및 도 2b를 참조하면, 제1 기재 또는 제2 기재(110, 112)의 상면에는 다수의 제1 패드 또는 제2 패드(120, 122)가 평면상 일정한 간격을 두고 이격 배치된다. 이때, 절연댐(140a)은 일 예로 제1 패드 또는 제2 패드(120, 122)의 외측 테두리를 둘러싸는 매트릭스형으로 형성될 수 있다.

상기 절연댐(140a)은 일체형으로 형성될 수 있다. 이와 다르게, 상기 절연 댐(140a)은 분리형으로 형성될 수 있으며, 분리형일 경우, 제1 패드 또는 제2 패드(120, 122) 각각을 감싸는 형태로 제작하는 것이 바람직하다.

특히, 전술한 접착필름(140)에 있어서, 접착부재(140b)에 함유된 전도성 파티클(160)은 구리(Cu), 주석(Sn), 니켈(Ni), 알루미늄(Al) 및 금(Au) 페이스트 중 어느 하나일 수 있다.

상기 절연댐(140a)은 폴리이미드(polyimide) 및 산화실리콘(SiO₂) 중 어느 하나일 수 있다. 상기 절연댐(140a)은 접착필름(140)의 형성시, 제1 패드 또는 제2 패드(120, 122)의 설계에 따라 그 위치 및 구조가 달라질 수 있다.

따라서, 본 발명에서는 동일 평면상에 배치된 제1 패드 또는 제2 패드(120, 122)들이 절연댐(140a)에 의해 구획화된 상태이므로, 접착필름(140)을 이용하여 제1 기재와 제2 기재(110, 112)를 부착하더라도 전도성 입자(160)들이 절연댐(140a)에 의해 좌우로 인접하게 배치된 제1 패드 또는 제2 패드(120, 122)들로 이탈하는 것을 원천적으로 차단할 수 있게 된다.

그 결과, 인접한 제1 패드 또는 제2 패드(120, 122)들 간의 전기적인 도통에 따른 쇼트 불량을 미연에 방지할 수 있는 효과가 있다.

특히, 본 발명의 구성에 있어서, 접착필름(140)에 함유된 전도성 파티클(160)의 양을 증가시키더라도 인접한 위치의 제1 패드 또는 제2 패드(120, 122)들 간으로 침범하는 전도성 파티클(160)들을 절연댐(140a)이 차단하는 기능을 하는바, 상하로 배치된 제1 패드와 제2 패드(120, 122) 간의 개별 접촉은 용이하고, 좌우로 인접 배치된 제1 패드와 제2 패드(120, 122) 각각은 전기적인 절연이 용이한 구조적인 장점이 있다.

따라서, 본 발명에서는 기판과 반도체 칩, 또는 반도체 칩과 반도체 칩 간의 스택시, 접착필름에 함유된 전도성 파티클을 다량으로 삽입하더라도 절연댐에 의해 인접한 패드로의 이탈을 방지할 수 있으므로, 전도성 파티클의 함유량을 증대시킬 수 있는 장점으로 조인트부의 본딩 신뢰성을 향상시킬 수 있다.

따라서, 전술한 구성은 패드들 간의 이격 거리가 점점 짧아지는 미세 피치화에 적극적으로 대응할 수 있는 장점이 있다.

또한, 적어도 둘 이상의 기재가 스택되는 반도체 패키지에 전술한 접착필름을 적용할 경우 각 스택시 마다 활용될 수 있으므로, 더 큰 효과를 기대할 수 있다.

지금까지, 본 발명의 절연댐은 격자형의 일체형으로 형성된 것을 일 예로 도시하고 설명하였으나, 본 발명의 절연댐은 이에 한정되는 것은 아니며 다양한 구조로 설계 변경할 수 있다.

도 3은 본 발명의 제1 실시예의 변형예에 따른 접착필름을 나타낸 평면도로, 전술한 도 2a와 연계하여 설명하도록 한다.

도 2a 및 도 3에 도시한 바와 같이, 제1 기재와 제2 기재(110, 112) 간을 전기적 및 물리적으로 연결하는 접착필름(140)의 두께가 두껍게 형성될 경우, 접착필름(140)을 이용한 제1 기재 및 제2 기재(110, 112) 간의 부착시, 압력에 의해 절연댐(140a)이 붕괴될 위험의 소지가 있는바, 이에 대비하여 배출구(150)를 더 형성할 수 있다.

이때, 상기 절연댐(140a)에 구비된 배출구(150)는 제1 패드 또는 제2 패드(120, 122)들 각각의 마주보지 않는 면에 형성하는 것이 바람직하다. 즉, 상기 배출구(150)를 구비한 절연댐(140a)의 형성시, 배출구(150)는 이를 통해 빠져나갈 수 있는 전도성 파티클(160)들에 의한 쇼트 불량이 발생하지 않도록 각 패드(120, 122)들중 외곽 테두리에 배치되는 제1 또는 제2 패드(120, 122)의 일측에 구비하는 것이 바람직하다.

(제2 실시예)

도 4는 본 발명의 제2 실시예에 따른 반도체 패키지를 나타낸 단면도이다.

도시한 바와 같이, 본 발명에 따른 반도체 패키지(205)는 제1 기재(210), 제2 기재(212), 절연댐(230) 및 다량의 전도성 파티클(260)을 포함한 접착부재(240)를 포함할 수 있다.

이때, 상기 절연댐(230)은 제1 기재(210) 및 제2 기재(212) 중 어느 하나에 형성될 수 있다. 절연댐(230)은 제1 기재(210) 및 제2 기재(212)에 각각 구비된 제1 패드(220) 및 제2 패드(222)의 주위를 둘러싸도록 형성한다.

또한, 다량의 전도성 파티클(260)을 함유한 접착부재(240)는 절연댐(230)으로 둘러싸인 공간 내에 충진되어 제1 기재(210)와 제2 기재(212) 간을 물리적으로 연결함과 동시에 상호 대응하는 제1 패드(220)와 제2 패드(222) 간을 전기적으로 연결하게 된다.

즉, 본 발명의 제2 실시예는 제1 기재 또는 제2 기재에 절연댐을 형성하고, 절연댐으로 둘러싸인 내부 공간에 다량의 전도성 파티클을 함유한 접착부재를 충진 한 구조인 것에 차이가 있을 뿐, 그 밖의 구성요소는 전술한 제1 실시예와 동일한바 중복 설명은 생략하도록 한다.

이상, 여기에서는 본 발명을 특정 실시예들에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

도 1a는 본 발명의 제1 실시예에 따른 반도체 패키지를 나타낸 단면도.

도 1b는 제1 기재와 제2 기재를 접착필름으로 부착하기 전 단계를 나타낸 단면도.

도 2a는 도 1a의 어느 한 기재를 나타낸 평면도.

도 2b는 도 1b의 접착필름을 나타낸 평면도.

도 3은 본 발명의 제1 실시예의 변형예에 따른 접착필름을 나타낸 평면도.

도 4는 본 발명의 제2 실시예에 따른 반도체 패키지를 나타낸 단면도.

Claims (7)

1. 다수의 제1 패드가 형성된 제1 기재;

   상기 제1 기재의 상부에 배치되며, 상기 다수의 제1 패드에 대응되게 다수의 제2 패드가 형성된 제2 기재; 및

   상기 제1 기재와 제2 기재 사이에 개재된 접착필름;을 포함하며,

   상기 접착필름은,

   상기 제1 패드 및 제2 패드의 외곽 테두리에 배치되는 배출구를 구비하며 상기 제1 기재와 제2 기재 사이에 상호 대응하는 상기 제1 패드와 제2 패드의 주위를 둘러싸는 절연댐과, 상기 절연댐으로 둘러싸인 공간 내에 충진되어 상기 제1 기재와 제2 기재 간을 물리적으로 연결함과 동시에 서로 대응하는 제1 패드와 제2 패드 간을 전기적으로 연결하는 다량의 전도성 파티클을 함유한 접착부재;

   를 포함하는 것을 특징으로 하는 반도체 패키지.
2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.

   제 1 항에 있어서, 상기 제1 기재는 기판이고, 상기 제2 기재는 반도체 칩인 것을 특징으로 하는 반도체 패키지.
3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.

   제 1 항에 있어서, 상기 제1 기재와 제2 기재는 모두 반도체 칩인 것을 특징으로 하는 반도체 패키지.
4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.

   제 1 항에 있어서, 상기 절연댐은 폴리이미드 또는 산화 실리콘으로 구성된 것을 특징으로 하는 반도체 패키지.
5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.

   제 1 항에 있어서, 상기 절연댐은 상기 제1 패드 및 제2 패드의 외곽 테두리를 감싸는 매트릭스 형상으로 구성된 것을 특징으로 하는 반도체 패키지.
6. 삭제
7. 다수의 제1 패드가 형성된 제1 기재;

   상기 제1 기재의 상부에 배치되며, 상기 다수의 제1 패드에 대응되게 다수의 제2 패드가 형성된 제2 기재;

   상기 제1 기재 및 제2 기재 중 어느 하나에 형성되며, 상기 제1 패드 및 제2 패드의 외곽 테두리에 배치되는 배출구를 구비하고 상기 제1 패드 및 제2 패드의 주위를 둘러싸도록 형성된 절연댐; 및

   상기 제1 기재와 제2 기재 사이의 상기 절연댐으로 둘러싸인 공간 내에 충진되어 상기 제1 기재와 제2 기재 간을 물리적으로 연결함과 동시에 서로 대응하는 제1 패드와 제2 패드 간을 전기적으로 연결하는 다량의 전도성 파티클을 함유한 접착부재;

   를 포함하는 반도체 패키지.

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