KR101094285B1 - 박막트랜지스터 및 이를 포함하는 표시장치 - Google Patents
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Abstract
박막트랜지스터 및 이를 포함하는 표시장치에서, 박막트랜지스터는 기판, 기판 상부에 형성된 게이트 전극, 게이트 전극 상에 형성된 게이트 절연막, 게이트 절연막 상에 형성되는 반도체층, 상기 반도체층과 전기적으로 연결되는 소오소/드레인 전극을 포함한다. 게이트 전극의 두께는 약 500Å 내지 약 1500Å이고, 게이트 절연막의 두께는 약 1600Å 내지 약 2500Å이다. 따라서 불안정 결정 성장 영역을 포함하지 않는 다결정 실리콘층을 반도체층으로 채용하는 박막트랜지스터를 제조할 수 있다.
다결정, SLS, 게이트 전극
Description
본 발명의 실시예들은 박막트랜지스터 및 이를 갖는 표시장치에 관한 것으로, 구체적으로는 스위칭 소자로 사용되는 박막트랜지스터 및 이를 갖는 표시 장치에 관한 것이다.
유기전계발광표시장치, 액정표시장치와 같은 표시 장치는 스위칭 소자로 사용되는 적어도 하나의 트랜지스터를 포함한다. 통상 박막 트랜지스터는 반도체층, 상기 반도체층의 일측에 위치하여, 상기 반도체층을 통한 전류 흐름을 제어하는 게이트 전극 및 상기 반도체층의 양측 종단부에 각각 연결되어 상기 반도체층을 통해 일정 전류를 이동시키는 소오스 전극 및 드레인 전극을 포함한다.
한편, 상기 반도체층은 다결정 실리콘(polycrystalline silicon; poly-si) 또는 비정질 실리콘(amorphous silicon; a-si)으로 형성할 수 있으나, 상기 다결정 실리콘의 전자이동도가 비정질 실리콘의 그것보다 높아 현재는 다결정 실리콘을 주 로 적용하고 있으며, 상기 다결정 실리콘은 기판 상에 비정질 실리콘층을 형성하고 고상 결정화법(Solid Phase Crystallization : SPC), 급속열처리방법(Rapid Thermal Annealing : RTA), 금속 유도 결정화(Metal Induced Crystallization : MIC), 금속 유도 측면 결정화(Metal Induced Lateral Crystallization : MILC), 엑시머 레이저 어닐링(Excimer Laser Annealing : ELA) 결정화법 및 순차측면고상(Sequential Lateral Solidification : SLS) 결정화법 중 어느 하나를 이용하여 결정화 방법을 이용하여 다결정 실리콘으로 결정화함으로써 형성할 수 있다.
그러나, 상기 게이트 전극 상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층을 상기 엑시머 레이저 어닐링(ELA) 결정화법 또는 순차측면고상(SLS) 결정화법을 이용하여 다결정 실리콘으로 결정화하는 경우, 상기 비정질 실리콘층에 조사되는 레이저 빔의 열원이 상기 게이트 전극 방향으로 열류(Heat flow)가 발생되고, 상기 열류에 의해 상기 비정질 실리콘의 충분한 결정 성장이 이루어지지 않게 되므로, 상기 반도체층이 불안정 결정 성장 영역을 포함하는 다결정 실리콘으로 형성되어 상기 박막 트랜지스터의 구동 특성 및 신뢰성을 저하시키는 문제점이 있다.
본 발명의 실시예들은 불안정 결정 성장 영역을 포함하지 않는 다결정 실리콘층을 반도체층으로 포함하는 박막트랜지스터를 제공한다.
본 발명의 실시예들은 상기 박막트랜지스터를 포함하는 표시장치를 제공한다.
본 발명의 실시예들은 상기 표시장치의 제조방법을 제공한다.
본 발명의 실시예들에 따르면, 박막트랜지스터는 기판, 기판 상에 위치하는 게이트 전극, 게이트 전극 상에 위치하는 게이트 절연막, 게이트 절연막 상에 위치하는 반도체층, 반도체층과 전기적으로 연결되는 소오소/드레인 전극을 포함한다. 여기서 게이트 전극의 두께는 약 500Å 내지 약 1500Å이고, 게이트 절연막의 두께는 약 1600Å 내지 약 2500Å이다.
본 발명의 실시예들에 따르면, 표시장치는 제1영역 및 제2영역을 포함하는 기판, 기판의 제1영역 및 제2영역에 각각 위치하는 게이트 전극, 게이트 전극 상에 위치하는 게이트 절연막, 게이트 절연막 상에 위치하고, 기판의 제1영역 및 제2영역에 각각 위치하는 반도체층, 제1영역 및 제2영역의 반도체층과 전기적으로 연결되고, 기판의 제1영역 및 제2영역에 각각 형성되는 소오스/드레인 전극을 포함한다. 여기서 게이트 전극의 두께는 약 500Å 내지 약 1500Å이고, 게이트 절연막의 두께는 약 1600Å 내지 약 2500Å이다.
본 발명의 실시예들에 따르면, 표시장치의 제조방법이 제공된다. 우선, 제1영역 및 제2영역을 포함하는 기판을 제공한다. 기판의 제1영역 및 제2영역에 각각 게이트 전극을 형성한다. 게이트 전극 상에 게이트 절연막을 형성한다. 게이트 절연막 상에 형성되고, 기판의 제1영역 및 제2영역에 각각 반도체층을 형성한다. 반도체층 상부의 일정 영역에 형성되고, 기판의 제1영역 및 제2영역에 각각 소오스/드레인 영역을 형성한다. 제1영역 및 제2영역의 소오스/드레인 영역과 전기적으로 연결되고, 기판의 제1영역 및 제2영역에 각각 소오스/드레인 전극을 형성한다. 여기서 게이트 전극의 두께는 약 500Å 내지 약 1500Å이고, 게이트 절연막의 두께는 약 1600Å 내지 약 2500Å이다.
따라서, 본 발명의 실시예들에 따르면, 불안정 결정 성장 영역을 포함하지 않는 다결정 실리콘층을 제공할 수 있다.
또한, 본 발명의 실시예들에 따르면, 버텀 게이트형 박막트랜지스터에서 구동 특성 및 신뢰성이 저하되지 않을 수 있다.
이하, 박막트랜지스터 및 이를 포함하는 표시장치의 실시예들을 도면을 참조하여 설명한다. 도면들에 있어서, 층 및 영역의 길이, 두께 등은 편의를 위하여 과 장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a는 본 발명의 실시예들에 따른 표시장치의 평면도이고, 도 1b은 도 1a의 Ⅲ-Ⅲ 선을 따라 자른 단면도이다. 도 1a에서는 유기발광물질을 포함하는 유기발광표시장치를 예로 설명하나, 본 발명의 실시예들은 이에 제한되는 것은 아니고 액정을 채용하는 액정표시장치 등 다양한 종류의 표시장치에 채용될 수 있다.
도 1a 및 도 1b를 참조하면, 투명한 유리 또는 플라스틱 등을 포함하는 절연 기판(110) 위에 스위칭 게이트 전극(124a) 및 구동 게이트 전극(124b)이 형성되어 있다.
스위칭 게이트 전극(124a) 및 구동 게이트 전극(124b)은 서로 분리되어 있으며 각각 섬형이다. 스위칭 게이트 전극(124a) 및 구동 게이트 전극(124b)은 Mo, W, MoW, AlNd, Ti, Cu, Cu 합금, Al, Al 합금, Ag 및 Ag 합금 등의 단일층일 수 있다. 이와 다르게, 스위칭 게이트 전극(124a) 및 구동 게이트 전극(124b)은 배선 저항을 줄이기 위해 저저항물질인 Mo, Cu, Al 또는 Ag의 2층 구조일 수 있다. 이와 또 다르게 스위칭 게이트 전극(124a) 및 구동 게이트 전극(124b)은 배선 저항을 줄이기 위해 Mo, Cu, Al 또는 Ag의 3층 이상의 다중막 구조일 수 있다.
상기 게이트 전극의 두께는 약 500Å 내지 약 1500Å일 수 있다. 상기 게이트 전극의 두께가 약 500Å 미만인 경우는 두께 감소에 의한 저항 증가로 인한 전압강하가 일어나며, 상기 게이트 전극의 두께가 약 1500Å을 초과하는 경우는 게이 트 전극에 의한 열류(Heat flow)가 발생하여 후술하는 결정화 공정에서 결정화 불안정 영역이 형성된다. 이에 관하여는 후술하기로 한다.
스위칭 게이트 전극(124a) 및 구동 게이트 전극(124b) 상에는 질화규소(SiNx) 또는 산화규소(SiO2) 등으로 이루어지는 게이트 절연막(140)이 형성된다.
이때, 상기 게이트 절연막의 두께는 약 1600Å 내지 약 2500Å일 수 있다. 이는 상기 게이트 절연막의 두께가 약 1600Å 미만인 경우는 게이트 전극에 의한 열류(Heat flow)가 발생하여 후술하는 결정화 공정에서 결정화 불안정 영역이 형성되며, 상기 게이트 절연막의 두께가 약 2500Å을 초과하는 경우는 후술하는 캐패시터의 용량이 감소하기 때문이다. 이에 관하여는 후술하기로 한다.
다음으로, 게이트 절연막(140) 상에는 스위칭 반도체(154a) 및 구동 반도체(154b)가 형성되어 있다.
스위칭 반도체(154a) 및 구동 반도체(154b)는 각각 섬형이며, 스위칭 반도체(154a)는 스위칭 게이트 전극(124a)과 중첩되어 있으며 구동 반도체(154b)는 구동 게이트 전극(124b)과 중첩되어 있다. 상기 반도체층은 비정질 실리콘층을 순차측면고상 결정화법(SLS)으로 결정화한 다결정 실리콘층으로 이루어진다.
이때, 상기 다결정 실리콘층은 프라이머리 결정립계(Primary Grain Boundary)의 간격이 약 3㎛ 이하일 수 있다. 이는 상기 프라이머리 결정립계의 간격이 약 3㎛를 초과하는 경우에는 결정화도가 좋지 않기 때문이다. 또한, 상기 다결정 실리콘층은 프라이머리 결정립계 간격은 약 2.75㎛ 이상일 수 있다. 이는 약 2.75㎛ 미만인 경우는 순차측면고상 결정화법에 의한 결정화시 오버랩되는 영역이 부족하여 결정화도가 좋지 않기 때문이다.
스위칭 반도체(154a) 및 구동 반도체(154b) 위에는 에치 스토퍼(etch stopper)(155a, 155b)가 각각 형성되어 있다. 에치 스토퍼(155a)는 질화규소 또는 산화규소 등으로 이루어질 수 있으며, 공정 중 스위칭 반도체(154a) 및 구동 반도체(154b)가 손상되는 것을 방지할 수 있다.
에치 스토퍼(155a, 155b), 스위칭 반도체(154a), 구동 반도체(154b) 및 게이트 절연막(140) 상에는 데이터 라인(171), 스위칭 드레인 전극(175a), 전원공급라인(172) 및 구동 드레인 전극(175b)이 형성되어 있다.
데이터 라인(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 있다. 각 데이터 라인(171)은 스위칭 게이트 전극(124a)을 향하여 뻗은 스위칭 소오스 전극(173a)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(179)을 포함할 수 있다.
스위칭 드레인 전극(175a)은 데이터 라인(171)과 분리되어 있으며, 스위칭 반도체(154a) 위에서 스위칭 소오스 전극(173a)과 마주한다.
전원공급라인(172)은 구동 전압을 전달하며 주로 세로 방향으로 뻗어 있다. 각 전원공급라인(172)은 구동 반도체(154b)를 향하여 뻗은 구동 소오스 전극(173b) 및 구동 게이트 전극(124b)과 중첩되어 있는 유지 전극(174)을 포함한다. 이때, 구동 게이트 전극(124b)은 캐패시터 하부전극의 역할을 하며, 상기 유지 전극은 캐패시터 상부전극의 역할을 한다. 즉, 구동 게이트 전극(124b), 유지 전극(174) 및 구동 게이트 전극(124b)과 유지전극(174) 사이의 게이트 절연막은 캐패시터(Cst)를 형성한다.
구동 드레인 전극(175b)은 데이터 라인(171), 스위칭 드레인 전극(175a) 및 전원공급라인(172)과 분리되어 있으며, 구동 반도체(154b) 위에서 구동 소오스 전극(173b)과 마주한다.
데이터 라인(171), 스위칭 드레인 전극(175a), 전원공급라인(172) 및 구동 드레인 전극(175b)은 Mo, W, MoW, AlNd, Ti, Cu, Cu 합금, Al, Al 합금, Ag 및 Ag 합금 등을 포함하는 단일층일 수 있다. 이와 다르게, 배선 저항을 줄이기 위해 저저항물질인 Mo, Cu, Al 또는 Ag의 2층 구조일 수 있다. 이와 또 다르게 배선 저항을 줄이기 위해 저저항물질인 Mo, Cu, Al 또는 Ag를 포함하는 3층 이상의 다중막 구조일 수 있다.
데이터 라인(171), 스위칭 드레인 전극(175a), 전원공급라인(172) 및 구동 드레인 전극(175b)의 하부에는 오믹 접촉층(ohmic contact)(161, 163a, 163b, 165a, 165b)이 형성되어 있다. 오믹 접촉층(161, 163a, 163b, 165a, 165b)은 n형 또는 p형 불순물이 고농도로 도핑되어 있는 비정질 규소, 미세 결정질 규소 또는 다결정 규소의 물질로 형성될 수 있다. 이때, 상기 오믹 접촉층은 반도체층 상에 위치하여 소오스 영역 및 드레인 영역을 정의하며, 각각 소오스 전극 및 드레인 전극과 전기적으로 연결된다.
오믹 접촉층(161, 163a, 163b, 165a, 165b)은 데이터 라인(171), 스위칭 드레인 전극(175a), 전원공급라인(172) 및 구동 드레인 전극(175b)과 실질적으로 동일한 평면 모양을 가질 수 있으나, 이와는 달리, 스위칭 반도체(154a)와 스위칭 소 오스 전극(173a) 사이, 스위칭 반도체(154a)와 스위칭 드레인 전극(175a) 사이, 구동 반도체(154b)와 구동 소오스 전극(173b) 사이 및 구동 반도체(154b)와 구동 드레인 전극(175b) 사이에만 형성될 수도 있다.
데이터 라인(171), 스위칭 드레인 전극(175a), 전원공급라인(172) 및 구동 드레인 전극(175b) 상에는 보호막(180)이 형성되어 있으며, 보호막(180)에는 스위칭 드레인 전극(175a), 구동 드레인 전극(175b) 및 데이터 라인(171)의 끝 부분(179)을 각각 노출하는 콘택홀(185a, 185b, 182)이 형성되어 있으며, 보호막(180) 및 게이트 절연막(140)에는 스위칭 게이트 전극(124a) 및 구동 게이트 전극(124b)을 각각 노출하는 콘택홀(183, 184)이 형성되어 있다.
보호막(180) 상에는 게이트 라인(121), 연결 부재(85) 및 접촉 부재(86)가 형성되어 있다.
게이트 라인(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어서 데이터 라인(171) 및 전원공급라인(172)과 교차하여 형성될 수 있다. 이때, 게이트 라인(121)은 콘택홀(183)을 통하여 스위칭 게이트 전극(124a)과 전기적으로 연결되어 있으며, 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(129)을 포함할 수 있다.
연결 부재(85)는 콘택홀(184, 185a)을 통하여 스위칭 드레인 전극(175a)과 구동 게이트 전극(124b)을 연결한다. 이때, 접촉 부재(86)는 콘택홀(185b)을 통하여 구동 드레인 전극(175b)과 접촉되어 있다.
게이트 라인(121), 연결 부재(85) 및 접촉 부재(86)는 Mo, W, MoW, AlNd, Ti, Cu, Cu 합금, Al, Al 합금, Ag 및 Ag 합금 등을 포함하는 단일층일 수 있다. 이와 다르게, 게이트 라인(121), 연결 부재(85) 및 접촉 부재(86)는 배선 저항을 줄이기 위해 저저항물질인 Mo, Cu, Al 또는 Ag의 2층 구조일 수 있다. 이와 또 다르게 게이트 라인(121), 연결 부재(85) 및 접촉 부재(86)는 배선 저항을 줄이기 위해 저저항물질인 Mo, Cu, Al 또는 Ag를 포함하는 3층 이상의 다중막 구조일 수 있다.
게이트 라인(121), 연결 부재(85), 접촉 부재(86) 및 보호막(180) 상에는 화소 전극(191), 제 1 보호 부재(195), 제 2 보호 부재(196) 및 접촉 보조 부재(82)가 형성되어 될 수 있다.
화소 전극(191)은 접촉 부재(86)를 통하여 구동 드레인 전극(175b)과 전기적으로 연결되며, 접촉 부재(86)는 구동 드레인 전극(175b)과 화소 전극(191) 사이의 접착성 및 접촉 특성을 개선한다.
제 1 보호 부재(195)는 게이트 라인(121)을 덮고 있으며, 제 2 보호 부재(196)는 연결 부재(85)를 덮고 있으며, 제 1 보호 부재(195) 및 제 2 보호 부재(196)는 화소 전극(191)을 사진 식각하는 단계에서 게이트 라인(121) 및 연결 부재(85)에 식각액과 같은 화학 용액이 접촉되어 부식되는 것을 방지할 수 있다.
접촉 보조 부재(82)는 접촉 구멍(182)을 통하여 데이터 라인(171)의 끝 부분(179)과 연결되어 있으며, 이때, 접촉 보조 부재(82)는 데이터 라인(171)의 끝 부분(179)과 외부 장치와의 접착성을 보완하고 이들을 보호할 수 있다.
이때, 화소 전극(191), 제 1 보호 부재(195), 제 2 보호 부재(196) 및 접촉 보조 부재(82)는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), TO(Tin Oxide) 및 ZnO(Zinc Oxide) 등을 포함할 수 있다. 이들은 단독 또는 혼합으로 사용될 수 있다.
화소 전극(191), 제 1 보호 부재(195), 제 2 보호 부재(196), 접촉 보조 부재(82) 및 보호막(180) 상에는 유기 절연막(361)이 형성되어 있으며, 유기 절연막(361)은 화소 전극(191)의 일정 영역을 노출시키는 개구부(opening)(365)를 포함하고 있다.
또한, 개구부(365)에는 유기막층(370)이 형성되어 있으며, 상기 유기막층은 발광층(emittinglayer)(도시하지 않음) 외에 발광층의 발광 효율을 향상하기 위한 부대층(auxiliary layer)(도시하지 않음)을 포함하는 다층 구조일 수 있다.
발광층은 적색, 녹색, 청색의 삼원색 등 기본색(primary color) 중 어느 하나의 빛을 고유하게 내는 고분자 물질 또는 저분자 물질 또는 이들의 혼합물로 만들어질 수 있다.
부대층은 전자와 정공의 균형을 맞추기 위한 전자 수송층(electron transport layer)(도시하지 않음) 및 정공 수송층(hole transport layer)(도시하지 않음)과 전자와 정공의 주입을 강화하기 위한 전자 주입층(electron injecting layer)(도시하지 않음) 및 정공 주입층(hole injecting layer)(도시하지 않음)에서 선택된 하나 이상의 층을 포함할 수 있다.
유기막층(370)은 각 화소별로 적색, 녹색 및 청색 따위의 색을 발광하는 발광층을 각각 배열하여 화소별로 원하는 색을 구현할 수도 있고, 하나의 화소에 적 색, 녹색 및 청색의 발광층을 수직 또는 수평 형성하여 백색(white) 발광층을 형성하고 백색 발광층의 하부 또는 상부에 적색, 녹색 및 청색의 색을 구현하는 색 필터를 형성하여 원하는 색을 구현할 수도 있다.
또한 적색, 녹색 및 청색 화소를 포함한 3색 구조 외에, 적색, 녹색, 청색 및 백색 화소를 포함한 4색 구조를 스트라이프(stripe) 또는 바둑판 형태로 배치하여 휘도를 개선할 수도 있다.
또한, 유기막층(370) 상에는 공통 전극(270)이 형성되어 있다. 공통 전극(270)은 기판의 전면에 형성되어 있으며, 금(Au), 백금(Pt), 니켈(Ni), 구리(Cu), 텅스텐(W) 또는 이들의 합금 따위의 불투명 도전체로 만들어질 수 있다. 이들은 단독 또는 혼합으로 사용될 수 있다.
공통 전극(270)은 화소 전극(191)과 쌍을 이루어 유기막층(370)에 전류를 흘려 보낸다.
이러한 유기 발광 표시 장치에서, 스위칭 게이트 전극(124a), 스위칭 소오스 전극(173a) 및 스위칭 드레인 전극(175a)은 스위칭 반도체(154a)와 함께 스위칭 박막 트랜지스터(Qs)를 이루며, 스위칭 박막 트랜지스터(Qs)의 채널(channel)은 스위칭 소오스 전극(173a)과 스위칭 드레인 전극(175a) 사이의 스위칭 반도체(154a)에 형성된다.
또한, 구동 게이트 전극(124b), 구동 소오스 전극(173b), 구동 드레인 전극(175b)은 구동 반도체(154b)와 함께 구동 박막 트랜지스터(Qd)를 이루며, 구동 박막 트랜지스터(Qd)의 채널은 구동 소오스 전극(173b)과 구동 드레인 전극(175b) 사이의 구동 반도체(154b)에 형성된다.
또한, 화소 전극(191), 유기막층(370) 및 공통 전극(270)은 유기 발광 다이오드(LD)를 이루며, 화소 전극(191)이 애노드(anode), 공통 전극(270)이 캐소드(cathode)가 되거나, 반대로 화소 전극(191)이 캐소드, 공통 전극(270)이 애노드가 될 수 있다.
이상과 같이 게이트 라인(121)과 이에 연결되어 있는 스위칭 게이트 전극(124a)이 다른 층에 위치하게 된다. 즉, 게이트 전극은 반도체의 하부에 위치하고, 게이트 라인(121)은 반도체의 상부에 위치한다.
이는 상술한 바와 같이, 결정화 공정에서 결정화 불안정 영역이 형성되는 것을 방지하기 위하여 게이트 전극의 두께를 약 1500Å 이하로 형성하게 되는데, 게이트 전극과 게이트 라인 등의 배선을 동시에 형성한다면, 상기 게이트 라인 등의 배선도 약 1500Å 이하로 형성되게 된다. 이 경우, 게이트 라인 등의 배선의 두께 감소로 인하여 저항이 증가하게 되어 배선으로 사용이 어려우므로, 게이트 전극과는 별도의 공정에 의하여 게이트 라인 등의 배선을 형성하는 것이다.
이하에서는 도 1a 및 도 1b에 도시한 유기 발광 표시 장치를 제조하는 방법에 대하여 상세하게 설명하기로 한다.
도 2 내지 도 6은 본 발명의 실시예들에 따른 표시장치를 제조하는 방법을 설명하기 위한 도면이다. 이때, 도 2a, 도 3a, 도 4a, 도 5a 및 도 6a는 평면도이고, 도 2b는 도 2a의 Ⅴ-Ⅴ선을 따라 자른 단면도, 도 3b는 도 3a의 ⅤⅡ-ⅤⅡ선을 따라 자른 단면도, 도 4b는 도 4a의 Ⅸ-Ⅸ선을 따라 자른 단면도, 도 5b는 도 5a의 ⅩⅠ-ⅩⅠ선을 따라 자른 단면도, 도 6b는 도 6a의 ⅩⅢ-ⅩⅢ선을 따라 자른 단면도이다.
도 2a 및 도 2b를 참조하면, 기판(110) 위에 금속층(도시하지 않음)을 적층하고 사진 식각하여 스위칭 게이트 전극(124a) 및 구동 게이트 전극(124b)을 형성한다.
다음으로, 도 3a 및 도 3b를 참조하면, 기판(110), 스위칭 게이트 전극(124a) 및 구동 게이트 전극(124b) 위에 게이트 절연막(140) 및 비정질 실리콘층(도시하지 않음)을 차례로 적층한 후 비정질 비정질 실리콘층을 결정화하여 다결정 실리콘층을 형성한다.
본 발명의 실시예들에서 상기 결정화는 순차측면고상 결정화법을 사용한다.
도 7은 순차측면고상 결정화법을 설명하기 위한 개략도이다.
통상적으로 순차측면고상 결정화법은 비정질 실리콘 층에 레이저빔을 2회 이상 중첩 조사하여 결정립 실리콘을 측면 성장시킴으로써 결정화하는 방법이다. 이를 이용하여 제조한 다결정 실리콘 결정립은 한 방향으로 길쭉한 원주형 모양을 가지는 것을 특징으로 하며, 결정립의 유한한 크기로 인하여 인접한 결정립 사이에는 결정립 경계가 발생한다.
SLS 결정화 방법에서는 (a)에서와 같이 레이저빔이 투과되는 영역과 투과하지 못하는 영역을 가진 마스크(200)를 통하여 레이저빔을 비정질 실리콘층에 조사하면 레이저빔이 투과한 영역에서는 비정질 실리콘의 용해가 일어나게 된다.
이때, 마스크는(200)는 레이저 빔이 투과되는 영역을 정의할 수 있도록 길 이(L)를 갖으며, 또는 레이저 빔이 투과된 영역들간에 간격(S)을 갖게 된다.
레이저빔의 조사가 끝난 후 냉각이 시작되면 비정질 실리콘/용융 실리콘 계면에서 우선적으로 결정화가 일어나고, 이때 발생한 응고 잠열에 의해 비정질 실리콘/용융 실리콘 계면으로부터 용융된 실리콘 층 방향으로 온도가 점차 감소되는 온도 구배가 형성된다.
따라서, 열 유속은 마스크 계면으로부터 용융된 실리콘층의 중앙부 방향으로 흐르게 되므로 다결정 실리콘 결정립은 용융된 실리콘 층이 완전히 응고될 때까지 측면 성장이 일어나게 된다.
다음으로, (b) 내지 (d)에서 도시한 바와 같이, 스테이지 이동에 의해 마스크를 이동하여 비정질 실리콘 박막층과 이미 결정화된 다결정 실리콘층의 일부가 노출되도록 중첩하여 레이저빔을 조사하면 비정질 실리콘 및 결정질 실리콘이 용해되고 이후 냉각이 되면서 마스크에 가려 용해되지 않은 기 형성된 다결정 실리콘 결정립에 실리콘 원자가 부착되어 결정립의 길이가 증가하게 된다.
즉, 상기 다결정 실리콘은 인접하여 성장하는 결정립 사이의 경계, 즉 결정립계가 발생하게 되는데, 이와 같이 결정립의 성장 방향, 즉 레이저 조사 방향(X)과 수직하게 발생하는 결정립계를 "세컨더리 결정립계(Secondary Grain Boundary, ⓑ)"라고 한다.
또한, 다결정 실리콘의 결정립은 용융된 실리콘의 양쪽 경계면에서 동시에 성장하게 되므로, 용융된 실리콘의 중앙부에서 상기 결정립의 성장이 멈추게 되며, 마주보며 성장하던 결정립 사이에는 또 다른 결정립계가 발생하게 되는데, 이와 같 이 상기 결정립의 성장 방향과 수직한 방향, 즉 레이저 조사 방향(X)과 평행한 방향으로 발생하는 결정립계를 "프라이머리 결정립계(Primary Grain Boundary, ⓐ)"라고 한다.
이때, 상기 프라이머리 결정립계의 간격은 상술한 바와 같은 마스크의 레이저 빔이 투과되는 영역의 길이(L) 및 레이저 빔이 투과된 영역들간에 간격(S)에 의해 결정되며, 이는 (L+S)/2로 정의될 수 있다.
한편, 상술한 바와 같이, 상기 프라이머리 결정립계의 간격이 약 2.75㎛ 내지 약 3㎛일 수 있다.
또한, 상기 프라이머리 결정립계의 간격은 (L+S)/2로 정의될 수 있으므로, 프라이머리 결정립계의 간격이 약 2.75㎛ 내지 약 3㎛인 것을 만족시키기 위해서는 레이저 빔이 투과되는 영역의 길이(L) 및 레이저 빔이 투과된 영역들간에 간격(S)이 표 1과 같이 조합될 수 있다.
[표 1]
| 프라이머리 결정립계 간격(㎛) | 길이(L, ㎛) | 간격(S, ㎛) | 오버랩영역(㎛) | 비고 |
| 3.0 | 4.5 | 1.5 | 1.5 | 만족 |
| 5.0 | 1.0 | 2.0 | 만족 | |
| 2.75 |
4.0 | 1.5 | 0.25 | 불만족 |
| 4.5 | 1.0 | 1.75 | 만족 | |
| 2.5 | 3.5 | 1.5 | 1.0 | 불만족 |
| 4.0 | 1.0 | 1.0 | 불만족 |
상술한 바와 같이, 순차측면고상 결정화법에서는 비정질 실리콘 층에 레이저빔을 2회 이상 중첩 조사하여 결정립 실리콘을 측면 성장시키는데, 이러한 중첩 조사를 위해 일반적으로 오버랩되는 영역을 약 1.5㎛ 이상의 수준이 될 수 있다.
따라서, 표 1에서 알 수 있는 바와 같이, 프라이머리 결정립계의 간격이 약 2.75㎛ 내지 약 3㎛인 것을 만족시키기 위해서는 오버랩 영역이 약 1.5㎛ 이상이면서, 마스크의 레이저 빔이 투과되는 영역의 길이(L)는 약 4.5 내지 약 5.0㎛일 수 있다. 마스크의 레이저 빔이 투과된 영역들간에 간격(S)은 약 1.0 내지 약 1.5㎛일 수 있다.
이어서, 다결정 실리콘층을 사진 식각하여 섬형의 스위칭 반도체(154a) 및 구동 반도체(154b)를 형성한다. 이어서 스위칭 반도체(154a) 및 구동 반도체(154b) 위에 질화규소 층을 적층하고 사진 식각하여 에치 스토퍼(155a, 155b)를 형성한다.
다음으로, 도 4a 및 도 4b를 참고하면, 게이트 절연막(140), 스위칭 반도체(154a), 구동 반도체(154b) 및 에치 스토퍼(155a, 155b) 상에 불순물이 도핑된 비정질 실리콘층(도시하지 않음) 및 금속층(도시하지 않음)을 차례로 적층하고, 상기 금속층을 사진식각하여 스위칭 소오스 전극(173a)을 포함하는 데이터 라인(171), 구동 소오스 전극(173b)을 포함하는 전원공급라인(172), 스위칭 드레인 전극(175a) 및 구동 드레인 전극(175b)을 형성한다.
이어서, 데이터 라인(171), 전원공급라인(172), 스위칭 드레인 전극(175a) 및 구동 드레인 전극(175b)을 마스크로 하여 상기 불순물이 도핑된 비정질 실리콘층을 식각하여 데이터 라인(171), 전원공급라인(172), 스위칭 드레인 전극(175a) 및 구동 드레인 전극(175b)과 실질적으로 동일한 평면 모양을 가지는 오믹 접촉층(161, 163a, 163b, 165b)을 형성한다. 이때, 에치 스토퍼(155a, 155b)는 식각시 스위칭 반도체(154a) 및 구동 반도체(154b)가 손상되는 것을 방지한다.
다음으로, 도 5a 및 도 5b를 참조하면, 데이터 라인(171), 전원공급라인(172), 스위칭 드레인 전극(175a), 구동 드레인 전극(175b) 및 게이트 절연막(140) 상에 보호막(180)을 형성하고, 보호막(180) 및 게이트 절연막(140)을 사진 식각하여 복수의 콘택홀(182, 183, 184, 185a, 185b)을 형성한다.
다음으로, 도 6a 및 도 6b를 참조하면, 보호막(180) 상에 금속층(도시하지 않음)을 적층하고, 이를 사진 식각하여 게이트 라인(121), 연결 부재(85) 및 접촉 부재(86)를 형성한다.
이후, 도 1a 및 도 1b를 참조하면, 게이트 라인(121), 연결 부재(85), 접촉 부재(86) 및 보호막(180) 상에 ITO 층을 적층하고 사진 식각하여 게이트 라인(121)을 덮는 제 1 보호 부재(195), 연결 부재(85)를 덮는 제 2 보호 부재(196), 접촉 부재(86) 상에 형성되어 있는 화소 전극(191) 및 데이터 라인(171)의 끝 부분(179) 위에 형성되어 있는 접촉 보조 부재(82)를 형성한다.
제 1 보호 부재(195) 및 제 2 보호 부재(196)는 게이트 라인(121) 및 연결 부재(85)를 각각 덮음으로써, 사진 식각 단계에서 게이트 라인(121) 및 연결 부재(85)가 식각액과 같은 화학 용액과 접촉하여 부식되는 것을 방지하는 역할을 할 수 있다. 다만, 상기 접촉 보조 부재(82), 제 1 보호 부재(195) 및 제 2 보호 부재(196)은 형성하지 않아도 무방하다.
또는, 이와는 달리, 게이트 라인(121), 연결 부재(85), 접촉 부재(86) 및 보호막(180) 상에 유기물질로 이루어지는 평탄화막을 형성하고, 상기 평탄화막 상에 구동 드레인 전극과 전기적으로 연결되는 접촉부재(86)을 노출시키는 콘택홀을 형 성하고, 상기 개구부를 포함하는 평탄화막 상에 화소전극 물질을 형성하고, 이를 패터닝하여 화소전극을 형성할 수 있다. 다만, 이 경우는 전술한 경우에 비하여 평탄화막을 형성하는 공정과 상기 평탄화막에 콘택홀을 형성하기 위한 마스크 공정이 더 필요하며, 이는 당업계에 자명한 것이므로, 구체적인 설명은 생략하기로 한다. 한편, 상기 유기물질은 폴리이마이드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), SOG(spin on glass) 및 아크릴레이트(acrylate) 등을 포함할 수 있다. 이들은 단독 또는 혼합으로 사용될 수 있다.
계속해서, 도 1a 및 도 1b를 참조하면, 제 1 보호 부재(195), 제 2 보호 부재(196) 및 화소 전극(191) 위에 유기 절연막(361)을 도포하고 이를 노광 및 현상하여 개구부(365)를 형성한다.
이어서, 개구부(365)에 정공 수송층(도시하지 않음) 및 발광층(도시하지 않음)을 포함한 유기막층(370)을 형성하고, 상기 유기 절연막(361) 및 유기막층(370) 상에 공통 전극(270)을 형성한다.
이로써 본 발명의 실시예들에 따른 표시장치를 제조할 수 있다.
도 8은 게이트 전극의 두께에 따른 결정화 특성을 도시하는 사진이다.
도 8a 및 도 8c에서는 마스크의 레이저 빔이 투과되는 영역의 길이(L)를 약 5.5㎛, 마스크의 레이저 빔이 투과된 영역들간에 간격(S)을 약 1.5㎛로 하여 프라이머리 결정립계의 간격을 약 3.5㎛로 하였으며, 게이트 절연막의 두께를 약 1600Å로 하였다. 또한, 도 8a는 게이트 전극의 두께가 약 500Å인 경우이며, 도 8c는 게이트 전극의 두께가 약 1500Å인 경우에 해당한다.
또한, 도 8b 및 도 8d에서는 마스크의 레이저 빔이 투과되는 영역의 길이(L)를 약 4.5㎛, 마스크의 레이저 빔이 투과된 영역들간에 간격(S)을 약 1.5㎛로 하여 프라이머리 결정립계의 간격을 약 3.0㎛로 하였으며, 게이트 절연막의 두께를 약 1600Å로 하였다. 또한, 도 8b는 게이트 전극의 두께가 약 1000Å인 경우이며, 도 8d는 게이트 전극의 두께가 약 2000Å인 경우에 해당한다.
또한, 도 8a 내지 도 8d에서 A는 게이트 전극 즉, 금속이 위치하지 않은 영역(A)이고, B는 게이트 전극, 즉, 금속이 위치하는 영역(B)을 비교하였다.
도 8a 내지 도 8c를 참조하면, 게이트 전극의 두께가 약 500Å 내지 약 1500Å인 경우에는 금속이 위치하지 않은 영역(A) 및 금속이 위치하는 영역(B) 모두에 불완전 결정 성장 영역을 포함하지 않는 다결정 실리콘층 형성하고 있으나, 도 8d를 참조하면, 게이트 전극의 두께가 약 2000Å인 경우에는 금속이 위치하지 않은 영역(A)에는 불완전 결정 성장 영역을 포함하지 않으나, 금속이 위치하는 영역(B)에는 불완전 결정 성장 영역(R1)을 포함하고 있음을 알 수 있다.
따라서, 본 발명의 실시예들에서는 게이트 전극의 두께는 약 500Å 내지 약 1500Å일 수 있다.
도 9는 게이트 절연막의 두께에 따른 결정화 특성을 도시하는 사진이다.
도 9a 내지 도 9c에서 마스크의 레이저 빔이 투과되는 영역의 길이(L)를 약 4.5㎛, 마스크의 레이저 빔이 투과된 영역들간에 간격(S)을 약 1.5㎛로 하여 프라이머리 결정립계의 간격을 약 3.0㎛로 하였으며, 게이트 전극의 두께를 약 1000Å 로 하였다. 또한, 도 9a는 게이트 절연막의 두께가 약 1200Å인 경우이고, 도 9b는 게이트 절연막의 두께가 약 1400Å인 경우이며, 도 9c는 게이트 절연막의 두께가 약 1600Å인 경우에 해당한다.
또한, 도 9a 내지 도 9c에서 A는 게이트 전극 즉, 금속이 위치하지 않은 영역(A)이고, B는 게이트 전극, 즉, 금속이 위치하는 영역(B)을 비교하였다.
도 9a 내지 도 9c를 참조하면, 게이트 절연막의 두께가 약 1600Å인 경우에는 금속이 위치하지 않은 영역(A) 및 금속이 위치하는 영역(B) 모두에 불완전 결정 성장 영역을 포함하지 않는 다결정 실리콘츨 형성하고 있으나, 게이트 절연막의 두께가 약 1200Å 내지 약 1400Å인 경우에는 금속이 위치하지 않은 영역(A)에는 불완전 결정 성장 영역을 포함하지 않으나, 금속이 위치하는 영역(B)에는 불완전 결정 성장 영역(R2, R3)을 포함하고 있음을 알 수 있다.
따라서, 본 발명의 실시예들에서는 게이트 절연막의 두께는 약 1600Å 이상일 수 있다.
도 10a는 프라이머리 결정립계에 따른 결정화 특성을 도시하는 그래프이고, 도 10b는 프라이머리 결정립계에 따른 결정화 특성을 도시하는 사진이다.
도 10a 및 도 10b에서는 게이트 전극의 두께를 약 1000Å로 하고, 게이트 절연막의 두께를 약 1600Å를 하였다.
또한, 마스크의 레이저 빔이 투과되는 영역의 길이(L)를 약 5.5㎛, 마스크의 레이저 빔이 투과된 영역들간에 간격(S)을 약 1.5㎛로 하여 프라이머리 결정립계의 간격을 약 3.5㎛로 하였으며, 마스크의 레이저 빔이 투과되는 영역의 길이(L)를 약 4.5㎛, 마스크의 레이저 빔이 투과된 영역들간에 간격(S)을 약 1.5㎛로 하여 프라이머리 결정립계의 간격을 약 3.0㎛로 하였다. 한편, 도 10a에서 약 750mJ, 약 800mJ 레이저 빔 에너지를 의미한다.
도 10a를 참조하면, 프라이머리 결정립계의 간격을 약 3.5㎛인 경우에는 결정화도가 약 200 미만으로 결정화 특성이 좋지 않음을 알 수 있고, 프라이머리 결정립계의 간격을 약 3.0㎛ 인 경우에는 결정화도가 약 400 이상으로 결정화 특성이 매우 좋음을 알 수 있다.
또한, 도 10b에서 알 수 있는 바와 같이, 프라이머리 결정립계의 간격을 약 3.0㎛인 경우에는 금속이 위치하지 않은 영역(A) 및 금속이 위치하는 영역(B) 모두에 불완전 결정 성장 영역을 포함하지 않는 다결정 실리콘츨 형성함을 알 수 있다.
도 11은 프라이머리 결정립계의 간격별 RSD 특성을 비교한 그래프이다.
도 11에서 D는 프라이머리 결정립계의 간격이 약 3.25㎛인 경우이고, E는 프라이머리 결정립계의 간격이 약 3㎛인 경우이며, F는 프라이머리 결정립계의 간격이 약 2.75㎛인 경우이다.
RSD(Relative Standard Deviation)값의 측정방법은 기준 단위 면적내에 존재하는 동일 트랜지스터의 I-V 커브 측정시, 일정 Vgs에 해당하는 Ids 값들을 STDEV값에서 평균값으로 나눈값을 의미하는 것이고, SRU(Short Range Uniformity)값은 상기 RSD 측정시 사용된 동일 글래스의 근접 발광 부위를 화질 평가한 결과치로써, 각 픽셀내의 휘도 편차를 이용한 균일도(Uniformity)를 의미한다.
이때, SRU(Short Range Uniformity) 값이 약 85%이상인 경우에 우수 화질 특 성을 갖는다고 할 수 있는데, 도 11에서 알 수 있는 바와 같이, RSD 값이 각각 약 7.04 및 약 6.59인 E, F의 경우가 이에 해당한다.
따라서, 본 발명의 실시예들에서는 프라이머리 결정립계의 간격이 약 3.0㎛ 이상일 수 있다.
본 발명의 실시예들을 이상에서 살펴본 바와 같이 실시예들을 통해 설명하였으나, 상기한 실시예들에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
도 1a는 본 발명의 실시예들에 따른 표시장치의 평면도이다.
도 1b은 도 1a의 Ⅲ-Ⅲ 선을 따라 자른 단면도이다.
도 2 내지 도 6은 본 발명의 실시예들에 따른 표시장치를 제조하는 방법을 설명하기 위한 도면이다.
도 7은 순차측면고상 결정화법을 설명하기 위한 개략도이다.
도 8은 게이트 전극의 두께에 따른 결정화 특성을 도시하는 사진이다.
도 9는 게이트 절연막의 두께에 따른 결정화 특성을 도시하는 사진이다.
도 10a는 프라이머리 결정립계에 따른 결정화 특성을 도시하는 그래프이다.
도 10b는 프라이머리 결정립계에 따른 결정화 특성을 도시하는 사진이다.
도 11은 프라이머리 결정립계의 간격별 RSD 특성을 비교한 그래프이다.
Claims (19)
- 기판;상기 기판 상에 위치하는 게이트 전극;상기 게이트 전극 상에 위치하는 게이트 절연막;상기 게이트 절연막 상에 위치하는 반도체층;상기 반도체층과 전기적으로 연결되는 소오스/드레인 전극; 및상기 게이트 전극과 전기적으로 연결되며 상기 반도체층의 상부에 위치하는 게이트 라인을 포함하며,상기 게이트 전극의 두께는 500Å 내지 1500Å이고, 상기 게이트 절연막의 두께는 1600Å 내지 2500Å인 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 반도체층은 프라이머리 결정립계를 포함하며, 상기 프라이머리 결정립계의 간격이 2.75㎛ 내지 3㎛ 인 것을 특징으로 하는 박막트랜지스터.
- 제1영역 및 제2영역을 포함하는 기판;상기 기판의 제1영역 및 제2영역에 각각 위치하는 게이트 전극;상기 게이트 전극 상에 위치하는 게이트 절연막;상기 게이트 절연막 상에 위치하고, 상기 기판의 제1영역 및 제2영역에 각각 위치하는 반도체층;상기 제1영역 및 제2영역의 반도체층과 전기적으로 연결되고, 상기 기판의 제1영역 및 제2영역에 각각 형성되는 소오스/드레인 전극; 및상기 게이트 전극과 전기적으로 연결되며 상기 반도체층의 상부에 위치하는 게이트 라인을 포함하며,상기 게이트 전극의 두께는 500Å 내지 1500Å이고, 상기 게이트 절연막의 두께는 1600Å 내지 2500Å인 표시장치.
- 제 3 항에 있어서,상기 반도체층은 프라이머리 결정립계를 포함하며, 상기 프라이머리 결정립계의 간격이 2.75㎛ 내지 3㎛ 인 표시장치.
- 삭제
- 제 3 항에 있어서,상기 소오스/드레인 전극을 포함하는 기판 상에 위치하는 보호막을 더 포함하고,상기 게이트 라인은 상기 보호막 상에 위치하고, 상기 보호막 및 상기 제1영역의 게이트 절연막 상에 형성된 콘택홀을 통하여, 상기 제1영역의 게이트 전극과 전기적으로 연결되는 표시장치.
- 제 3 항에 있어서,상기 소오스/드레인 전극을 포함하는 기판 상에 위치하는 보호막; 및상기 보호막 상에 위치하고, 상기 보호막 및 상기 제2영역의 게이트 절연막 상에 형성된 콘택홀을 통하여, 상기 제2영역의 게이트 전극과 전기적으로 연결되는 연결부재를 더 포함하는 표시장치.
- 제 7 항에 있어서,상기 연결부재는 상기 제1영역의 드레인 전극과 전기적으로 연결되는 표시장치.
- 제 3 항에 있어서,상기 소오스/드레인 전극을 포함하는 기판 상에 위치하는 보호막; 및상기 보호막 상에 위치하고, 상기 보호막 상에 형성된 콘택홀을 통하여, 상기 제2영역의 드레인 전극과 전기적으로 연결되는 접촉부재를 더 포함하는 표시장 치.
- 제 9 항에 있어서,상기 보호막 상에 위치하고, 상기 접촉부재와 전기적으로 연결되는 화소전극을 더 포함하는 표시장치.
- 제1영역 및 제2영역을 포함하는 기판을 제공하는 단계;상기 기판의 제1영역 및 제2영역에 각각 게이트 전극을 형성하는 단계;상기 게이트 전극 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 형성되고, 상기 기판의 제1영역 및 제2영역에 각각 반도체층을 형성하는 단계;상기 반도체층 상부의 일정 영역에 형성되고, 상기 기판의 제1영역 및 제2영역에 각각 소오스/드레인 영역을 형성하는 단계;상기 제1영역 및 제2영역의 소오스/드레인 영역과 전기적으로 연결되고, 상기 기판의 제1영역 및 제2영역에 각각 소오스/드레인 전극을 형성하는 단계;상기 소오스/드레인 전극을 덮는 보호막을 형성하는 단계; 및상기 보호막 위에 형성되며, 상기 게이트 전극과 연결되는 게이트 라인을 형성하는 단계를 포함하며,상기 게이트 전극의 두께는 500Å 내지 1500Å이고, 상기 게이트 절연막의 두께는 1600Å 내지 2500Å인 것을 특징으로 하는 표시장치의 제조방법.
- 제 11 항에 있어서,상기 반도체층은 프라이머리 결정립계를 포함하며, 상기 프라이머리 결정립계의 간격이 2.75㎛ 내지 3㎛ 인 것을 특징으로 하는 표시장치의 제조방법.
- 제 11 항에 있어서,상기 반도체층은 순차측면고상 결정화법에 의해 결정화되는 표시장치의 제조방법.
- 제 13 항에 있어서,상기 순차측면고상 결정화법은 레이저 빔이 투과되는 영역을 포함하는 마스크를 사용하는 표시장치의 제조방법.
- 제 14 항에 있어서,상기 레이저 빔이 투과되는 영역의 길이는 4.5 내지 5.0㎛이고, 레이저 빔이 투과된 영역들간의 간격은 1.0 내지 1.5㎛인 표시장치의 제조방법.
- 제 13 항에 있어서,상기 순차측면고상 결정화법은 비정질 실리콘층을 상기 게이트 절연막을 상에 형성한 후 상기 비정질 실리콘층에 수행되는 표시장치의 제조방법.
- 제1항에 있어서,상기 게이트 라인의 두께는 상기 게이트 전극의 두께보다 큰 박막 트랜지스터.
- 제3항에 있어서,상기 게이트 라인의 두께는 상기 게이트 전극의 두께보다 큰 표시 장치.
- 제11항에 있어서,상기 게이트 라인의 두께는 상기 게이트 전극의 두께보다 크게 형성하는 표시 장치의 제조 방법.
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