KR101091581B1 - 비휘발성 메모리의 소스 제어 동작 - Google Patents

비휘발성 메모리의 소스 제어 동작 Download PDF

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Abstract

플래시 EEPROM과 같은 비휘발성 메모리는 자체 제한 프로그래밍 기술을 사용하여 병렬로 프로그램될 수 있는 메모리 셀을 갖는다. 개별적인 셀은 자체-제한 방식으로 핫 전자(hot electrons)에 의해 충전될 수 있는 전하 저장 유닛을 갖는다. 전하 저장 유닛이 필요로 되는 충전 레벨에 도달될 때, 핫 전자는 더 이상 발생되지 않거나 감소된 수로 발생된다. 핫 전자 발생이 중지되는 충전 레벨은 셀에 인가되는 전압에 의해 결정된다. 따라서, 여러 셀은 인가된 전압에 대응하는 충전 레벨로 자체 제한되면서, 병렬로 프로그램된다.
비휘발성 메모리, 메모리 셀, 핫 전자, 충전 레벨, 전하 저장 유닛

Description

비휘발성 메모리의 소스 제어 동작{SOURCE CONTROLLED OPERATION OF NON-VOLATILE MEMORIES}
본 발명은 플로우팅 게이트 메모리 셀을 프로그래밍하는 것에 관한 것이며, 특히 듀얼 플로우팅 게이트 메모리 셀의 판독 및 기록을 위한 개선된 기술에 관한 것이다.
특히 플래시 EEPROM 셀의 어레이를 사용하는 소형 카드 형태의 오늘날 많은 상업적으로 성공한 비휘발성 메모리 제품이 사용되고 있다. 개별적인 EEPROM 메모리 셀의 기본 구조는 채널에 의해 결합되어 반전도성 기판에 형성되는 소스 및 드레인 확산을 포함한다. 전하 저장 유닛 자체는 채널 위에 위치되어 유전층과 분리된다. 이 전하 저장 유닛을 종종 플로우팅 게이트라 칭한다. 프로그램 및 판독을 위하여 개별적인 셀을 처리하도록 사용되는 제어 게이트가 전하 저장 유닛 위에 놓일 수 있다.
일부 설계는 본원에 전반적으로 참조된 예를 들어 E.Harari에게 허여된 미국 특허 제5,095,344호에 서술된 바와 같은 분리 채널 구조를 포함한다. 분리 채널 셀에서, 전하 저장 유닛 및 제어 게이트 둘 다는 부분적으로 채널 위에 놓인다. 이 설계는 간단한 이점을 갖지만, 제어 게이트는 프로그램되거나 판독될 개별적인 셀 을 처리하는 다수의 기능뿐만 아니라 셀의 실제 프로그래밍 또는 판독에 참여하는 기능을 수행한다.
또 다른 설계로서 부가적인 게이트 구조를 들 수 있다. 이 부가적인 게이트는 부분적으로 채널 영역 위에 놓이고 부분적으로 제어 게이트 위에 놓인다. 채널 영역 위에 놓이는 부분은 선택 기능을 수행하는 트랜지스터를 형성한다. 그러므로, 이를 일반적으로 선택 게이트라 칭한다. 이 제어 게이트를 종종 이 배열에서 '스티어링 게이트(steering gate)'라 칭한다. 어드레싱 기능을 실행하는 선택 게이트는 심지어 프로그래밍에 기여할 수 있지만, 주 프로그래밍 및 판독 기능은 예를 들어 본원에 전반적으로 참조된 D.Guterman 등에게 허여된 미국 특허 5,313,421호에 서술된 바와 같은 스티어링 게이트에 의해 수행된다. 이 종류의 메모리 셀이 도1(a)에 개요적으로 도시된다. 이 대응 장치 구조는 도1(b)에 도시된다.
더 높은 저장 밀도는 예를 들어 본원에 전반적으로 참조된 D.Guterman 등에게 허여된 미국 특허 5,712,180에 서술된 바와 같은 듀얼 셀 설계에 의해 성취된다. 듀얼 셀 구조에서 동일한 채널의 부분 위에 놓이는, 셀 당 2개의 플로우팅 게이트가 존재한다. 대응하는 스티어링 게이트는 플로우팅 게이트 위에 위치된다. 선택 게이트는 스티어링 게이트 위에 형성되고 또한 채널 자체 위에 놓인다. 이 유형의 메모리 셀은 도2(a)에 개요적으로 도시된다. 이 대응하는 장치 구조는 도2(b)에 도시된다.
셀의 어레이에서, 로우(row)를 따른 메모리 셀의 선택 게이트는 통상, 이 로우를 따라서 워드 라인을 형성하기 위하여 결합된다. 상이한 로우에서 확산은 칼럼 을 따라서 진행하는 비트 라인을 형성하기 위하여 정렬되고 결합된다. 또한, 여러 로우에서 스티어링 게이트은 칼럼을 따라서 진행하는 스티어링 라인을 형성하기 위하여 정렬되고 결합되고, 메모리 셀의 최근 설계는 본원에 전반적으로 참조된 E. Harari에게 허여된 미국 특허 제6,151,248호에 서술되어 있다.
대안적인 구조는 Cernea에게 허여된 미국 특허 제6,091,633호에 서술되어 있다. 스티어링 게이트는 워드 라인을 형성하기 위하여 로우를 따라서 접속되고 선택 게이트는 비트 선택 라인을 형성하기 위하여 칼럼을 따라서 함께 접속된다. 이는 종래 배열과 반대이다. 여러 로우에서 확산은 종래 배열에서와 같이 칼럼을 따라서 진행하는 비트 라인을 형성하기 위하여 정렬되고 결합된다. 이 어레이 구조는 종래 배열에 비해서 어떤 장점을 갖는다. 본 발명의 실시예에 적용되는 바와 같은 이 배열의 장점은 부가 설명된다.
전형적으로, 각 플로우팅 게이트는 1비트의 정보를 유지한다. 즉, 플로우팅 게이트는 충전되거나 되지 않아, 1 또는 0을 표시한다. 대안적으로, 더 높은 저장 밀도는 메모리 상태들의 범위를 표시하기 위하여 충전 레벨들의 범위를 사용함으로써 성취될 수 있다. 이와 같은 시스템은 Gongwer가 2001년 2월 26일에 출원한 특허 출원 번호 09/793,370(공개 번호 20020118574)에 서술된다.
플래시 EEPROM 메모리는 다른 유형의 메모리 시스템에 비해서 몇가지 주요한 장점을 갖는다. 이들 장점들 중 한 가지 장점은 데이터 저장의 비휘발 특성인데, 이 특성이 이들 시스템이 디지털 카메라, 음악 녹음 및 이동 통신에서의 사용을 포함한 광범위한 응용들을 위한 주요한 후보가 되게 한다. 플래시 EEPROM은 메모리에 저장된 데이터를 유지하면서 이와 같은 장치로부터 삽입 또는 제거될 수 있는 메모리 카드에 빈번하게 사용된다.
그러나, 플래시 메모리 시스템의 특성은 셀을 프로그램하는데 상대적으로 긴 시간이 걸린다는 것이다. 프로그래밍은 예를 들어 현재의 DRAMs 보다 긴 10-1000 마이크로초 동안 행할 수 있다.
많은 셀은 메모리 시스템에서 동시에 프로그램된다. 어레이의 셀은 어떤 방식으로 프로그래밍하기 위하여 선택된다. 일부 어레이에서, 동시 프로그래밍은 단지 매 4번째 셀 마다 또는 매 7번째 셀마다 수행된다. 그러므로, 이들 방식은 어레이의 모든 셀을 프로그램하는데 4 또는 7 프로그래밍 사이클 각각을 필요로 한다. 프로그래밍 속도를 증가시키는 한 가지 방법은 동시에 인접 셀을 프로그램하는 것이다. 이는 본원에 전반적으로 참조된 Cernea에게 허여된 미국 특허 6,493,269호에 서술된다. 그러나, 개별적인 프로그래밍 사이클은 사이클의 수가 감소되는 경우조차도 여전히 시간을 소모할 수 있다.
따라서,종래 방식보다 더욱 고속으로 메모리 어레이를 프로그램하는 프로그래밍 방식이 바람직하다.
메모리 셀을 프로그램하는 종래 기술은 필요로 되는 메모리 상태를 성취하기 위한 입증 단계보다 앞서 프로그래밍 단계를 사용한다. 몇 개의 이와 같은 단계는 이 방식으로 셀을 프로그램하는데 필요로 될 수 있다. 이는 시간을 소모할 수 있다. 그러므로, 입증 단계 수를 감소시켜 입증 필요성을 제거하는 것이 바람직하다.
전하 저장 유닛을 포함하는 메모리 셀을 프로그램하는 기술이 서술된다. 이 기술은 공정이 자체-제한되는 방식으로 제2 트랜지스터의 전하 저장 유닛을 충전시키기 위하여 셀의 제1 트랜지스터에서 핫 전자를 발생시키는 것을 포함한다. 이는 전하 저장 유닛의 충전이 어떤 소정 레벨에 도달할 때 충전을 중지하거나 매우 낮은 레벨로 감소시킨다는 것을 의미한다. 자체-제한 효과는 일정 전류 및 전압을 셀에 유지시킴으로써 성취되어, 전하 저장 유닛으로서 제2 트랜지스터 양단의 전압 증가가 제1 트랜지스터 양단에서 전압을 감소시키도록 한다. 제1 트랜지스터 양단의 전압은 핫 전자를 발생시킨다. 그러므로, 제1 트랜지스터 양단의 전압이 강하될 때, 더욱 적은 핫 전자가 발생된다. 결국, 핫 전자의 발생은 중지되거나 매우 낮은 레벨로 감소된다. 따라서, 이 공정은 인가된 전압에 비례하는 충전 레벨에서 자체-제한될 수 있다.
전하 저장 유닛에서 자체-제한 공정에 의해 발생된 최종 충전은 충전 공정 동안 셀 양단의 전압을 따른다. 셀의 한 측에서 전압을 고정 전압으로 유지시킴으로써, 최종 충전은 다른 측에서의 전압에 따라서 행해진다. 즉, 일정 전압은 셀의 한 측에서 유지되고 데이터-의존 전압은 다른 측에 공급된다. 데이터-의존 전압은 2진 논리 상태 또는 아날로그 논리 상태를 표시할 수 있다. 전하 저장 유닛에서 최종 충전은 또한 2진 또는 아날로그 논리 상태 중 어느 하나를 표시할 수 있다.
2개 및 3개의 트랜지스터 셀은 여러 실시예에 따라서 사용될 수 있다. 자체-제한 기술은 이 공정에 포함되지 않도록 프로그램되지 않는 전자 저장 유닛을 갖는 트랜지스터를 턴온시킴으로써 상술된 바와 같이 2개의 트랜지스터 설계 또는 3개의 트랜지스터 설계를 위하여 사용될 수 있다.
일정 전류는 핫 전자를 발생시키는 트랜지스터를 제어함으로써 제공될 수 있다. 이는 기준 전류를 사용하여 전류 미러 회로에 의해 행해진다. 이 트랜지스터의 저항은 일정 전류를 유지하기 위하여 전류 미러에 의해 감소되는데, 그 이유는 전하 저장 유닛으로 인한 트랜지스터의 저항이 전하 저장 유닛에서 증가하는 전하에 따라서 증가되기 때문이다.
도1(a)는 종래 기술의 2개의 트랜지스터 메모리 셀을 개요적으로 도시한 도면.
도1(b)는 종래 기술의 2개의 트랜지스터 메모리 셀의 구조를 도시한 도면.
도2(a)는 종래 기술의 3개의 트랜지스터 메모리 셀을 개요적으로 도시한 도면.
도2(b)는 종래 기술의 3개의 트랜지스터 메모리 셀의 구조를 도시한 도면.
도3(a)는 본 발명을 사용하는 메모리 시스템의 예를 도시한 도면.
도3(b)는 이와 같은 셀의 어레이 내에서 메모리 셀의 구성을 개요적으로 도시한 도면.
도4(a)는 핫 전자가 발생되어 전하 저장 유닛으로 진행하는 경우 프로그래밍의 시작에서 본 발명의 일 실시예를 따른 메모리 셀을 도시한 도면.
도4(b)는 핫 전자가 더 이상 발생되지 않고 전하 저장 유닛이 충전되는 경우 프로그래밍의 끝에서 본 발명의 일 실시예를 따른 메모리 셀을 도시한 도면.
도5(a)는 일정 전류 및 프로그래밍 전압을 유지하는 전류 미러 회로를 갖는 본 발명의 실시예를 따른 2개의 트랜지스터 메모리 셀을 개요적으로 도시한 도면.
도5(b)는 일정 전류 및 프로그래밍 전압을 유지하는 전류 미러 회로를 갖는본 발명을 따른 3개의 트랜지스터 메모리 셀을 개요적으로 도시한 도면.
도6은 본 발명의 실시예를 따른 전류 미러 회로를 도시한 도면.
도7(a)는 프로그래밍의 시작에서 본 발명의 실시예를 따른 메모리 셀을 도시한 도면.
도7(b)는 프로그래밍의 끝에서 본 발명의 실시예를 따른 메모리 셀을 도시한 도며.
도7(c)는 판독 동안 본 발명의 실시예를 따른 메모리 셀을 도시한 도면.
본 발명을 포함하는 메모리 시스템(300)의 예는 도3(a)에 도시된다. 이 예는 비트 라인 디코더(320) 및 워드 라인 디코더(330)를 갖는 EEPROM 셀 어레이(310)를 도시한다. 비트 선택 라인 디코더 및 제어 회로(340)는 어레이(310) 및 비트 라인 디코더(320)에 접속된다. 메모리 제어기(350)는 비트 라인 디코더(320), 워드 라인 디코더(330) 및 비트 선택 라인 디코더와 제어 회로(340)에 접속된다. 메모리 제어기(350)는 또한 접속 라인(360)에 의해 호스트에 접속된다. 호스트는 개인용 컴퓨터, 노트북 컴퓨터, 디지털 카메라, 오디오 플레이어, 각종 다른 휴대용 전자 장치들 등일 수 있다. 도3(a)의 메모리 시스템(300)은 통상, 여러 기존 물리적 및 전기 적 표준들 중 한 표준, 가령 PCMCIA, CompactFlashTM여Association, MMCTM Association 및 이외 다른 것들로부터 하나에 따라서 카드로 구현될 수 있다. 카드 포맷일 때, 라인(360)이 호스트장치의 상보적인 커넥터와 인터페이스하는 카드 상의 커넥터에서 종료된다. 많은 카드의 전기 인터페이스는 ATA 표준을 따르는데, 이 표준에서 메모리 시스템은 자기 디스크 드라이브인 것처럼 호스트에 나타난다. 다른 메모리 카드 인터페이스 표준이 또한 존재한다. 카드 포맷에 대한 대안으로서, 도3(a)에 도시된 유형의 메모리 시스템은 호스트 장치에 영구 임베드될 수 있다.
도3(b)는 메모리 어레이(310)의 셀(370)의 예를 도시한 것이다. 이 예는 3개의 트랜지스터 셀을 도시한다. 도3(b)의 셀(370)에서, 비트 선택 라인은 비트 라인과 병렬로 진행한다. 비트 라인 및 비트 선택 라인의 이 배열은 본 발명을 사용하는 어레이에 편리하다.
도4(a) 및 도4(b)는 제1 트랜지스터(410)로부터의 핫 전자가 제2 트랜지스터(420) 내의 전하 저장 유닛(422)을 충전하는 본 발명의 실시예를 도시한 것이다. 도시된 구조는 도3(b)에 도시된 구조와 유사한 3개의 트랜지스터 셀의 부분이다. 도시된 방법은 이 특정 구조로 제한되는 것이 아니라 2개의 트랜지스터 구조 및 다른 유사한 구조에 사용될 수 있다는 것을 이해할 것이다.
도4(a)는 프로그래밍 공정의 시작에서 상황을 도시한 것이다. 데이터-의존 전압(VS)은 제1 트랜지스터(410)의 소스(413)에 인가된다. 제2 트랜지스터(420)의 드레인(421)은 더 높은 전압(VD)으로 유지된다. 이는 전자들이 2개의 트랜지스터들 을 통해서 도4(a)에서 처럼 좌에서 우로 흐르도록 한다. 트랜지스터(410, 420) 간의 총 전류는 제1 트랜지스터(410)를 제어하는 전류 미러 회로(도4(a)에 도시되지 않음)에 의해 일정하게 유지된다. 초기에, 전하 저장 유닛(412)에는 전하가 존재하지 않는다. 그러므로, 제2 트랜지스터(420)의 임피던스는 낮고 전압은 주로 제1 트랜지스터(410) 양단에 있다. 이는 도4(a)의 전압 프로필에서 도시된다. 2개의 장치들(VD-VS) 양단의 전압은 이 도면에서 제1 트랜지스터(410) 양단 전체에 있는 것으로서 도시된다. 전하 저장 유닛(422) 상에 전하가 존재하지 않고 전하 저장 유닛(422) 위의 스티어링 게이트(423)가 프로그래밍 동안 일정한 전압으로 유지될 때,, 제2 트랜지스터(420)는 완전히 턴온되기 때문에 제2 트랜지스터(420) 양단에는 전압이 존재하지 않는다. 스티어링 게이트(423) 상의 전압은 VD에 근접하게 되도록 선택된다.
제1 트랜지스터(410)에서 고전압 그래디언트는 제1 게이트(411) 아래의 제1 채널 영역(412)에서 핫 전자들을 발생시킨다. 전자들은 제1 채널 영역(412)을 통해서 이동하기 때문에 가속된다. 이들이 겪는 가속은 전압 그래디언트에 비례한다. 제1 채널 영역(412)으로부터 전하 저장 유닛(422)으로 이동시키는 충분한 에너지를 갖는 전자들을 "핫 전자"라고 간주한다. 전형적으로, 이는 에너지의 대략 3.2 전자-볼트를 필요로 한다. 이는 전자가 제1 게이트(411) 아래의 제1 채널 영역(412)에서 약 3.2 볼트의 전압을 통과시켜 전하 저장 유닛(422)에 도달하도록 충분한 에너지를 가져야 한다는 것을 의미한다. 제1 트랜지스터(410) 양단의 전압이 이보다 작 으면, 핫 전자의 발생은 감소된다. 제1 트랜지스터(410) 양단의 전압이 3.2볼트를 넘어서 증가되면, 핫 전자의 수는 증가된다. 셀의 초기 상태에서, 전하 저장 유닛(422)에 전하가 없고 VD-VS의 충분히 큰 전압 값으로 인해, 핫 전자는 제1 트랜지스터(410)에서 발생되어 제2 트랜지스터(420)의 전하 저장 유닛(422)에 공급된다.
전자가 전하 저장 유닛(422)에 공급될 때, 이는 도4(b)에 도시된 바와 같은 음으로 충전된다. 이 충전이 전하 저장 유닛(422) 아래의 제2 채널 영역(424)의 임피던스를 증가시킨다. 이 임피던스 때문에, 전압차는 제2 트랜지스터(420)의 소스(421) 및 드레인(421) 간에서 발생된다. 이는 제1 트랜지스터(410) 양단의 소스(413) 및 드레인(414) 간에서 전압을 강하시킨다. 이는 2개의 트랜지스터들(410, 420) 양단의 총 전압 차가 일정 (VD-VS)하게 유지되기 때문이고, 하나의 트랜지스터 양단의 전압은 다른 강하들 양단의 전압을 증가시킨다. 이는 도4(b)의 전압 프로필로 도시되는데, 여기서 V1은 2개의 트랜지스터(410, 420) 간의 지점에서의 전압이다. 초기에, 이 지점에서 전압은 VD와 동일하게 되는데, 그 이유는 제1 트랜지스터(410)는 고 임피던스를 갖고 제2 트랜지스터(420)는 저 임피던스를 갖기 때문이다. 제2 트랜지스터(420)의 임피던스가 증가되고 제1 트랜지스터(410)의 임피던스가 감소되기 때문에, V1은 VD 및 VS 간의 어떤 중간 전압으로 변화된다. 도4(b)의 전압 프로필에서, VD-V1은 전하 저장 유닛(422)의 충전으로 인한 제2 트랜지스터(420) 양단의 전압이다. V1-VS는 제1 트랜지스터(410) 양단의 이 결과의 전압이다.
제1 트랜지스터(410)의 소스(413) 및 드레인(414) 간의 전압이 감소될 때, 발생된 핫 전자의 수는 또한 감소된다. 이는 감소된 전압 그래디언트가 전하 저장 유닛(422)에 도달하도록 충분한 에너지를 갖는 많은 전자로서 제공되지 않기 때문이다. 전하 저장 유닛(422)에 도달하는데 필요로 되는 최소 에너지는 대략 3.2 전자 볼트이기 때문에, 3.2 볼트는 핫 전자 발생을 위한 차단 전압이다. 제1 트랜지스터(410)의 소스(413) 및 드레인(414)은 대략 3.2 볼트에 도달할 때, 핫 전자는 제1 트랜지스터(410)에서 더이상 발생되지 않고 핫 전자에 의한 전하 저장 유닛(422)의 충전은 중지된다. 그러므로, 이 공정은 자체-제한된다. 따라서, 최종 충전은 충전 전압이 인가되는 시간 길이에 좌우되지 않는다. 최종 충전은 거의 이 시간과 무관하다. 그러므로, 정확한 타이밍이 필요로 되지 않는다. 또한, 이 충전이 필요로 되는 레벨에서 자체 제한되기 때문에, 이 충전 레벨의 입증은 불필요하거나 적어도 이전 기술에서처럼 빈번하게 필요로 되지 않는다. 핫 전자의 발생을 위한 차단은 급작스럽게 될 수 없고 플로우팅 게이트의 충전은 이 지점이 도달된 후 저 레벨에서 계속될 수 있다는 것을 이해할 것이다. 그러나, 핫 전자 발생은 적어도 상당히 감소된다.
자체 제한 공정에 의해 전하 저장 유닛(422)에 저장되는 전하는 VD-VS의 함수이다. 여기서, VD는 일정하게 유지되어 이 전하가 VS, 즉 제1 트랜지스터(410)의 소스(413)에서의 전압을 따르도록 한다. 또한, 특정 전압을 소스(413)에 인가하면, 전하 저장 유닛(422)을 예측가능하게 충전시킨다. 전하 저장 유닛(422)은 충분한 전하가 이 공정을 중지하도록 발생될 때까지 계속 충전된다.이를 행하는데 필요로 되는 전하는 소스(VS)에 인가되는 전압의 함수이다. 자체-제한 공정을 위한 차단점은 제1 트랜지스터(420) 양단의 전압이 약 3.2볼트에 도달할 때이다. 이 지점에서, 제2 트랜지스터(420) 양단의 전압은 VD-VS -3.2이다. 그러므로, 전하 저장 유닛(422) 상의 최종 충전은 VD-VS-3.2에 비례한다. 그래서, 이 저장된 전하는 VS, 즉 사용된 프로그래밍 전압을 가변시킴으로써 상이한 레벨들로 설정될 수 있다. 따라서, 충전 프로세스는 사용되는 VS의 값에 대응하는 충전 레벨에서 자체 제한된다. 다상 시스템에서, 데이터-의존 전압은 각종 가능한 논리 상태들 중 한 상태를 표시한다. 아날로그 시스템에서, 데이터-의존 전압은 가능한 전압 레벨들의 연속으로부터의 임의의 전압일 수 있다. 전하 저장 유닛에서 충전 레벨은 2진이든 아날로그든 간에 특정 논리 상태에 대응한다. 아날로그 시스템에서, 데이터-의존 전압은 가능한 전압 레벨의 연속체로부터의 임의의 전압일 수 있다. 전하 저장 유닛에서 충전 레벨은 2진이든 아날로그든 간에 특정 논리 상태에 대응한다.
이 기술의 자체 제한 양상은 여러 장점들을 제공한다. 첫째로, 프로그램된 충전 레벨을 입증할 필요가 없다. 종래 기술은 전형적으로, 일련의 전압 펄스를 사용하여 전하 저장 유닛(422)을 충전시킨다. 전하 저장 유닛(422)의 과충전은 전하 저장 유닛이 필요로 되는 충전 상태에 있을 때 전압 펄스가 중지되지 않는 경우 발생될 수 있다. 과충전이 발생되지 않도록 하기 위해선, 전하 충전 유닛(422)의 충전이 입증 단계로 공지된 프로그래밍 루틴 동안 검사된다. 이는 프로그래밍 동안 여러번 행해질 수 있다. 이는 대단히 시간을 소모한다. 자체 제한 기술은 입증에 대한 필요성을 제거하거나 훨씬 적은 입증 단계를 필요로 하도록 이 입증 단계의 필요성을 감소시킨다.
제2 장점은 여러 셀들이 자체-제한 방법을 사용하여 상이한 레벨과 병렬로 프로그램될 수 있다는 것이다. 전형적인 종래 기술에서, 프로그래밍은 임계 시간에서 중지되어 과충전을 방지한다. 상이한 셀이 상이한 레벨로 프로그램되면, 이들 각각의 프로그래밍 신호는 상이한 시간에서 중지되어야 한다. 이는 병렬 프로그래밍을 곤란하게 한다. 본 실시예에서, 각 셀은 적절한 레벨에 도달할 때 충전을 중지할 것이다. 그러므로, 일군의 셀은 동일한 시간에서 충전될 수 있다.
메모리 셀은 또한 이 유형의 셀과 병렬로 판독될 수 있다. 일정 전압은 셀의 한 측에 인가될 수 있다. 그 후, 판독될 전하 저장 유닛(422)에 대응하는 스티어링 게이트(423)는 일정 전압으로 유지된다. 셀의 다른 2개의 트랜지스터는 턴온되는데, 즉, 이들은 충분한 전압을 공급받아 자신들 각각의 게이트 아래의 영역에서 낮은 임피던스를 발생시킨다.
도5(a)는 본 발명의 일 실시예를 도시한 것이다. 이 실시예는 하나의 트랜지스터가 전하 저장 유닛(522)을 갖는 2개의-트랜지스터 메모리 셀을 갖는다. 전류 미러 회로(530)는 제1 트랜지스터(T1)의 소스(513)에 접속되어 2개의 트랜지스터들(T1 및 T2)를 통해서 일정 전류를 제공한다. 전류 미러는 전압을 T1의 게이트(515)로 조절함으로써 전류를 제어하여 T1의 소스(513) 및 드레인(514) 간에 흐르는 전 류를 가변시킨다. 프로그래밍 상태 종속 전압(VS)은 또한 T1의 소스(513)에 접속된다. 이는 전하 저장 유닛(522)을 필요로 되는 상태로 프로그램하도록 사용된다. 일정 전압(VD-VS)은 2개의 트랜지스터들(T1, T2) 양단에 유지된다. 또한, 트랜지스터들 간의 전류는 일정하게 된다. 다른 말로서, 2개의 트랜지스터들의 총 저항은 일정하게 유지된다. T2의 저항은 초기에 제로에 근접하지만, 전하 저장 유닛(522)이 전하를 획득함에 따라서 증가된다. T2의 저항이 증가함에 따라서, T1의 저항은 일정 전류를 유지할 때 전류 미러 회로(530)에 의해 감소된다. 상술된 바와 같이, 이 공정은 자체-제한되는데, 그 이유는 트랜지스터(T1)의 저항이 어떤 레벨로 강하되고 소스(513) 및 드레인(514)간의 전압이 이에 따라서 강하되면, 핫 전자들이 더 이상 발생되지 않는 지점에 이르고 전하 저장 유닛(522)의 충전이 중지된다.
도5(b)는 본 발명의 또 다른 실시예를 도시한 것이다. 이는 2개의 전하 저장 유닛(522)을 갖는 3개의 트랜지스터 메모리를 갖는다. 전류 미러 회로(530)는 3개의 트랜지스터를 통해서 일정 전류를 제공한다. 이 전류는 T1의 게이트(515) 상의 전압을 제어함으로써 제어된다. 이 실시예에서, 단지 하나의 트랜지스터가 단번에 프로그램된다. 즉, 트랜지스터(T2 또는 T3) 중 하나가 프로그램될 때, 다른 한 트랜지스터는 완전히 턴온되어 완전히 도통되도록 한다. 예를 들어, T2가 프로그램되면, T3는 턴온되어 완전히 도통된다. 이 조건에서, 회로는 전류 미러(530) 및 T1에 접속되는 VS를 지닌 도5(a)의 회로처럼 작용한다. 도5(b)에 개요적으로 도시된 구조와 같은 3개의 트랜지스터 셀의 구조의 단면이 도2(b)에 도시되어 있다.
도6은 일정 전류를 제공하는데 사용될 수 있는 전류 미러 회로(630)를 도시한다. 전류 미러 회로(630)는 트랜지스터(T1)에 접속될 때 전류 미러를 형성한다. 이 전류 미러는 2개의 트랜지스터들(T1 및 T4)에 접속되는 기준 전류(Iref)를 갖는다. 트랜지스터들 중 한 트랜지스터(T1)는 핫 전자들을 발생시키기 위하여 사용되는 트랜지스터이다. 다른 트랜지스터(T4)는 T1과 동일하게 되도록 선택된다. 전류 미러 회로(630)는 T1의 소스 및 드레인(614) 간에서 흐르는 전류가 T4의 소스(642) 및 드레인(613) 간에서 흐르는 전류와 동일하게 되도록 한다. 즉, 전류는 기준 전류(Iref)와 동일하게 된다.
도7(a) 및 7(b)는 병렬로 셀의 프로그래밍 및 판독을 도시한 것이다. 이 셀은 도3(b)에 도시된 바와 같이 접속될 수 있다. 도7(a)는 프로그래밍의 시작에서 셀을 도시한 것이다. 최상부 상에, VD는 각 셀의 한 측에 인가된다. 이 전압은 각 비트 라인에 의해 인가된다. 예를 들어, VD는 6.5 볼트일 수 있다. 각 셀의 다른 단부에서 비트 라인에는 프로그래밍 전압이 공급된다. 도시된 예에서, 이 프로그래밍 전압은 0볼트, 1볼트 및 2볼트이다. 각 셀에서 프로그램되는 트랜지스터는 도면 7 (a)에서 상부 트랜지스터(720)이다. 트랜지스터(720)의 스티어링 게이트에는 과구동 전압이 공급된다. 이는 트랜지스터(750)를 턴온시키는데 충분한 전압이고 또한 프로그래밍 전압을 중간 트랜지스터(710)에 공급한다. 중간 트랜지스터(710)의 게이트는 전류 미러에 의해 제어되어 셀을 통해서 일정 전류, 예를 들어 1μA를 제공 한다. 프로그래밍의 시작에서, 트랜지스터(720)는 자신의 전하 저장 유닛에서 전하를 갖지 않는다. 그러므로, 이는 저 임피던스를 갖고, 소스에서 전압은 대략 드레인(VD)에서 전압과 동일하게 된다.
도7(b)는 프로그래밍의 끝에서 셀을 도시한 것이다. 각 셀의 중간 트랜지스터(710)는 소스 및 드레인 간에서 3.2볼트의 전압을 갖는다. 그러므로, 핫 전자는 더이상 발생되지 않고 충전은 중지된다. 각 프로그램된 트랜지스터(720)는 자신의 소스에서 상이한 전압을 갖고 자신의 전하 저장 유닛에서 상이한 전압을 갖는다. 그러므로, 각 트랜지스터는 상이한 임계 전압을 갖는다.
도7(c)는 판독 동안 셀을 도시한다. 일정 전압 VD은 셀의 한 측에 인가된다. 이는 프로그래밍을 위하여 사용되는 전압과 다른 전압일 수 있다. 예를 들어, 3.2 볼트는 판독동안 VD를 위하여 사용될 수 있다. 일정 전압은 프로그램된 트랜지스터의 게이트에 공급된다. 이 전압은 VPGM-3.2볼트이다. 게이트 전압이 프로그래밍 동안 사용되는 게이트 전압으로부터 3.2 볼트만큼 감소되기 때문에, 소스 전압은 3.2 볼트만큼 강하될 것이다. 이는 셀을 프로그램하는데 사용되는 전압과 동일하게 되는 각 프로그램된 트랜지스터의 소스에서 전압을 발생시킨다.
본 발명의 다른 실시예는 프로그래밍을 위한 다른 기술과의 자체-제한 기술의 하이브리드를 포함하여 가능하다. 예를 들어, 자체-제한 기술은 자신의 타겟 레벨에 근접하게 셀을 고속으로 프로그램하는데 사용될 수 있다. 그 후, 최종 프로그래밍은 종래 기술에 의해 완료될 수 있다. 종래 기술은 전압 펄스를 사용하여 전하 저장 유닛을 프로그램한다. 필요로 되는 충전 레벨을 성취하도록, 이 전압은 타겟에 근접할 때 입증된다. 그러므로, 프로그래밍은 프로그램하기 위하여 펄스된 전압을 인가하는 것과 타겟에 근접한지를 알기 위하여 전압을 판독하는 것 간을 교대로 하는 것을 포함한다. 이는 시간을 소모하지만 매우 정확하게 행해질 수 있다. 하이브리드 기술은 여전히, 자체 제한 기술의 일부 시간 절약을 제공하지만, 또한 더 큰 프로그래밍 정확도와 같은 종래 기술의 일부 장점들을 가질 수 있다.
상술된 실시예들은 프로그래밍, 소거 및 판독의 종래 기술과 결합되어 메모리의 속도를 개선시킨다. 이들 기술은 상술된 특정 기술로 제한되는 것이 아니라 다른 유사한 구조들에서 적용될 수 있다. 서술된 구조는 도시된 특정 방법들에 사용하도록 제한되지 않는다. 이들은 본원에 서술되지 않은 다른 애플리케이들에 사용될 수 있다.

Claims (19)

  1. 전하 저장 유닛을 갖는 제2 트랜지스터에 전기적으로 접속된 제1 트랜지스터를 포함하며 메모리 셀을 프로그램 하는 단계를 포함하는 메모리 셀을 프로그램하는 방법에 있어서,
    상기 메모리 셀을 프로그램 하는 단계는,
    프로그래밍 전압을 상기 셀로 공급하는 단계;
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 간에 일정 전류를 제공하는 단계;
    상기 제2 트랜지스터의 상기 전하 저장 유닛을 소정 레벨로 충전하기 위하여 상기 제1 트랜지스터에서 핫 전자를 발생시키는 단계; 및,
    상기 전하 저장 유닛의 전하 레벨이 소정 레벨의 마진 내에 도달할 때 핫 전자의 발생을 중지 또는 실질적으로 중지하도록 상기 전하 저장 유닛의 전하 레벨 증가에 응답하여 상기 일정 전류의 프로그래밍 전압을 변경함이 없이 핫 전자 발생을 감소시키는 단계;
    를 포함하는 메모리 셀 프로그램 방법.
  2. 제1항에 있어서, 상기 제1 트랜지스터는 기준 전류를 갖는 전류 미러 회로에 의해 제어되어 상기 제1 트랜지스터는 상기 제1 트랜지스터 및 상기 제2 트랜지스터 간에 흐르는 전류가 기준 전류와 실질적으로 동일하게 되도록 제어되는 메모리 셀 프로그램 방법.
  3. 제1항에 있어서, 상기 소정 충전 레벨은 2진 논리 상태를 표시하는 메모리 셀 프로그램 방법.
  4. 제1항에 있어서, 상기 소정 충전 레벨은 다수의 이와 같은 논리 상태로부터 선택되는 다상 논리 상태를 표시하는 메모리 셀 프로그램 방법.
  5. 제1항에 있어서, 상기 프로그래밍 전압을 상기 셀로 공급하는 단계는 상기 소정 레벨을 성취하기 위하여 상기 프로그래밍 전압을 램핑 또는 펄싱하는 단계 중 적어도 한 단계를 포함하는 메모리 셀 프로그램 방법.
  6. 제1항에 있어서, 상기 전하 저장 유닛의 충전을 입증하는 입증 단계를 더 포함하는 메모리 셀 프로그램 방법.
  7. 삭제
  8. 제6항에 있어서, 상기 메모리 셀을 프로그램 하는 단계 및 상기 입증 단계를 다수 회 수행하는 것을 더 포함하는 메모리 셀 프로그램 방법.
  9. 소스, 드레인, 채널 영역 및 게이트를 갖는 제1 트랜지스터 및 소스, 드레인, 채널 영역, 전하 저장 유닛 및 스티어링 게이트를 갖는 제2 트랜지스터를 포함하는 메모리 셀을 프로그램하는 방법으로서, 상기 제1 트랜지스터의 드레인은 상기 제2 트랜지스터의 소스에 전기적으로 결합되는, 메모리 셀 프로그램 방법에 있어서,
    제1 고정된 전압을 상기 제2 트랜지스터의 드레인에 인가하는 단계;
    제2 고정된 전압을 상기 제2 트랜지스터의 상기 스티어링 게이트에 인가하는 단계;
    상기 제1 트랜지스터의 드레인 및 상기 제2 트랜지스터의 소스 간에서 일정 전류를 발생시키기 위하여 상기 제1 트랜지스터의 게이트 상의 전압을 제어하는 단계; 및
    상기 전하 저장 유닛을 프로그램하기 위해 상기 제1 트랜지스터에서 핫 전자를 초기에 발생시키는 데 충분하게 상기 제1 트랜지스터의 소스에 데이터-의존 전압을 인가하는 단계를 포함하고,
    상기 제1 트랜지스터의 소스에 데이터-의존 전압을 인가하는 단계에서, 상기 전하 저장 유닛이 충전되면서, 상기 핫 전자 발생이 감소되고 상기 전하 저장 유닛의 충전이 감소되는 메모리 셀 프로그램 방법.
  10. 제9항에 있어서, 상기 데이터-의존 전압은 소스, 드레인, 채널 영역, 전하 저장 유닛 및 스티어링 게이트를 갖는 제3 트랜지스터를 통해서 상기 제1 트랜지스터의 소스에 인가되며, 상기 제3 트랜지스터의 드레인은 상기 제1 트랜지스터의 소스에 접속되고 상기 제3 트랜지스터의 소스는 상기 데이터 의존 전압에 접속되며, 상기 방법은 상기 제3 트랜지스터의 소스 및 드레인 간에서 저 임피던스를 발생시 키도록 상기 제3 트랜지스터의 게이트에 전압을 인가하는 단계를 더 포함하는 메모리 셀 프로그램 방법.
  11. 제9항에 있어서, 상기 제1 트랜지스터의 게이트는 메모리 어레이의 워드 라인에 접속되는 메모리 셀 프로그램 방법.
  12. 제9항에 있어서, 상기 제2 트랜지스터의 드레인은 메모리 어레이의 비트 라인에 접속되는 메모리 셀 프로그램 방법.
  13. 제10항에 있어서, 상기 제3 트랜지스터의 소스는 메모리 어레이의 비트 라인에 접속되는 메모리 셀 프로그램 방법.
  14. 제9항에 있어서, 상기 제2 트랜지스터의 소스에 상기 데이터 의존 전압 펄스를 램핑하거나 펄싱하는 단계 중 적어도 한 단계를 더 포함하는 메모리 셀 프로그램 방법.
  15. 제9항에 있어서, 적어도 상기 전하 저장 유닛의 충전 레벨을 입증하는 입증 단계를 더 포함하는 메모리 셀 프로그램 방법.
  16. 트랜지스터의 채널 영역이 인접하도록 전기적으로 접속되는 2개 이상의 트랜 지스터를 갖는 메모리 셀을 프로그램하는 프로그래밍 회로에 있어서,
    상기 메모리 셀의 제1 트랜지스터를 통해서 일정 전류를 제공하도록 상기 메모리 셀의 제1 트랜지스터로 전류 미러를 형성하는 전류 미러 회로; 및,
    상기 메모리 셀에 접속되는 데이터-의존 전압원;
    을 포함하는 메모리 셀 프로그램하는 프로그래밍 회로.
  17. 제16항에 있어서, 상기 데이터-의존 전압은 상기 제1 트랜지스터에 공급되는 메모리 셀 프로그램하는 프로그래밍 회로.
  18. 제16항에 있어서, 상기 전류 미러 회로는:
    상기 제1 트랜지스터와 실질적으로 유사한 트랜지스터; 및,
    일정 전류원;
    을 포함하는 메모리 셀 프로그램하는 프로그래밍 회로.
  19. 트랜지스터의 전하 저장 유닛을 타겟 레벨로 충전하는 방법에 있어서,
    상기 전하 저장 유닛을 충전하도록 핫 전자를 발생시키는 단계를 포함하되, 상기 핫 전자를 발생시키는 단계에서 프로그래밍 전압이 트랜지스터에 공급되고 일정한 전류 레벨이 상기 트랜지스터로 제공되며,
    상기 트랜지스터에 공급된 상기 프로그래밍 전압 및 상기 트랜지스터로 제공된 상기 일정한 전류 레벨은 유지되면서, 상기 전하 저장 유닛의 충전에 응답하여 상기 핫 전자의 발생이 감소되어 충전 레벨이 상기 타겟 레벨에 근접할 때 상기 핫 전자 발생이 중지되는 충전 방법.
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