KR101085271B1 - 표시 디바이스용 Ａｌ 합금막, 표시 디바이스 및 스퍼터링 타깃 - Google Patents

표시 디바이스용 Ａｌ 합금막, 표시 디바이스 및 스퍼터링 타깃 Download PDF

Info

Publication number
KR101085271B1
KR101085271B1 KR1020097011088A KR20097011088A KR101085271B1 KR 101085271 B1 KR101085271 B1 KR 101085271B1 KR 1020097011088 A KR1020097011088 A KR 1020097011088A KR 20097011088 A KR20097011088 A KR 20097011088A KR 101085271 B1 KR101085271 B1 KR 101085271B1
Authority
KR
South Korea
Prior art keywords
film
atomic
alloy
alloy film
display device
Prior art date
Application number
KR1020097011088A
Other languages
English (en)
Other versions
KR20090083427A (ko
Inventor
히로시 고또오
가쯔후미 도미히사
아야 히노
히로유끼 오꾸노
준이찌 나까이
노부유끼 가와까미
모또따까 오찌
Original Assignee
가부시키가이샤 고베 세이코쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 고베 세이코쇼 filed Critical 가부시키가이샤 고베 세이코쇼
Priority claimed from PCT/JP2007/072832 external-priority patent/WO2008066030A1/ja
Publication of KR20090083427A publication Critical patent/KR20090083427A/ko
Application granted granted Critical
Publication of KR101085271B1 publication Critical patent/KR101085271B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53219—Aluminium alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명은 기판 상에서, 도전성 산화막에 직접 접속하는 표시 디바이스용 Al 합금막이며, Al 합금막은 Ge를 0.05 내지 0.5원자％ 함유하고, Gd와 La 중 하나 이상을 합계 0.05 내지 0.45원자％ 함유하는 표시 디바이스용 Al 합금막, 이것을 사용한 표시 디바이스 및 표시 디바이스용 스퍼터링 타깃을 제공한다. 본 발명의 Al 합금막은 배리어 메탈을 설치하지 않고, 도전성 산화막과 Al 합금막을 직접 접속시켜도, 도전성 산화막과 Al 합금막 사이의 밀착성이 높고, 콘택트 저항률이 낮고, 바람직하게는 드라이 에칭성도 우수하다.
표시 디바이스, 스퍼터링 타깃, Al 합금막, 도전성 산화막, TFT 기판

Description

표시 디바이스용 Ａｌ 합금막, 표시 디바이스 및 스퍼터링 타깃 {Al ALLOY FILM FOR DISPLAY DEVICE, DISPLAY DEVICE, AND SPUTTERING TARGET}
본 발명은 액정 디스플레이, 반도체, 광학 부품 등에 사용되는 표시 디바이스용 Al 합금막, 표시 디바이스 및 표시 디바이스용 스퍼터링 타깃에 관한 것으로, 특히 Al 합금막을 구성 요소로서 포함하는 신규의 배선 재료에 관한 것이다.
소형의 휴대 전화로부터, 30인치를 넘는 대형의 텔레비전에 이르기까지 다양한 분야에 사용되는 액정 표시 장치(액정 표시 디바이스)는 화소의 구동 방법에 의해, 단순 매트릭스형 액정 표시 장치와 액티브 매트릭스형 액정 표시 장치로 나누어진다. 이 중, 스위칭 소자로서 박막 트랜지스터(Thin Film Transistor, 이하 TFT라고 칭함)를 갖는 액티브 매트릭스형 액정 표시 장치는 고정밀도의 화질을 실현할 수 있어, 고속의 화상 등에도 대응할 수 있으므로, 범용되고 있다.
도 1을 참조하면서 액티브 매트릭스형 액정 표시 장치에 적용되는 대표적인 액정 디스플레이의 구성 및 동작 원리를 설명한다. 여기서는, 활성 반도체층으로서 수소화 아몰퍼스 실리콘을 사용한 TFT 기판(이하, 아몰퍼스 실리콘 TFT 기판이라고 칭하는 경우가 있음)의 예를 대표적으로 설명하지만, 이것으로 한정되지 않고, 폴리실리콘을 사용한 TFT 기판이라도 좋다.
도 1에 도시한 바와 같이, 액정 디스플레이는 TFT 기판(1)과, TFT 기판(1)에 대향하여 배치된 대향 기판(2)과, TFT 기판(1)과 대향 기판(2) 사이에 배치되어, 광변조층으로서 기능하는 액정층(3)을 구비하고 있다. TFT 기판(1)은 절연성의 유리 기판(1a) 상에 배치된 TFT(4), 투명 화소 전극(5), 주사선이나 신호선을 포함하는 배선부(6)를 갖고 있다. 투명 화소 전극(5)은 산화인듐(In2O3) 중에 산화주석(SnO)을 10질량％ 정도 포함하는 산화인듐ㆍ주석(ITO)막 등의 도전성 산화막으로 형성되어 있다. TFT 기판(1)은 TAB 테이프(12)를 통해 연결된 드라이버 회로(13) 및 제어 회로(14)에 의해 구동된다.
대향 기판(2)은 TFT 기판(1)측에, 절연성의 유리 기판(1b)의 전체면에 형성된 공통 전극(7)과, 투명 화소 전극(5)에 대향하는 위치에 배치된 컬러 필터(8)와, TFT 기판(1) 상의 TFT(4) 및 배선부(6)에 대향하는 위치에 배치된 차광막(9)을 갖고 있다. 대향 기판(2)은 액정층(3)에 포함되는 액정 분자(도시하지 않음)를 소정의 방향으로 배향시키기 위한 배향막(11)을 더 갖고 있다.
TFT 기판(1) 및 대향 기판(2)의 외측[액정층(3)측과는 반대측]에는 각각 편광판(10)이 배치되어 있다.
액정 디스플레이는 대향 전극(도시하지 않음)과 투명 화소 전극(5) 사이에 형성되는 전계에 의해 액정층(3)에 있어서의 액정 분자의 배향 방향이 제어되어, 액정층(3)을 통과하는 광이 변조된다. 이에 의해, 대향 기판(2)을 투과하는 광의 투과량이 제어되어 화상이 표시된다.
다음에, 도 2를 참조하면서 액정 디스플레이에 적절하게 사용되는 종래의 아몰퍼스 실리콘 TFT 기판의 구성 및 동작 원리를 상세하게 설명한다. 도 2는 도 1 중, A의 주요부 확대도이다.
도 2에 도시한 바와 같이, 유리 기판(도시하지 않음) 상에는 주사선(게이트 배선)(25)이 형성되고, 주사선(25)의 일부는 TFT의 온ㆍ오프를 제어하는 게이트 전극(26)으로서 기능한다. 게이트 전극(26)을 덮도록 하여 게이트 절연막(실리콘 질화막)(27)이 형성되어 있다. 게이트 절연막(27)을 통해 주사선(25)과 교차하도록 신호선(소스-드레인 배선)(34)이 형성되고, 신호선(34)의 일부는 TFT의 소스 전극(28)으로서 기능한다. 게이트 절연막(27) 상에 아몰퍼스 실리콘 채널막(활성 반도체막, 도시하지 않음), 신호선(소스-드레인 배선)(34), 층간 절연 실리콘 질화막(보호막)(30)이 순차적으로 형성되어 있다. 이 타입은 일반적으로 보텀 게이트형이라고도 불린다.
아몰퍼스 실리콘 채널막은 P(인)가 도프되어 있지 않은 고유층[i층, 논도핑(non-dopping)층이라고도 불림]과, P가 도프된 도프트(dopped)층(n층)으로 구성되어 있다. 게이트 절연막(27) 상의 화소 영역에는, 예를 들어 In2O3 중에 SnO를 포함하는 ITO막에 의해 형성된 투명 화소 전극(5)이 배치되어 있다. TFT의 드레인 전극(29)은 투명 화소 전극(5)에 전기적으로 접속되어 있다.
주사선(25)을 통해 게이트 전극(26)에 게이트 전압이 공급되면, TFT(4)는 온 상태가 되고, 미리 신호선(34)에 공급된 구동 전압은 소스 전극(28)으로부터 드레 인 전극(29)을 통해 투명 화소 전극(5)으로 공급된다. 그리고, 투명 화소 전극(5)에 소정 레벨의 구동 전압이 공급되면, 도 1에서 설명한 바와 같이, 투명 화소 전극(5)과 대향 전극 사이에 전위차가 발생하는 결과, 액정층(3)에 포함되는 액정 분자가 배향되어 광변조가 행해진다.
TFT 기판(1)에 있어서, 투명 화소 전극(5)에 전기적으로 접속되는 신호선(화소 전극용 신호선), 소스 전극(28)-드레인 전극(29)에 전기적으로 접속되는 소스-드레인 배선(34), 게이트 전극(26)에 전기적으로 접속되는 주사선(25)은 전기 저항률이 낮고, 미세 가공이 용이한 것 등의 이유에 의해, 모두 순Al, 또는 Al-Nd 등의 Al 합금의 박막(이하, 배경 기술의 란에 있어서 Al계 박막이라고 칭함)으로 형성되어 있고, 그 위 및 그 아래에는, 도 2에 도시한 바와 같이 Mo, Cr, Ti, W 등의 고융점 금속으로 이루어지는 배리어 메탈층(51, 52, 53, 54)이 형성되어 있다.
여기서, 투명 화소 전극(5)에 대해, 배리어 메탈층(54)을 통해 Al계 박막을 접속하는 이유는, Al계 박막을 투명 화소 전극(5)과 직접 접속하면 접속 저항(콘택트 저항)이 상승하여 화면의 표시 품위가 저하되기 때문이다. 즉, 투명 화소 전극에 직접 접속하는 배선을 구성하는 Al은 매우 산화되기 쉬워, 액정 디스플레이의 성막 과정에서 발생하는 산소나 성막 시에 첨가하는 산소 등에 의해, Al계 박막과 투명 화소 전극의 계면에 Al 산화물의 절연층이 생성되기 때문이다. 또한, 투명 화소 전극을 구성하는 ITO는 도전성의 금속 산화물이지만, 상기와 같이 하여 생성된 Al 산화물층에 의해, 전기적인 오믹 접속을 행할 수 없다.
그런데, 배리어 메탈층을 형성하기 위해서는, 게이트 전극이나 소스 전극, 또는 드레인 전극의 형성에 필요한 성막용 스퍼터 장치에 추가하여, 배리어 메탈 형성용 성막 챔버를 여분으로 장비해야만 한다. 액정 디스플레이의 대량 생산에 수반하여 저비용화가 진행됨에 따라서, 배리어 메탈층의 형성에 수반하는 제조 비용의 상승이나 생산성의 저하는 경시할 수 없게 되어 가고 있다.
그래서, 배리어 메탈층의 형성을 생략할 수 있어, Al계 박막을 투명 화소 전극에 직접 접속하는 것이 가능한 전극 등의 배선 재료나 제조 방법이 제안되어 있다.
예를 들어, 특허 문헌 1에는 투명 화소 전극의 재료로서, 산화인듐에 산화아연을 10질량％ 정도 포함하는 산화인듐 아연(IZO)막을 사용한 기술이 개시되어 있다. 그러나, 이 기술에 따르면, 현재, 가장 보급되어 있는 ITO막을 IZO막으로 변경해야만 하므로, 재료 비용이 상승한다.
특허 문헌 2에는 드레인 전극에 플라즈마 처리나 이온 주입을 행하여, 드레인 전극의 표면을 개질하는 방법이 개시되어 있다. 그러나, 이 방법에 따르면, 표면 처리를 위한 공정이 부가되므로, 생산성이 저하된다.
또한, 특허 문헌 3에는 게이트 전극, 소스 전극 및 드레인 전극으로서, 순Al 또는 Al의 제1층과, 순Al 또는 Al에 N, O, Si, C 등의 불순물을 포함하는 제2층을 사용하는 방법이 개시되어 있다. 이 방법에 따르면, 게이트 전극, 소스 전극 및 드레인 전극을 구성하는 박막을 동일한 성막 챔버를 사용하여 연속해서 형성할 수 있다고 하는 이점은 있으나, 상술한 불순물을 포함하는 제2층을 형성하는 공정이 여분으로 증가한다. 또한, 소스-드레인 배선에 불순물을 도입하는 과정에서, 불순 물이 혼입된 막과 혼입되어 있지 않은 막의 열팽창 계수의 차에 기인하여, 챔버의 벽면으로부터 소스-드레인 배선의 퇴적물이 조각으로서 박리되어 떨어지는 현상이 빈번하게 발생한다. 이 현상을 방지하기 위해, 성막 공정을 빈번하게 정지하여 메인터넌스를 행할 필요가 있어, 생산성이 현저하게 저하된다.
이와 같은 사정에 감안하여, 배리어 메탈층의 생략을 가능하게 하는 동시에, 공정수를 늘리지 않고 간략화하여, Al 합금막을 투명 화소 전극에 대해 직접 또한 확실하게 접속할 수 있는 방법이 개시되어 있다(특허 문헌 4). 특허 문헌 4에서는 합금 성분으로서, Au, Ag, Zn, Cu, Ni, Sr, Ge, Sm 및 Bi로 이루어지는 군으로부터 선택되는 적어도 1종을 0.1 내지 6원자％ 포함하는 Al 합금을 사용하고 있고, 이들 합금 성분의 적어도 일부를 당해 Al 합금막과 투명 화소 전극의 계면에서 석출물 또는 농화층으로서 존재시킴으로써 상기 과제를 해결하고 있다.
특허 문헌 4에 있어서, 예를 들어 Al-Ni계 합금의 경우, 250℃에서 30분 열처리한 후의 전기 저항률은 Al-2원자％ Ni에서 3.8μΩㆍ㎝, Al-4원자％ Ni에서 5.8μΩㆍ㎝, Al-6원자％ Ni에서 6.5μΩㆍ㎝로 낮다. 이와 같이 전기 저항률이 낮게 억제된 Al 합금막을 사용하면, 표시 디바이스의 소비 전력을 적게 할 수 있으므로, 매우 유용하다. 또한, 전극 부분의 전기 저항률이 내려가면, 전기 저항과 전기 용량의 곱에 의해 결정되는 시정수도 작아지므로, 표시 패널을 대형화하는 경우에도 고도의 표시 품위를 유지하는 것이 가능해진다. 그러나, 상기 Al-Ni계 합금의 내열 온도는 모두 대략 150 내지 200℃로 낮다.
그래서, 특허 문헌 5에는 박막 트랜지스터와 투명 화소 전극을 갖고, Al 합 금막과 도전성 산화막이, 고융점 금속을 통하지 않고 직접 접속하여, 그 직접 접속 계면에 Al 합금 성분의 일부 또는 전부가 석출 혹은 농화되어 존재하는 박막 트랜지스터 기판이 개시되어 있다. Al 합금막은 합금 성분으로서, 그룹 α에 속하는 원소를 0.1원자％ 이상 6원자％ 이하 및 그룹 X에 속하는 원소를 0.1원자％ 이상 2.0원자％ 이하의 범위에서 함유하는 Al-α-X 합금으로 이루어지고, 그룹 α는 Ni, Ag, Zn, Cu 및 Ge로 이루어지는 군으로부터 선택되는 적어도 1종의 원소이고, 그룹 X는 Mg, Cr, Mn, Ru, Rh, Pd, Ir, Pt, La, Ce, Pr, Gd, Tb, Sm, Eu, Ho, Er, Tm, Yb, Lu 및 Dy로 이루어지는 군으로부터 선택되는 적어도 1종의 원소인 박막 트랜지스터 기판이다.
이 박막 트랜지스터 기판을 사용하면, 배리어 메탈층의 생략이 가능해지는 동시에, 공정수를 늘리지 않고, Al 합금막을 도전성 산화막으로 이루어지는 화소 전극에 대해 직접적이고 또한 확실하게 접속할 수 있는 것으로 되어 있다. 또한, Al 합금막에 대해, 예를 들어 약 100℃ 이상의 300℃ 이하의 낮은 열처리 온도를 적용한 경우에도, 화소 전극 사이의 전기 저항률의 저감과 우수한 내열성을 달성할 수 있다고 되어 있다. 구체적으로는, 예를 들어 250℃×30분 등의 저온의 열처리를 채용한 경우라도, 힐록(hillock) 등의 결함을 발생하는 경우가 없어, 당해 Al계 합금 박막의 전기 저항률로 7μΩㆍ㎝ 이하를 달성할 수 있다고 기재되어 있다.
또한, 특허 문헌 6에는 첨가 원소로서 Ge를 0.2 내지 1.5원자％ 함유하고, 또한 Ni를 0.2 내지 2.5원자％ 함유하고, 잔량부가 Al로 이루어지는 배선막용 Al 합금막이 기재되어 있으나, 특허 문헌 6의 표 1에 따르면, 낮은 전기 저항률과 양 호한 표면 상태의 양쪽을 만족시키는 것은 어렵다.
한편, 최근에는 액정 디스플레이의 고화질화, 고선명화와 함께 Al 합금막 전극용 배선의 미세화(선 폭의 미세화)가 진행되고 있고, 이것에 수반하여 배선 형성의 방법은 종래 범용되어 온 웨트 에칭법(약액에 의한 에칭에 의해 배선 패터닝을 행하는 방법)으로부터, 드라이 에칭법(반응성 플라즈마에 의한 에칭에 의해 배선 패터닝을 행하는 방법)으로 이행하고 있다. 웨트 에칭법에서는 약액이 패터닝의 마스크인 레지스트의 하측으로 돌아 들어가 배선 측벽을 에칭하는 「사이드 에칭」이라고 불리는 현상이 발생하므로, 배선 치수ㆍ형상의 정밀한 제어가 어렵다. 이에 대해, 드라이 에칭법으로는 정밀한 에칭을 행할 수 있으므로, 배선의 미세 가공에 우수하다. 드라이 에칭에 따르면, 선 폭이 2㎛ 이하인 미세 배선을 형성할 수 있다. 또한, TFT 제작에 있어서의 모든 에칭 공정을 드라이 에칭할 수 있으면, 생산성의 향상도 기대된다.
그래서, 드라이 에칭 처리에 적합한 전극용 막/배선용 막으로서, 특허 문헌 7에, Al에 Nd를 0.1원자％ 초과 내지 1.0원자％ 함유하는 Al-Nd계 합금 박막이 개시되어 있다. 단, 이 Al 합금 박막은 투명 화소 전극에 대해 직접 접속할 수 있는 것은 아니다.
특허 문헌 1 : 일본 특허 출원 공개 평11-337976호 공보
특허 문헌 2 : 일본 특허 출원 공개 평11-283934호 공보
특허 문헌 3 : 일본 특허 출원 공개 평11-284195호 공보
특허 문헌 4 : 일본 특허 출원 공개 제2004-214606호 공보
특허 문헌 5 : 일본 특허 출원 공개 제2006-261636호 공보
특허 문헌 6 : 일본 특허 출원 공개 제2005-171378호 공보
특허 문헌 7 : 일본 특허 출원 공개 제2004-55842호 공보
최근, 수율의 개선 및 생산성 향상의 관점에서 표시 디바이스를 제조할 때의 프로세스 온도가 점점 저온화되는 경향이 있다. 예를 들어, 아몰퍼스 실리콘 TFT의 소스-드레인 전극 재료에는 낮은 전기 저항률이 높은 내열성이 요구되고 있고, 그 요구 스펙은, 지금까지는 전기 저항률로 7μΩㆍ㎝ 정도 이하, 내열 온도가 250℃ 정도로 되어 있다. 이 내열 온도는 소스-드레인 전극에 대해 제조 공정에서 가해지는 최고 온도에 의해 정해지고, 이 최고 온도는 전극 상에 보호막으로서 형성하는 절연막의 형성 온도로 되어 있다. 최근에는 성막 기술의 향상에 의해 저온에서도 원하는 절연막을 얻는 것이 가능해지고, 특히 소스-드레인 전극 상의 보호막에서는 220℃ 정도에서의 성막도 가능하게 되어 있다.
그로 인해, 드레인 전극과 투명 화소 전극을 직접 접속할 수 있는 배선 재료인 것에 추가하여, 내열 온도는 220℃ 레벨이고, 또한 전기 저항률은 4.5μΩㆍ㎝ 정도 이하로, 전기 저항률이 충분히 낮고, 바람직하게는 드라이 에칭성에도 우수한 것이 요구되고 있다.
그러나, 이와 같은 낮은 전기 저항률과 높은 내열성을 겸비하고 있고, 바람직하게는 드라이 에칭성에도 우수한, 투명 화소 전극과 직접 접속할 수 있는 Al계의 배선 재료는 개시되어 있지 않다.
예를 들어, 전술한 일본 특허 출원 공개 제2004-214606호 공보에 개시된 Al 합금막은 낮은 전기 저항률을 구비하고 있으나, 내열 온도는 낮다.
또한, 전술한 일본 특허 출원 공개 제2006-261636호 공보에 개시된 Al 합금막에서도, 250℃에서의 가열에서 7μΩㆍ㎝ 정도로 충분하다고는 할 수 없다.
이와 같이 종래의 Al-Nd 합금 등의 Al 합금막에서는, 프로세스 온도가 낮아지면, 이하에 나타내는 바와 같이 금속간 화합물의 석출 및 결정 성장이 충분히 진행되지 않으므로, 낮은 전기 저항률을 얻을 수 없고, Nd의 첨가량을 줄이면 프로세스 온도가 낮아져도 낮은 전기 저항률은 얻을 수 있으나, 석출물이 적어, 결정 성장이 진행되어, 힐록이 발생하기 쉽고, 내열 온도가 저하된다고 생각된다.
이하, 이 점에 대해, 상세하게 설명한다.
Al 합금막은, 일반적으로 스퍼터링법에 의해 형성되지만, 이 방법에 따르면, Al 중에 고용 한계를 초과하여 첨가된 합금 성분은 강제 고용 상태로 존재한다. 고용 상태의 합금 원소를 포함하는 Al 합금의 전기 저항률은 일반적으로 순Al보다도 높다. 이에 대해, 고용 한계를 초과하여 합금 원소를 포함하는 Al 합금막은 가열하면 합금 성분이 금속간 화합물로서 입계에 석출되고, 더 가열하면 Al의 재결정이 진행되어 Al의 결정 성장이 일어난다. 이때의 금속간 화합물의 석출 온도 및 결정 성장의 온도는 합금 원소에 따라서 상이하지만, 결국, 합금 성분(금속간 화합물)의 석출과 결정 성장에 의해, 당해 Al 합금막의 전기 저항률은 저하되게 된다.
가열에 의해 결정 성장이 진행되면 막 내부의 압축 응력은 커지지만, 더 가열하여 결정 성장이 진행되면, 결국에는 견딜 수 없게 되어, 응력 완화를 위해, Al이 막 표면으로 확산되어 힐록(혹 형상의 돌기물)이 발생한다. 합금화는 입계에 석출된 금속간 화합물에 의해 Al의 확산을 억제하고 힐록의 발생을 방지하여, 내열성을 높인다고 하는 작용을 갖고 있다. 종래에는 이러한 현상을 이용하여 합금 성분의 석출과 결정 성장의 진행을 도모하여, Al 합금막의 전기 저항률의 저감과 고내열성의 양립을 도모해 왔다.
그런데, 상기와 같이 프로세스 온도가 낮아지면, 종래의 합금 성분에서는 금속간 화합물의 석출이 충분히 일어나지 않고, 그 결과, 결정 성장도 진행되지 않게 되어, 전기 저항률을 저감시키기 어려워진다고 생각된다.
상기에서는 액정 표시 장치를 대표적으로 예로 들어 설명하였으나, 전술한 과제는 액정 표시 장치로 한정되지 않고, 아몰퍼스 실리콘 TFT 기판에 공통적으로 나타난다. 또한, 상기 과제는 TFT의 반도체층으로서, 아몰퍼스 실리콘 외에, 다결정 실리콘을 이용한 경우에도 나타난다.
한편, 전술한 바와 같이, Al 합금막은 상기 특성 외에, 드라이 에칭성이 우수한 것도 요구되고 있으나, 이들의 특성을 모두 겸비한 Al 합금 박막은 아직 제공되어 있지 않다.
본 발명은 이와 같은 사정에 착안하여 이루어진 것이며, 그 목적은 배리어 메탈층의 생략을 가능하게 하는 동시에, 공정수를 늘리지 않고 간략화하여, Al 합금막을 도전성 산화막으로 이루어지는 투명 화소 전극에 대해 직접 또한 확실하게 접속하는 것뿐만 아니라, Al 합금막에 대해, 보다 낮은 열처리 온도를 보다 단시간에 적용한 경우라도, 투명 화소 전극 사이의 전기 저항률의 저감과 우수한 내열성을 달성할 수 있고, 바람직하게는 드라이 에칭성에도 우수한 기술을 제공하는 데 있다. 구체적으로는, 전기 저항률과 내열성의 목표로서, 예를 들어 220℃ × 20분 등의, 보다 단시간이고 또한 보다 저온의 열처리를 채용한 경우라도, 힐록 등의 결함이 발생하지 않아, 당해 Al계 합금 박막의 전기 저항률을 한층 낮게 할 수 있고, 처리 온도의 저온화에 적합한 TFT 기판 및 표시 디바이스를 제공하는 것 및 당해 표시 디바이스의 제조에 유용한 Al계 합금 박막 형성용 스퍼터링 타깃을 제공하는 데 있다.
상기 과제를 해결할 수 있었던 본 발명의 표시 디바이스용 Al 합금막은 기판 상에서, 도전성 산화막에 직접 접속하는 표시 디바이스용 Al 합금막이며, 상기 Al 합금막은 Ge를 0.05 내지 0.5원자％ 함유하고, Gd와 La 중 하나 이상을 합계 0.05 내지 0.45원자％ 함유하는 것이다. Gd, La는 각각 단독으로 0.05 내지 0.45원자％ 함유되어도 좋고, 합계 0.05 내지 0.45원자％ 함유되어도 좋다.
상기 과제를 해결할 수 있었던 본 발명의 다른 표시 디바이스용 Al 합금막은 기판 상에서, 비정질 Si층 또는 다결정 Si층에 직접 접속하는 표시 디바이스용 Al 합금막이며, 상기 Al 합금막은 Ge를 0.05 내지 0.5원자％ 함유하고, Gd와 La 중 하나 이상을 합계 0.05 내지 0.45원자％ 함유하는 것이다. Gd, La는 각각 단독으로 0.05 내지 0.45원자％ 함유되어도 좋고, 합계 0.05 내지 0.45원자％ 함유되어도 좋다.
여기서, Gd와 La 중 하나 이상을 합계 0.05 내지 0.35원자％ 함유하는 표시 디바이스용 Al 합금막으로 하면, 드라이 에칭 특성도 더욱 높아지게 된다.
상기 표시 디바이스용 Al 합금막은 Ni를 0.05 내지 0.35원자％ 더 함유하고, 또한 Ge와 Ni의 함유량의 합계가 0.1 내지 0.45원자％가 되도록 조정되는 것이 권장된다.
상기 과제를 해결할 수 있었던 본 발명의 표시 디바이스는 상기한 Al 합금막을 갖는 것이다.
상기 과제를 해결할 수 있었던 본 발명의 다른 표시 디바이스는 상기한 Al 합금막이, 박막 트랜지스터의 게이트 전극 및 주사선에 사용되어, 도전성 산화막에 직접 접속된 것이다.
상기 과제를 해결할 수 있었던 본 발명의 다른 표시 디바이스는 상기한 Al 합금막이, 박막 트랜지스터의 소스 전극과 드레인 전극 중 하나 이상 및 신호선에 사용되는 것이다.
상기 박막 트랜지스터의 소스 전극과 드레인 전극 중 하나 이상 및 신호선이, 상기 박막 트랜지스터의 게이트 전극 및 주사선과 동일한 재료로 형성되는 구성이 권장된다.
상기 도전성 산화막은 산화인듐, 산화아연, 산화주석 및 산화티탄으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 복합 산화물로 형성되는 것이 바람직하다.
표시 디바이스용 Al 합금막의 전기 저항률이 4.5μΩㆍ㎝ 이하인 것이 바람직하다.
상기 과제를 해결할 수 있었던 본 발명의 스퍼터링 타깃은 Ge를 0.05 내지 0.5원자％ 함유하고, Gd와 La 중 하나 이상을 합계 0.05 내지 0.45원자％ 함유하는 것이다. Gd, La는 각각 단독으로 0.05 내지 0.45원자％ 함유되어도 좋고, 합계 0.05 내지 0.45원자％ 함유되어도 좋다.
상기 스퍼터링 타깃은 Ni를 0.05 내지 0.35원자％ 더 함유하고, 또한 Ge와 Ni의 함유량이 합계 0.1 내지 0.45원자％가 되도록 조정되는 것이 권장된다.
본 발명에 따르면, 배리어 메탈층을 개재시키지 않고, Al 합금막을 도전성 산화막으로 이루어지는 투명 화소 전극과 직접 접속할 수 있고, 또한 약 220℃ 등의 비교적 낮은 열처리 온도를 적용한 경우라도 충분히 낮은 전기 저항률과 우수한 내열성이 확보된 표시 디바이스용 Al 합금막이나, 이것을 사용한 표시 디바이스를 제공할 수 있다. 상기한 열처리 온도라 함은, 예를 들어 TFT(박막 트랜지스터) 어레이의 제조 공정에서 가장 고온이 되는 열처리 온도를 가리키고, 일반적인 표시 디바이스의 제조 공정에 있어서는, 각종 박막 형성을 위한 CVD 성막 시의 기판의 가열 온도나, 보호막을 열경화시킬 때의 열처리로(爐)의 온도 등을 의미한다.
예를 들어, 본 발명에 사용되는 Al 합금막을 소스-드레인 전극의 배선 재료에 적용하면, 도 2에 도시하는 배리어 메탈층(54)을 생략할 수 있다. 또한, 본 발명에 사용되는 Al 합금막을 게이트 전극 및 그 배선 재료에 적용하면, 도 2에 도시하는 배리어 메탈층(51, 52)을 생략할 수 있다.
또한, Gd 및/또는 La의 함유량을 제어함으로써, 상기 특성에 추가하여, 드라이 에칭성도 더욱 높아지게 된다.
본 발명의 표시 디바이스용 Al 합금막을 사용하면, 생산성이 우수하고, 저렴하고 또한 고성능의 표시 디바이스가 얻어진다.
도 1은 아몰퍼스 실리콘 TFT 기판이 적용되는 대표적인 액정 디스플레이의 구성을 도시하는 개략 단면 확대 설명도이다.
도 2는 종래의 대표적인 아몰퍼스 실리콘 TFT 기판의 구성을 도시하는 개략 단면 설명도이다.
도 3은 본 발명의 제1 실시 형태에 관한 TFT 기판의 구성을 도시하는 개략 단면 설명도이다.
도 4는 도 3에 도시한 TFT 기판의 제조 공정의 일례를, 순서에 따라서 도시하는 설명도이다.
도 5는 도 3에 도시한 TFT 기판의 제조 공정의 일례를, 순서에 따라서 도시하는 설명도이다.
도 6은 도 3에 도시한 TFT 기판의 제조 공정의 일례를, 순서에 따라서 도시하는 설명도이다.
도 7은 도 3에 도시한 TFT 기판의 제조 공정의 일례를, 순서에 따라서 도시하는 설명도이다.
도 8은 도 3에 도시한 TFT 기판의 제조 공정의 일례를, 순서에 따라서 도시하는 설명도이다.
도 9는 도 3에 도시한 TFT 기판의 제조 공정의 일례를, 순서에 따라서 도시하는 설명도이다.
도 10은 도 3에 도시한 TFT 기판의 제조 공정의 일례를, 순서에 따라서 도시 하는 설명도이다.
도 11은 도 3에 도시한 TFT 기판의 제조 공정의 일례를, 순서에 따라서 도시하는 설명도이다.
도 12는 본 발명의 제2 실시 형태에 관한 TFT 기판의 구성을 도시하는 개략 단면 설명도이다.
도 13은 도 12에 도시한 TFT 기판의 제조 공정의 일례를, 순서에 따라서 도시하는 설명도이다.
도 14는 도 12에 도시한 TFT 기판의 제조 공정의 일례를, 순서에 따라서 도시하는 설명도이다.
도 15는 도 12에 도시한 TFT 기판의 제조 공정의 일례를, 순서에 따라서 도시하는 설명도이다.
도 16은 도 12에 도시한 TFT 기판의 제조 공정의 일례를, 순서에 따라서 도시하는 설명도이다.
도 17은 도 12에 도시한 TFT 기판의 제조 공정의 일례를, 순서에 따라서 도시하는 설명도이다.
도 18은 도 12에 도시한 TFT 기판의 제조 공정의 일례를, 순서에 따라서 도시하는 설명도이다.
도 19는 도 12에 도시한 TFT 기판의 제조 공정의 일례를, 순서에 따라서 도시하는 설명도이다.
도 20은 Al 합금막과 투명 도전막 사이의 콘택트 저항률(접속 저항률)의 측 정에 사용한 켈빈 패턴(TEG패턴)을 도시하는 도면이다.
도 21은 Al 합금막과 투명 도전막 사이의 콘택트 저항률을 나타내는 도면이다.
도 22는 Al 합금막의 가열 처리 시간과 전기 저항률의 상관을 나타내는 도면이다.
도 23은 Si 다이렉트 콘택트 특성의 평가용 TEG를 도시하는 도면이다.
도 24는 TFT의 드레인 전류-게이트 전압 스위칭 특성을 나타내는 도면이다.
도 25는 실시예에서 사용한 드라이 에칭용 장치의 개략도이다.
도 26은 제6 실시예에 있어서, 에칭 시간과, 에칭 후의 순Al막 또는 Al 합금막의 두께와의 관계를 그래프화한 것이다.
도 27은 제7 실시예에 있어서, Al 합금막 중의 Ge량과 에칭 레이트비의 관계를 그래프화한 것이다.
도 28은 제7 실시예에 있어서, Al 합금막 중의 Gd량/La량과 에칭 레이트비의 관계를 그래프화한 것이다.
도 29는 제7 실시예에 있어서, Al 합금막 중의 Ni량과 에칭 레이트비의 관계를 그래프화한 것이다.
[부호의 설명]
1 : TFT 기판
2 : 대향 기판
3 : 액정층
4 : 박막 트랜지스터(TFT)
5 : 투명 화소 전극
6 : 배선부
7 : 공통 전극
8 : 컬러 필터
9 : 차광막
10a, 10b : 편광판
11 : 배향막
12 : TAB 테이프
13 : 드라이버 회로
14 : 제어 회로
15 : 스페이서
16 : 시일재
17 : 보호막
18 : 확산판
19 : 프리즘 시트
20 : 도광판
21 : 반사판
22 : 백라이트
23 : 유지 프레임
24 : 프린트 기판
25 : 주사선
26 : 게이트 전극
27 : 게이트 절연막
28 : 소스 전극
29 : 드레인 전극
30 : 보호막(실리콘 질화막)
31 : 포토레지스트
32 : 콘택트 홀
33 : 아몰퍼스 실리콘 채널막(활성 반도체막)
34 : 신호선(소스-드레인 배선)
51, 52, 53, 54 : 배리어 메탈층
55 : 논도핑 수소화 아몰퍼스 실리콘막(a-Si-H)
56 : n＋형 수소화 아몰퍼스 실리콘막(n＋a-Si-H)
61 : 챔버
62 : 유전창
63 : 안테나
64 : 고주파 전력(안테나측)
65 : 정합기(안테나측)
66 : 프로세스 가스 도입구
67 : 기판(피에칭재)
68 : 서셉터
69 : 유전 척
70 : 컬러
71 : 정합기(기판측)
72 : 고주파 전력(기판측)
본 발명자는 도전성 산화막으로 이루어지는 투명 화소 전극이나, 박막 트랜지스터의 소스, 드레인, 게이트 등의 각 전극과 직접 접속할 수 있고, 또한 약 220℃ 등의 비교적 낮은 열처리 온도를 실시한 경우라도 충분히 낮은 전기 저항률과 우수한 내열성을 겸비하고 있고, 바람직하게는 드라이 에칭성에도 우수한 새로운 배선 재료를 제공하기 위해, 예의 검토해 왔다. 특히, 본 발명자는 전술한 일본 특허 출원 공개 제2006-261636호 공보에 기재된 열처리 조건보다도 한층 저온, 단시간의 조건이라도, Al계 합금 박막에 있어서의 전기 저항률을 가일층 저감시키는 동시에, 내열성을 가일층 개선한다고 하는 관점을 기초로, 검토를 거듭해 왔다. 그 결과, 일본 특허 출원 공개 제2006-261636호 공보에 기재된 그룹 α에 속하는 합금 성분 중에서도, 특히 Ge를 특정한 범위에서 함유하고, 또한 제3 성분으로서 Gd와 La 중 하나 이상을 소정량 사용하면, 소기의 목적을 달성할 수 있는 것을 발견하여, 본 발명을 완성하였다.
본 발명에 따르면, Al 합금막 중에 합금 성분으로서 Ge를 소정량 함유하고 있으므로, Al 합금막을 형성한 후의 프로세스에 있어서의 열처리가 비교적 저온이고 또한 단시간이라도, Al 합금막과 투명 화소 전극이나, 박막 트랜지스터의 소스ㆍ드레인ㆍ게이트 등의 각 전극 사이의 콘택트 저항을 낮게 억제할 수 있다. 또한, 후술하는 바와 같이, Ge를 첨가한 Al 합금막은 일본 특허 출원 공개 제2006-261636호 공보에 기재된 그룹 α에 포함되는, Ni, Ag, Zn, Cu를 첨가한 Al 합금막에 비해 콘택트 저항의 편차가 적다.
또한, 본 발명에 따르면, Al 합금막 중에 내열성 향상 원소로서, Gd와 La 중 하나 이상을 소정량 함유하고 있으므로, 220℃ 내지 300℃의 가열 처리에 의해서도 힐록 등을 발생시키는 일 없이 우수한 내열성을 확보할 수 있다. 또한, Gd 및/또는 La의 함유량이나, Ni의 함유량을 적절하게 제어하면, 드라이 에칭성도 높아지게 된다.
따라서, 본 발명에 따르면, 충분히 낮은 전기 저항률과 충분히 높은 내열성을 겸비하고 있어, 바람직하게는 드라이 에칭성에도 우수한, 투명 화소 전극과 직접 접속할 수 있는 배선 재료를 제공할 수 있다.
본 명세서에 있어서의 「드라이 에칭」이라 함은, 에칭 대상물(층간 절연막)의 제거를 의미하는 것 외에, 콘택트 홀이 Al 합금막에 도달한 후라도, Al 합금막의 표면 청정화의 목적으로, Al 합금막의 표면을 에칭 가스에 노출시키는 것도 의미하고 있다.
본 명세서에 있어서, 「드라이 에칭성이 우수하다」는 것은, (가) 에칭 후의 잔사의 발생량이 적고, 또한 (나) 에칭 레이트비가 높은 것을 의미하고 있다. 구체적으로는, 후기하는 실시예에 기재된 방법에 의해 상기 (가) 및 (나)의 특성을 평가했을 때, (A) 에칭 후의 잔사가 발생하지 않고, (나) 에칭 레이트비가 0.3 이상을 만족시키는 것을 「드라이 에칭성이 우수하다」라고 칭한다. 이들의 특성을 만족시키는 것은 드라이 에칭성이 우수하기 때문에, 배선 치수ㆍ형상의 치밀한 제어를 고정밀도로 행할 수 있다.
여기서, 「에칭 레이트비」는 플라즈마 조사에 의한 Al 합금 박막의 에칭 용이함을 나타내는 지표이다. 본 명세서에 있어서, 에칭 레이트비는 에칭 레이트가 양호한 순Al의 에칭 레이트를 기준으로 했을 때의 Al 합금막의 에칭 레이트의 비(즉, Al 합금막의 에칭 레이트를 N1, 순Al의 에칭 레이트를 N2로 했을 때, N1/N2의 비)로 나타낸다. 에칭 레이트비가 높을수록 드라이 에칭 처리 시간이 단축되어 생산성이 높아진다.
우선, 본 발명의 Al 합금막 중에 사용되는 Ge의 작용에 대해 설명한다.
Ge는, 특히 Al 합금막과 투명 화소 전극의 콘택트 저항을 저감시키는 데 유용하다. 구체적으로는, Ge를 0.05 내지 0.5원자％의 범위에서 첨가한다. Ge의 함유량을 0.05원자％ 이상으로 한 것은 콘택트 저항 저감 효과를 발휘하기 위해서이다. 바람직하게는 0.07원자％ 이상, 보다 바람직하게는 0.1원자％ 이상이다. 한편, Ge의 함유량을 0.5원자％ 이하로 한 것은, Al 합금막의 전기 저항률이 지나치게 높아지지 않도록 하기 위해서이다. 바람직하게는 0.4원자％ 이하, 보다 바람직하게는 0.3원자％ 이하이다.
여기서, Ge가 Al 합금막의 전기 저항에 미치는 영향에 대해 더욱 상세하게 서술한다.
Al 합금막에 Ge를 첨가하면, 비교적 낮은 열처리 온도에서 Al 합금막과 투명 화소 전극의 접속 계면에, Ge를 포함하는 석출물(Ge 함유 석출물) 혹은 농화층(Ge 함유 농화층)이 형성되므로, 후기하는 실시예에 나타내는 바와 같이, 220℃에서 10분간 열처리했을 때의 전기 저항률을, 대략 4.5Ωㆍ㎝ 이하로 저감시킬 수 있다.
또한, 후기하는 실시예에 나타내는 바와 같이, Ge가 상기 범위 내이면, 드라이 에칭성도 양호하다.
여기서, 「Ge 함유 석출물」이라 함은, Ge가 석출된 석출물을 의미하고, 예를 들어 Al-Ge-Gd 합금 혹은 Al-Ge-La 합금 혹은 Al-Ge-Gd-La 합금에 포함되는 Ge 단체, 또는 Al과 Ge와 Gd의 금속간 화합물, 혹은 Al과 Ge와 La의 금속간 화합물, 혹은 Al과 Ge와 Gd와 La의 금속간 화합물을 들 수 있다.
또한, 「Ge 함유 농화층」이라 함은, 당해 Ge 농화층 중의 Ge의 평균 농도가, Al-Ge-Gd 합금 중 또는 Al-Ge-La 합금 중, 혹은 Al-Ge-Gd-La 합금 중의 Ge의 평균 농도의 2배 이상(보다 바람직하게는 2.5배 이상)인 것을 의미한다.
또한, Ge를 함유하는 Al 합금막에서는 열처리 등에 의해 Al 합금막 중의 Ge의 고용 한계(0.1원자％)를 넘는 Ge가 Al 합금막의 입계에 석출되고, 그 일부가 Al 합금막의 표면에 확산ㆍ농축되어 Ge 농화층이 형성되는 경우가 있다. 이와 같은 Ge 농화층도 상기 「Ge 함유 농화층」 중에 포함된다. 또한, 예를 들어 콘택트 홀의 에칭을 행할 때, Ge의 할로겐 화합물은 Al보다도 증기압이 낮으므로 휘발되기 어려워, Al 합금막의 표면에 잔류된 상태로 되어, 당해 합금막 표층부의 Ge의 농도는 Al계 합금 벌크재의 Ge의 농도보다도 고농도 상태가 된다. 이와 같은 형태도, 상기 「Ge 함유 농화층」 중에 포함된다. 또한, 에칭 조건을 적절하게 제어함으로써, Al계 합금 박막 표층부의 Ge의 농도나 Ge 함유 농화층의 두께는 변화된다. 이때, 제3 성분으로서 사용하는 Gd, 혹은 La에 따라서는, 그 일부가 표층측에 농화되는 경우가 있으나, 그와 같은 형태도 상기한 「Ge 함유 농화층」 중에 포함된다.
상기한 Ge 함유 농화층의 두께는 0.5㎚ 이상, 10㎚ 이하인 것이 바람직하고, 1.0㎚ 이상, 5㎚ 이하인 것이 보다 바람직하다.
또한, 이하에 나타내는 바와 같이, 220℃에서 10분 열처리한 후의 Al-Ge 합금의 2원계 합금의 전기 저항률은 매우 낮아, 당해 Al-Ge 합금 중에 제3 성분을 더 첨가하면, 전기 저항률은 상승하는 경향에 있다. 따라서, 전기 저항률의 저감만을 목적으로 하는 경우에는, Al-Ge 합금의 2원계 합금을 이용하면 되지만, 전술한 바와 같이, 내열성은 약 150℃ 정도로 낮아진다. 따라서, 본 발명과 같이 낮은 전기 저항률과 높은 내열성을 겸비한 배선 재료의 제공을 목적으로 하는 경우에는, Al-Ge 합금의 2원계 합금에서는 불충분하여, 이하에 설명하는 바와 같이, Al-Ge-Gd 합금 또는 Al-Ge-La 합금의 3원계 합금, 혹은 Al-Ge-Gd-La 합금의 4원계 합금을 사용하는 것으로 하였다.
Al-Ge-Gd 합금 또는 Al-Ge-La 합금의 3원계 합금 혹은 Al-Ge-Gd-La 합금의 4원계 합금을 사용함으로써 Al 합금막의 내열성이 현저하게 높아져, Al 합금막의 표면에 힐록이 형성되는 것을 유효하게 방지할 수 있다. 내열성의 효과를 실효적으 로 얻기 위해서는, Gd, La의 함유량은 0.05원자％ 이상 필요하다. 바람직하게는, 0.1원자％ 이상이다. 한편, Gd, La의 함유량을 지나치게 많게 하면, Al 합금막의 전기 저항률이 상승해 버리므로, 함유량의 상한은 0.45원자％이고, 보다 바람직하게는 0.4원자％, 더욱 바람직하게는 0.3원자％이다. 이들 원소는 단독으로 첨가해도 좋고, 2종 이상을 병용해도 좋다. 2종 이상의 원소를 첨가할 때에는 각 원소의 합계의 함유량이 상기 범위를 만족시키면 된다.
또한, 드라이 에칭성의 향상을 고려하면, Gd 및/또는 La의 함유량의 상한을 0.35원자％로 하는 것이 바람직하다. 후기하는 실시예에 나타내는 바와 같이, 0.35원자％를 초과하면, 에칭 레이트비가 저하되는 것 외에, 드라이 에칭 후에 잔사가 발생할 우려가 있기 때문이다. 드라이 에칭성만을 고려한 경우에는, Gd 및/또는 La의 함유량의 상한은 적은 쪽이 좋다. Al 합금막의 전기 저항률의 저감, 내열성 향상, 드라이 에칭성 향상을 모두 실현시키고 싶은 경우에는, Gd 및/또는 La의 함유량을 대략 0.1원자％ 이상 0.30원자％ 이하로 하는 것이 보다 바람직하다.
또한, Al-Ge-Gd 합금 또는 Al-Ge-La 합금의 3원계 합금 혹은 Al-Ge-Gd-La 합금의 4원계 합금에 Ni를 첨가하면, Al 합금막과 투명 화소 전극, 또는 Al 합금막과 소스ㆍ드레인ㆍ게이트의 각 전극과의 콘택트 저항을 저감시킬 수 있다. 이와 같은 효과를 발휘하기 위해서는, Ni를 0.05원자％ 이상 함유시키는 것이 바람직하다. 보다 바람직하게는 0.07원자％ 이상, 더욱 바람직하게는 0.1원자％ 이상이다. 한편, Ni의 함유량이 지나치게 많아지면, Al 합금막의 전기 저항률이 증가해 버리므로, Ni 함유량의 상한은, 바람직하게는 0.35원자％, 보다 바람직하게는 0.3원자％, 더욱 바람직하게는 0.25원자％, 가장 바람직하게는 0.20원자％이다.
또한, Ni량이 상기 범위 내이면, 에칭 후의 잔사가 발생하지 않아, 높은 에칭 레이트비가 얻어지므로, 우수한 드라이 에칭성이 발휘된다(후기하는 실시예를 참조).
또한, Al-Ge-Gd 합금 혹은 Al-Ge-La 합금의 3원계 합금, 또는 Al-Ge-Gd-La 합금의 4원계 합금의 각각이 Ni를 포함하는 경우, Ge와 Ni의 함유량은 합계 0.1 내지 0.45원자％의 범위 내인 것이 바람직하다. Ge와 Ni의 합계량이 0.1원자％를 하회하는 경우, Al 합금막과 투명 화소 전극 사이의 접촉 전기 저항을 낮게 억제할 수 없어, 전술한 Ge 및 Ni의 작용이 유효하게 발휘되지 않는다. 한편, Ge, Ni의 단독의 함유량이 전술한 범위를 만족시키고 있어도, Ge와 Ni의 합계량이 0.6원자％를 초과하면, 에칭 레이트비가 저하되게 된다(후기하는 실시예를 참조). Ge와 Ni의 합계량의 상한은 0.35원자％인 것이 보다 바람직하고, 0.30원자％ 이하인 것이 더욱 바람직하다.
이하, 도면을 참조하면서 본 발명에 관한 TFT 기판의 바람직한 실시 형태를 설명한다. 이하에서는, 아몰퍼스 실리콘 TFT 기판 또는 폴리실리콘 TFT 기판을 구비한 액정 표시 장치를 대표적으로 예로 들어 설명하지만, 본 발명은 이것으로 한정되지 않고, 전ㆍ후기의 취지에 적합한 범위에서 적당히 변경을 추가하여 실시하는 것도 가능하고, 그들은 모두 본 발명의 기술적 범위에 포함된다. 본 발명에 사용되는 Al계 합금막은, 예를 들어 반사형 액정 표시 장치 등의 반사 전극, 외부로의 신호 입출력을 위해 사용되는 TAB(탭) 접속 전극에도 마찬가지로 적용할 수 있 는 것을 실험에 의해 확인하고 있다.
(제1 실시 형태)
도 3을 참조하면서, 아몰퍼스 실리콘 TFT 기판의 실시 형태를 상세하게 설명한다.
도 3은 본 발명에 관한 보텀 게이트형의 TFT 기판의 바람직한 실시 형태를 설명하는 개략 단면 설명도이다. 도 3에는 종래의 TFT 기판을 도시하는 전술한 도 2와 동일한 참조 번호를 부여하고 있다.
도 2와 도 3을 대비하면 명백한 바와 같이, 종래의 TFT 기판에서는, 도 2에 도시한 바와 같이 주사선(25) 위, 게이트 전극(26) 위, 소스 드레인 배선(34) 위 또는 아래에, 각각 배리어 메탈층(51, 52, 54, 53)이 형성되어 있는 것에 비해, 본 실시 형태의 TFT 기판에서는 배리어 메탈층(51, 52, 54)을 생략할 수 있다. 즉, 본 실시 형태에 따르면, 종래와 같이 배리어 메탈층을 개재시키지 않고, TFT의 소스-드레인 전극(29)에 사용되는 배선 재료를 투명 화소 전극(5)과 직접 접속할 수 있고, 이것에 의해서도, 종래의 TFT 기판과 동일한 정도 이상의 양호한 TFT 특성을 실현할 수 있다(후기하는 실시예를 참조).
또한, 본 발명에 사용되는 배선 재료는, 본 실시 형태와 같이 소스-드레인 전극 및 게이트 전극의 배선 재료에 적용된다. 예를 들어, 본 발명의 배선 재료를 게이트 전극의 배선 재료에 적용하면, 배리어 메탈층(51, 52)을 생략할 수 있다. 이들의 실시 형태에 있어서도, 종래의 TFT 기판과 동일한 정도 이상의 양호한 TFT 특성을 실현할 수 있는 것을 확인하고 있다.
다음에, 도 4로부터 도 11을 참조하면서 도 3에 도시하는 본 발명에 관한 아몰퍼스 실리콘 TFT 기판의 제조 방법의 일례를 설명한다. 여기서는, 소스-드레인 전극 및 그 배선에 사용되는 재료로서, Al-0.2원자％ Ge-0.2원자％ Gd 합금을 사용하고 있다. 또한, 게이트 전극 및 그 배선에 사용되는 재료로서, Al-0.2원자％ Ge-0.35원자％ Gd 합금을 사용하고 있다. 박막 트랜지스터는 수소화 아몰퍼스 실리콘을 반도체층으로서 사용한 아몰퍼스 실리콘 TFT이다. 도 4 내지 도 11에는 도 3과 동일한 참조 부호를 부여하고 있다.
우선, 유리 기판(투명 기판)(1a)에, 스퍼터링법을 사용하여 두께 200㎚ 정도의 Al-0.2원자％ Ge-0.35원자％ Gd 합금을 성막한다. 스퍼터링의 성막 온도는 150℃로 하였다. 이 막을 패터닝함으로써, 게이트 전극(26) 및 주사선(25)을 형성한다(도 4를 참조). 이때, 후기하는 도 5에 있어서, 게이트 절연막(27)의 커버리지가 양호해지도록 상기 적층 박막의 주연을 약 30° 내지 40°의 테이퍼 형상으로 에칭해 두는 것이 좋다.
계속해서, 도 5에 도시한 바와 같이, 예를 들어 플라즈마 CVD법 등의 방법을 사용하여, 두께 약 300㎚ 정도의 산화실리콘막(SiOx)으로 게이트 절연막(27)을 형성한다. 플라즈마 CVD법의 성막 온도는 약 350℃로 하였다. 계속해서, 예를 들어 플라즈마 CVD법 등의 방법을 사용하여, 게이트 절연막(27) 상에 두께 50㎚ 정도의 수소화 아몰퍼스 실리콘막(a-Si-H)(55) 및 두께 300㎚ 정도의 질화실리콘막(SiNx)을 성막한다.
계속해서, 게이트 전극(26)을 마스크로 하는 이면 노광에 의해, 도 6에 도시 한 바와 같이 질화실리콘막(SiNx)을 패터닝하여 채널 보호막을 형성한다. 또한, 그 위에 인을 도핑한 두께 50㎚ 정도의 n＋형 수소화 아몰퍼스 실리콘막(n＋a-Si-H)(56)을 성막한 후, 도 7에 도시한 바와 같이 수소화 아몰퍼스 실리콘막(a-Si-H)(55) 및 n＋형 수소화 아몰퍼스 실리콘막(n＋a-Si-H)(56)을 패터닝한다.
다음에, 그 위에 스퍼터링법을 사용하여 두께 50㎚ 정도의 Mo막(53)과 두께 300㎚ 정도의 Al-0.2원자％ Ge-0.2원자％ Gd 합금막(28, 29)과 두께 50㎚ 정도의 Mo막(도시하지 않음)을 순차적으로 적층한다. 스퍼터링의 성막 온도는 150℃로 하였다. 계속해서, 도 8에 도시한 바와 같이 패터닝함으로써, 신호선과 일체의 소스 전극(28)과, 화소 전극(5)에 직접 접속되는 드레인 전극(29)이 형성된다. 또한, 소스 전극(28) 및 드레인 전극(29)을 마스크로 하여, 채널 보호막(SiNx) 상의 n＋형 수소화 아몰퍼스 실리콘막(n＋a-Si-H)(56)을 드라이 에칭하여 제거한다.
다음에, 도 9에 도시한 바와 같이, 예를 들어 플라즈마 CVD 장치 등을 사용하여 두께 300㎚ 정도의 질화실리콘막(30)을 성막하여 보호막을 형성한다. 이때의 성막 온도는, 예를 들어 220℃ 정도에서 행해진다. 계속해서, 질화실리콘막(30) 상에 포토레지스트층(31)을 형성한 후, 질화실리콘막(30)을 패터닝하고, 예를 들어 드라이 에칭 등에 의해 질화실리콘막(30)에 콘택트 홀(32)을 형성한다. 동시에, 패널 단부의 게이트 전극 상의 TAB와의 접속 부분에 콘택트 홀(도시하지 않음)을 형성한다.
다음에, 예를 들어 산소 플라즈마에 의한 애싱 공정을 경유한 후, 도 10에 도시한 바와 같이, 예를 들어 아민계 등의 박리액을 사용하여 포토레지스트층(31)을 박리한다. 최후에, 예를 들어 보관 시간(8시간 정도)의 범위 내에서, 도 11에 도시한 바와 같이, 예를 들어 두께 40㎚ 정도의 ITO막을 성막하여, 웨트 에칭에 의한 패터닝을 행함으로써 투명 화소 전극(5)을 형성한다. 동시에, 패널 단부의 게이트 전극의 TAB와의 접속 부분에, TAB와의 본딩을 위해 ITO막을 패터닝 하면, TFT 어레이 기판(1)이 완성된다.
이와 같이 하여 제작된 TFT 기판은 드레인 전극(29)과 투명 화소 전극(5)이 직접 콘택트되어 있고, 또한 게이트 전극(26)과 TAB 접속용 ITO막도 직접 콘택트되어 있다.
상기에서는 투명 화소 전극(5)으로서, ITO(산화인듐 주석)막을 사용하였으나, 산화인듐, 산화아연, 산화주석, 산화티탄 중 적어도 1종을 포함하는 복합 산화물을 사용해도 좋다. 예를 들어, IZO막(InOx-ZnOx계 도전성 산화막)을 사용할 수도 있다. 또한, 활성 반도체층으로서, 아몰퍼스 실리콘 대신에, 폴리실리콘을 사용해도 좋다(후기하는 제2 실시 형태를 참조).
이와 같이 하여 얻어지는 TFT 기판을 사용하여, 예를 들어 이하에 기재된 방법에 의해, 전술한 도 1에 도시하는 액정 표시 장치를 완성시킨다.
우선, 상기와 같이 하여 제작한 TFT 기판(1)의 표면에, 예를 들어 폴리이미드를 도포하여 건조한 후, 러빙 처리를 행하여 배향막을 형성한다.
한편, 대향 기판(2)은 유리 기판 상에, 예를 들어 크롬(Cr)을 매트릭스 형상 으로 패터닝함으로써 차광막(9)을 형성한다. 다음에, 차광막(9)의 간극에, 수지제의 적, 녹, 청의 컬러 필터(8)를 형성한다. 차광막(9)과 컬러 필터(8) 상에 ITO막과 같은 투명 도전성막을 공통 전극(7)으로서 배치함으로써 대향 전극을 형성한다. 그리고, 대향 전극의 최상층에, 예를 들어 폴리이미드를 도포하여 건조한 후, 러빙 처리를 행하여 배향막(11)을 형성한다.
계속해서, TFT 기판(1)과 대향 기판(2)의 배향막(11)이 형성되어 있는 면을 각각 대향하도록 배치하여, 수지제 등의 시일재(16)에 의해 액정의 봉입구를 제외하고 TFT 기판(1)과 대향 기판(2)을 접합한다. 이때, TFT 기판(1)과 대향 기판(2) 사이에는 스페이서(15)를 개재시키는 것 등을 하여 2매의 기판 사이의 갭을 대략 일정하게 유지한다.
이와 같이 하여 얻어지는 빈 셀(empty cell)을 진공 중에 두고, 봉입구를 액정에 침지시킨 상태로 서서히 대기압으로 복귀시켜 감으로써, 빈 셀에 액정 분자를 포함하는 액정 재료를 주입하여 액정층을 형성하여, 봉입구를 밀봉한다. 최후에, 빈 셀의 외측의 양면에 편광판(10)을 부착하여 액정 디스플레이를 완성시킨다.
다음에, 도 1에 도시한 바와 같이, 액정 표시 장치를 구동하는 드라이버 회로(13)를 액정 디스플레이에 전기적으로 접속하여, 액정 디스플레이의 측부 혹은 이면부에 배치한다. 그리고, 액정 디스플레이의 표시면이 되는 개구를 포함하는 유지 프레임(23)과, 면광원을 이루는 백라이트(22)와 도광판(20)과 유지 프레임(23)에 의해 액정 디스플레이를 유지하여, 액정 표시 장치를 완성시킨다.
(제2 실시 형태)
도 12를 참조하면서 폴리실리콘 TFT 기판의 실시 형태를 상세하게 설명한다.
도 12는 본 발명에 관한 탑 게이트형의 TFT 기판의 바람직한 실시 형태를 설명하는 개략 단면 설명도이다. 도 12에서는 종래의 TFT 기판을 도시하는 전술한 도 2와 동일한 참조 번호를 부여하고 있다.
본 실시 형태는 활성 반도체층으로서, 아몰퍼스 실리콘 대신에, 폴리실리콘을 사용한 점, 보텀 게이트형이 아닌 탑 게이트형의 TFT 기판을 사용한 점 및 소스-드레인 전극 및 게이트 전극의 배선 재료가 아닌 소스-드레인 전극의 배선 재료로서, 본 발명의 요건을 만족시키는 Al-0.2원자％ Ge-0.2원자％ Gd 합금을 사용한 점에 있어서, 전술한 제1 실시 형태와 주로 상이하다. 상세하게는, 도 12에 도시하는 본 실시 형태의 폴리실리콘 TFT 기판에서는, 활성 반도체막은 인이 도프되어 있지 않은 폴리실리콘막(poly-Si)과 인 혹은 비소(As)가 이온 주입된 폴리실리콘막(n＋poly-Si)으로 형성되어 있는 점에서, 전술한 도 3에 도시하는 아몰퍼스 실리콘 TFT 기판과 상이하다. 또한, 신호선은 층간 절연막(SiOx)을 통해 주사선과 교차하도록 형성되어 있다.
본 실시 형태에 따르면, 배리어 메탈층(54)을 생략할 수 있다. 즉, 종래와 같이 배리어 메탈층을 개재시키지 않고, TFT의 소스-드레인 전극(29)에 사용되는 배선 재료를 투명 화소 전극(5)과 직접 접속할 수 있고, 이것에 의해서도, 종래의 TFT 기판과 동일한 정도 이상의 양호한 TFT 특성을 실현할 수 있는 것을 실험에 의해 확인하고 있다.
본 실시 형태에 있어서, 상기한 합금을 게이트 전극의 배선 재료에 적용하면, 배리어 메탈층(51, 52)을 생략할 수 있다. 또한, 상기한 합금을 소스-드레인 전극 및 게이트 전극의 배선 재료에 적용하면, 배리어 메탈층(51, 52, 54)을 생략할 수 있다. 이들에 있어서도, 종래의 TFT 기판과 동일한 정도 이상의 양호한 TFT 특성을 실현할 수 있는 것을 확인하고 있다.
다음에, 도 13 내지 도 19를 참조하면서 도 12에 도시하는 본 발명에 관한 폴리실리콘 TFT 기판의 제조 방법의 일례를 설명한다. 여기서는, 소스-드레인 전극 및 그 배선 재료로서, Al-0.2원자％ Ge-0.2원자％ Gd 합금을 사용하고 있다. 박막 트랜지스터는 폴리실리콘막(poly-Si)을 반도체층으로서 사용한 폴리실리콘 TFT이다. 도 13 내지 도 19에는 도 12와 동일한 참조 부호를 부여하고 있다.
우선, 유리 기판(1a) 상에, 예를 들어 플라즈마 CVD법 등에 의해, 기판 온도 약 300℃ 정도이고, 두께 50㎚ 정도의 질화실리콘막(SiNx), 두께 100㎚ 정도의 산화실리콘막(SiOx) 및 두께 약 50㎚ 정도의 수소화 아몰퍼스 실리콘막(a-Si-H)을 성막한다. 다음에, 수소화 아몰퍼스 실리콘막(a-Si-H)을 폴리실리콘화하기 위해, 열처리(약 470℃에서 1시간 정도) 및 레이저 어닐을 행한다. 탈수소 처리를 행한 후, 예를 들어 엑시머 레이저 어닐 장치를 사용하여, 에너지 약 230mJ/㎠ 정도의 레이저를 수소화 아몰퍼스 실리콘막(a-Si-H)에 조사함으로써, 두께가 약 0.3㎛ 정도의 폴리실리콘막(poly-Si)을 얻는다(도 13).
계속해서, 도 14에 도시한 바와 같이, 플라즈마 에칭 등에 의해 폴리실리콘막(poly-Si)을 패터닝한다. 다음에, 도 15에 도시한 바와 같이, 두께가 약 100㎚ 정도인 산화실리콘막(SiOx)을 성막하여 게이트 절연막(27)을 형성한다. 게이트 절연막(27) 상에 스퍼터링 등에 의해, 두께 약 200㎚ 정도의 Al-2원자％ Nd 합금 박막 및 두께 약 50㎚ 정도의 Mo 박막(52)을 적층한 후, 플라즈마 에칭 등의 방법으로 패터닝한다. 이에 의해, 주사선과 일체의 게이트 전극(26)이 형성된다.
계속해서, 도 16에 도시한 바와 같이 포토레지스트(31)로 마스크를 형성하여, 예를 들어 이온 주입 장치 등에 의해, 예를 들어 인을 50keV 정도에서 1×1015개/㎠ 정도 도핑하고, 폴리실리콘막(poly-Si)의 일부에 n＋형 폴리실리콘막(n＋poly-Si)을 형성한다. 다음에, 포토레지스트(31)를 박리하여, 예를 들어 500℃ 정도에서 열처리함으로써 인을 확산시킨다.
계속해서, 도 17에 도시한 바와 같이, 예를 들어 플라즈마 CVD 장치 등을 사용하여, 두께 500㎚ 정도의 산화실리콘막(SiOx)을 기판 온도, 약 250℃ 정도에서 성막하여, 층간 절연막을 형성한 후, 마찬가지로 포토레지스트에 의해 패터닝한 마스크를 사용하여 층간 절연막(SiOx)과 게이트 절연막(27)의 산화실리콘막을 드라이 에칭하여 콘택트 홀을 형성한다. 스퍼터링에 의해 두께 50㎚ 정도의 Mo막(53)과 두께 450㎚ 정도의 Al-0.2원자％ Ge-0.2원자％ Gd 합금 박막을 성막한 후, 패터닝함으로써, 신호선에 일체의 소스 전극(28) 및 드레인 전극(29)을 형성한다. 그 결과, 소스 전극(28)과 드레인 전극(29)은 각각 콘택트 홀을 통해 n＋형 폴리실리콘막(n＋poly-Si)에 콘택트된다.
계속해서, 도 18에 도시한 바와 같이, 플라즈마 CVD 장치 등에 의해, 두께 500㎚ 정도의 질화실리콘막(SiNx)을 기판 온도 220℃ 정도에서 성막하여 층간 절연막을 형성한다. 층간 절연막 상에 포토레지스트층(31)을 형성한 후, 질화실리콘막(SiNx)을 패터닝하여, 예를 들어 드라이 에칭에 의해 질화실리콘막(SiNx)에 콘택트 홀(32)을 형성한다.
다음에, 도 19에 도시한 바와 같이, 예를 들어 산소 플라즈마에 의한 애싱 공정을 경유한 후, 전술한 제1 실시 형태와 마찬가지로 하여 아민계의 박리액 등을 사용하여 포토레지스트를 박리한 후, ITO막을 성막하여 웨트 에칭에 의한 패터닝을 행하여 화소 전극(5)을 형성한다.
이와 같이 하여 제작된 폴리실리콘 TFT 기판에서는, 드레인 전극(29)은 투명 화소 전극(5)에 직접 콘택트되어 있다. 드레인 전극(29)을 구성하는 Al-0.2원자％ Ge-0.2원자％ Gd 합금 박막과 화소 전극(5)의 계면에는 Ge 농화층이 형성되어 있어, 콘택트 저항이 저감되는 동시에, Ge가 확산되어 단체로 석출되어 있으므로, Al의 재결정이 촉진되어, Al 합금막 자체의 전기 저항률도 대폭으로 저감되게 된다.
다음에, 트랜지스터의 특성을 안정시키기 위해, 예를 들어 220℃ 정도에서 1시간 정도 열처리하면, 폴리실리콘 TFT 어레이 기판이 완성된다.
제2 실시 형태에 관한 TFT 기판 및 상기 TFT 기판을 구비한 액정 표시 장치에 따르면, 전술한 제1 실시 형태에 관한 TFT 기판과 동일한 효과가 얻어진다. 또한, 제2 실시 형태에 있어서의 Al 합금은 반사형 액정의 반사 전극으로서 사용할 수도 있다.
이와 같이 하여 얻어지는 TFT 어레이 기판을 사용하여, 전술한 제1 실시 형태의 TFT 기판과 마찬가지로 하여 액정 표시 장치를 완성시킨다.
전술한 바와 같이, 본 발명의 Al 합금막은 드라이 에칭성에도 우수하다. 이하, 드라이 에칭 공정에 대해 설명한다.
드라이 에칭 공정에서는, 일반적으로 진공 용기 내에 적재한 기판 상에 Cl2 등의 할로겐 가스를 포함하는 원료 가스를 고주파 전력에 의해 플라즈마화하고, 한편으로 기판(피에칭재)을 적재하고 있는 서셉터에 다른 고주파 전력을 인가함으로써 기판 상에 플라즈마 중의 이온을 인입하여, 반응성 플라즈마와의 이온 어시스트 반응에 의한 이방성의 패터닝을 행하고 있다.
예를 들어, 에칭 가스로서 대표적인 Cl2 가스를 사용한 경우, Cl2 가스가 플라즈마에 의해 분해되어 Cl 라디칼을 생성한다. 이 Cl 라디칼은 반응성이 높아, 피에칭물인 Al 합금 박막에 흡착하여, 상기 Al 합금 박막 표면에 염화물을 생성한다. Al 합금 박막이 형성된 기판에는 고주파 바이어스가 인가되므로, 플라즈마 중의 이온이 가속되어 Al 합금 박막 표면에 입사되고, 이 이온 충돌(ion-bombard) 효과에 의해 염화물이 증발하여 기판이 적재되어 있는 진공 용기 밖으로 배기된다.
드라이 에칭을 효율적으로 행하기 위해서는, 생성된 염화물의 증기압이 비교적 높은 것이 바람직하다. 증기압이 높으면, Al 합금 박막의 표면 온도나 이온 충돌의 물리적인 어시스트에 의해 염화물을 증발시킬 수 있다. 이에 대해, 염화물의 증기압이 낮은 경우에는 표면에 염화물이 생성된 상태로 증발하지 않고 잔류되므 로, 에칭 잔사(드라이 에칭 중에 발생하는 에칭의 나머지)가 발생한다.
본 발명은 드라이 에칭 처리의 방법이나 드라이 에칭 처리에 사용되는 장치 등을 한정하는 것이 아니다. 예를 들어, 도 25에 도시한 바와 같은 범용의 드라이 에칭용 장치를 사용하여 통상의 드라이 에칭 공정을 행할 수 있다. 후기하는 실시예에서는, 도 25에 도시하는 ICP(유도 결합 플라즈마)식 드라이 에칭 장치를 사용하였다.
이하, 도 25의 드라이 에칭용 장치를 사용한 대표적인 드라이 에칭 처리를 설명하지만, 이것으로 한정되는 취지에서는 결정하지 않는다.
도 25의 장치에 있어서, 챔버(61) 상부에는 유전창(誘電窓)(62)이 있고, 유전창(62) 상에는 1턴(one-turn)의 안테나(63)가 적재되어 있다. 도 25의 플라즈마 발생 장치는 유전창(62)이 평판 타입인 소위, TCP(Transfer Coupled Plasma)로 불리는 것이다. 안테나(63)에는 13.56㎒의 고주파 전력(64)이 정합기(65)를 통해 도입된다.
챔버(61)에는 프로세스 가스 도입구(66)가 있고, 여기서 Cl2 등의 할로겐 가스를 포함하는 에칭 가스가 도입된다. 기판(피에칭재)(67)은 서셉터(68) 상에 적재된다. 서셉터(68)는 정전 척(69)으로 되어 있고, 플라즈마로부터 기판으로 유입된 전하에 의해 정전력으로 척킹 가능하게 되어 있다. 서셉터(68)의 주변은 석영 유리의 칼러(70)라고 불리는 부재가 적재되어 있다.
챔버(61) 내로 도입된 할로겐 가스는 유전창(62) 상에 있는 안테나(63)에 고 주파 전력을 인가하여 발생한 유전 자장에 의해, 여기 상태로 되어 플라즈마화된다.
또한, 서셉터(68)에는 정합기(71)를 통해 400㎑의 고주파 전력(72)이 도입되어, 서셉터(68)에 적재된 기판(피에칭재)(67)에 고주파 바이어스가 인가된다. 이 고주파 바이어스에 의해 플라즈마 중의 이온이 기판에 이방성을 갖고 인입되어, 수직 에칭 등의 이방성 에칭이 가능해진다.
드라이 에칭 공정에 사용되는 에칭 가스(프로세스 가스)는, 대표적으로는 할로겐 가스, 할로겐 가스의 붕화물 및 희가스의 혼합 가스를 들 수 있다. 혼합 가스의 조성은 이것으로 한정되지 않고, 예를 들어 브롬화소나 4불화탄소 등을 더 첨가해도 좋다.
혼합 가스의 유량비는 특별히 한정되지 않으나, 예를 들어 Ar과 Cl2와 BCl3의 혼합 가스를 사용하는 경우, 대략 Ar : Cl2 : BCl3 ＝ 300sccm : 120sccm : 60sccm의 부근으로 조정하는 것이 바람직하다.
본 발명에 있어서, 드라이 에칭은 Al 합금 박막이나 Si 반도체층의 에칭 및 콘택트 홀을 형성하는 전체 공정에서 사용할 수 있고, 이에 의해 생산성이 높아진다. 단, 본 발명은 이것으로 한정되는 취지에서는 결정하지 않는다. 예를 들어, 콘택트 홀의 저부가 Al 합금막에 도달하기 직전까지는 웨트 에칭을 행하고, 콘택트 홀 형성 공정의 최종 단계에서 드라이 에칭으로 절환해도 좋다. 콘택트 홀 형성 공정의 대부분을 웨트 에칭에 의해 행함으로써, 복수의 TFT 기판을 일괄 처리할 수 있다. 단, 콘택트 홀 형성의 전체 공정에서 드라이 에칭을 행하면, 생산성이 높아진다.
(실시예)
이하, 실시예를 예로 들어 본 발명을 더욱 구체적으로 설명하지만, 본 발명은 원래 하기 실시예에 의해 제한을 받는 것은 아니고, 전기, 후기의 취지에 적합한 범위에서 적당히 변경을 추가하여 실시하는 것도 가능하고, 그것들은 모두 본 발명의 기술적 범위에 포함된다.
표 1, 표 2 및 표 3에 나타내는 다양한 합금 조성의 Al 합금막에 대해, 이하에 나타내는 바와 같이 Al 합금막 자체의 전기 저항률 및 Al 합금막을 투명 화소 전극 또는 비정질 Si층 또는 다결정 Si층에 직접 접속했을 때의 콘택트 저항률을 측정하는 동시에, Al 합금막을 가열했을 때의 내열성을 조사하였다.
Al 합금막의 상기한 모든 특성은 다음과 같은 조건 하에서 행하였다.
(1) 투명 화소 전극의 구성 : 산화인듐에 10질량％의 산화주석을 추가한 산화인듐 주석(ITO), 혹은 산화인듐에 10질량％의 산화아연을 추가한 산화인듐 아연(IZO)
(2) Al 합금막의 형성 조건 :
분위기 가스 ＝ 아르곤, 압력 ＝ 3mTorr, 두께 ＝ 200㎚
(3) Al 합금막에 있어서의 각 합금 원소의 함유량 :
실험에 제공한 다양한 Al 합금에 있어서의 각 합금 원소의 함유량은 ICP 발광 분석(유도 결합 플라즈마 발광 분석)법에 의해 구하였다.
(제1 실험예)
Al 합금막으로서, Al-0.3원자％ α-0.35Gd원자％(α ＝ Ni, Ge, Ag, Zn, Cu)의 5종류의 시료를 준비하여, 각각 ITO막과의 콘택트 저항률을 측정하였다. 콘택트 저항의 측정법은 도 20에 도시하는 켈빈 패턴(콘택트 홀 사이즈 : 한 변이 10㎛)을 제작하여, 4단자 측정(ITO-Al 합금 혹은 IZO-Al 합금에 전류를 흐르게 하고, 다른 단자에서 ITO-Al 합금 사이 혹은 IZO-Al 합금의 전압 강하를 측정하는 방법)을 행하였다. 구체적으로는, 도 20의 I1 － I2 사이에 전류(I)를 흐르게 하여, V1 － V2 사이의 전압(V)을 모니터함으로써, 접속부(C)의 콘택트 저항(R)을 [R ＝ (V1 － V2)/I2]로서 구하였다.
도 21에 투명 화소 전극으로서 ITO를 사용했을 때의 결과를 나타낸다. ITO 대신에, IZO를 사용했을 때에도, 도 21과 동일한 경향이 나타났다. 도 21로부터 α ＝ Ge의 경우가 가장 콘택트 저항률이 낮은 것을 알 수 있다. 또한, Ge 첨가의 Al 합금막이 가장 콘택트 저항률의 편차도 적어, 안정성이 우수한 것을 알 수 있다(도 21에 있어서, 콘택트, 저항률은 ◆표로 나타내고, ◆표의 상측과 하측에 각각 나타나 있는 막대 형상의 표시는 에러 바를 나타냄).
(제2 실험예)
Al 합금막으로서, Al-0.1원자％ Ge-β원자％ X(X ＝ Nd, Gd, La, Dy, Y, β는 표 1 참조)의 10종류의 시료를 준비하여, Al 합금막의 내열성을 측정하였다. 측정 방법에 대해 설명한다. 전술한 (2)에 나타내는 조건으로 유리 기판 상에 Al 합금막만을 형성하였다. 다음에, 10㎛ 폭의 라인 앤드 스페이스 패턴을 형성하여, 불활성 가스 분위기 중에서 50℃/분의 속도로 서서히 가열하면서, 광학 현미경에 의한 시료 표면의 관찰을 행하여, 힐록의 발생이 확인된 시점에서의 온도(이하, 「힐록 발생 온도」라고 기재함)를 기록하였다. 5회 측정한 힐록 발생 온도의 평균치를 표 1에 나타낸다.
Figure 112009032532716-pct00001
표 1로부터, 어떤 첨가 원소(X)의 경우에도 0.5원자％ 정도의 조성 영역에서는 약 430℃ 내지 460℃로, 거의 동등한 힐록 발생 온도를 나타내는 것에 비해, 0.1원자％ 정도의 저첨가 조성 영역에서는 힐록 발생 온도에 차이가 나타나, Gd, La의 순서로 내열성 향상의 효과가 높은 것이 명백하다.
(제3 실험예)
표 2에 나타내는 다양한 조성의 Al 합금막을 220℃에서 가열 처리하여 Al 합금막의 전기 저항률을 측정하였다. 도 22에 가열 처리 시간과 Al 합금막의 전기 저항률의 상관을 나타낸다. 도 22로부터 명백한 바와 같이, 가열 처리 시간을 길게 취하면 Al 합금막의 전기 저항률은 순조롭게 내려가지만, Gd, La의 첨가량이 많은 경우에는 전기 저항률은 그다지 내려가지 않는다. 가열 시간 8분 정도의 조건에서 4.5μΩㆍ㎝ 정도의 낮은 전기 저항률을 얻기 위해서는, Gd, La의 첨가량은 각각 단독으로, 혹은 합계 0.45원자％ 이하, 바람직하게는 0.4원자％ 이하, 더욱 바람직하게는 0.3원자％ 이하로 하는 것이 좋다고 생각된다.
Figure 112009032532716-pct00002
(제4 실험예)
표 3에 나타낸 다양한 조성의 Al-Ge-Gd계막, Al-Ge-La계막에 있어서, 220℃에서 가열 처리하여 Al 합금막의 힐록 밀도와 전기 저항률을 측정하였다. 힐록 밀도의 측정은 제2 실험예와 같이 힐록 발생 온도를 조사한 것이 아니라, 시료를 220℃에서 30분간 가열한 후의, Al 합금막의 표면에 형성된 힐록의 수를 카운트함으로써 행하는 것이다. 즉, 전술한 (2)에 나타내는 조건으로 유리 기판 상에 Al 합금막만을 형성하였다. 다음에, 10㎛ 폭의 라인 앤드 스페이스 패턴을 형성하여, 220℃ × 30분의 진공 가열 처리를 행한 후, SEM으로 배선 표면을 관찰하여, 직경 0.1㎛ 이상의 힐록의 개수를 카운트하였다. 이 결과를 표 3에 나타낸다.
한편, 전기 저항률은 시료를 220℃에서 10분간 가열한 후, 켈빈 패턴을 사용하여 4단자법으로 측정하였다. 이 결과도 표 3에 나타낸다.
Figure 112009032532716-pct00003
표 3으로부터 Al-Ge-Gd계 재료 및 Al-Ge-La계 재료에 있어서는, Gd, La의 함유량이 0.1원자％ 이상인 경우에 힐록 밀도가 작게 억제되어 있는 것을 알 수 있다. Al 합금막에 Ni를 더 첨가하면 내열성을 향상시키는 효과가 있으나, 전기 저항률의 증가를 수반하므로, Ni의 첨가량은 제한된다. 비교를 위해, AL-Ge계 재료(2원계)의 힐록 밀도 및 전기 저항률을 나타내지만, Gd도, La도 함유하지 않은 경우에는 내열성이 현저히 낮다. 또한, Al-Ge-Gd-Zn계 재료에서는 Zn의 첨가에 의한 가일층의 내열성 개선 효과는 인정되지 않았다.
(제5 실험예)
표 4에 나타내는 각종 Al-Ge-X막과 ITO막의 콘택트 저항률 및 Si 다이렉트 콘택트 특성을 각각 측정하였다. ITO막과의 콘택트 저항률의 측정에는 제1 실험예에 나타낸 방법을 사용하였다. 표 4에 나타낸 어떤 시료에 대해서도, 2.00 × 10-4Ωㆍ㎠ 이하의 낮은 콘택트 저항률이 얻어진다. 시료 번호 10, 11, 14 및 15의 Ni와 Cu를 Ge와 복합적으로 첨가한 경우에는, 콘택트 저항률이 저감되는 효과가 특히 크다.
Figure 112009032532716-pct00004
한편, Si 다이렉트 콘택트 특성(후술하는 평가용 TEG의 온 전류, 오프 전류)은 각각 다음과 같이 측정하였다. 우선, Si 웨이퍼 상에 스퍼터링법 및 플라즈마 CVD법을 사용하여, 도 23에 도시하는 TFT를 갖는 평가용 TEG를 제작하였다. TFT의 게이트 길이(L)는 10㎛, 게이트 폭(W)은 10㎛이다.
제작한 평가용 TEG를 300℃에서 30분간, 가열 처리를 실시하였다. 실제의 TFT의 제조 프로세스에서는 Al 합금막의 형성 시 이후에 가열 프로세스가 들어가, Si층-Al 합금막 사이에서의 상호 확산이나 계면 반응이 진행되면 온 전류의 저하 및/또는 오프 전류의 증가를 발생해 버리기 때문이다.
가열 처리 후, TFT의 드레인 전류-게이트 전압 스위칭 특성을 측정하여, 그 온 전류 및 오프 전류를 특정하였다. 이 결과를 도 24에 나타낸다. 측정 시의 드레인 전압은 10V로 하였다. 오프 전류는 게이트 전압이 －3V일 때의 전류치, 온 전류는 게이트 전압이 20V일 때의 전압으로 정의하였다.
온 전류에 관해서는, 표 4에 나타낸 어떤 Al 합금막에서도, 2.0 × 10-6[A] 이상으로, 양호하다.
한편, 온 전류에 관해서는, 시험 번호 1 내지 3의 Al-Ge 2원계의 Al 합금막 및 시료 번호 14 및 시료 번호 15의 Cu를 함유한 Al 합금막에 있어서, 1.0 × 10-11[A]를 초과하고 있어, 현저하게 오프 전류가 증가되어 있는 것을 알 수 있다.
또한, TFT의 반도체층으로서, 아몰퍼스 실리콘 외에, 다결정 실리콘을 사용한 경우도 마찬가지이다.
(제6 실험예)
본 실험예 및 후기하는 제7 실험예에서는 본 발명의 Al 합금막이 우수한 드라이 에칭성을 갖는 것을 조사하였다.
우선, 제6 실험예에서는 본 발명의 Al 합금막이, 순Al과 동일한 정도의 높은 에칭 레이트비를 갖고 있는 것을 조사하였다. 여기서는, 본 발명예로서, Al-0.2원자％ Ge-0.10원자％ Gd를 사용하였다. 비교를 위해, 순Al 외에, 종래의 대표적인 Al 합금막인 Al-2.0원자％ Ni를 사용하였다.
구체적으로는, 직경 6인치, 두께 0.5㎜의 무알칼리 유리 기판(코닝사제 # 1737 유리) 상에 두께 200㎚의 산화실리콘(SiOx)막을 기판 온도 250℃ 정도에서 성막한 후, 상기한 순Al막 또는 Al 합금막을 전술한 (2)에 나타내는 조건으로 성막하였다. 계속해서, g선의 포토리소그래피에 의해 포지티브형 포토레지스트[노볼락계 수지 ; 도쿄오카 공업(주)제의 TSMR8900, 두께는 1.0㎛]를 선 폭 2.0㎛의 스트라이프 형상으로 형성하였다.
다음에, 전술한 도 25에 도시하는 드라이 에칭 장치를 사용하여, 하기의 에칭 조건으로 드라이 에칭을 행하였다.
(에칭 조건)
Ar/Cl2/BCl3 : 300sccm/120sccm/60sccm
안테나에 인가한 전력(소스 RF) : 500W
기판 바이어스 : 60W,
프로세스 압력(가스압) : 14mTorr
기판 온도 : 서셉터의 온도(20℃)
에칭은 에칭 깊이가 100 내지 300㎚가 되는 범위에 있어서, 에칭 시간을 바꾸어 행하여, 에칭 깊이가 상이한 샘플을 제작하였다. 계속해서, 질화실리콘(SiNx)막의 에칭과 동일한 방법으로 레지스트를 박리한 후, 촉침식 막 두께 측정기(Vecco사제의 「Dektak II」)를 사용하여, 순Al 또는 Al 합금막의 에칭 두께를 측정하였다.
이들의 결과를 도 26에 나타낸다.
도 26에 도시한 바와 같이, 본 발명의 Al-Ge-Gd막에 의한 에칭 레이트비는 종래의 Al-Ni막에 비해 높고, 순Al과 대략 동일한 정도인 것이 확인되었다.
(제7 실험예)
본 실험예에서는 표 5에 나타내는 다양한 Al 합금막의 원소(Ge, Gd 및/또는 La, Ni)가 드라이 에칭성에 미치는 영향을 조사하였다. 드라이 에칭 조건은 전술한 제6 실시예와 동일하다. 드라이 에칭성은 이하와 같이 하여 평가하였다.
(에칭 레이트비)
제6 실시예와 마찬가지로 하여 에칭을 행하여, 에칭 후에 있어서의 순Al막 및 각 Al 합금막의 두께(에칭 두께)를 측정하였다. 이들의 결과를 최소자승법으로 통계 처리하여 순Al막의 에칭 레이트(N2) 및 Al 합금막의 에칭 레이트(N1)를 각각 산출하여, N1/N2의 비를 「에칭 레이트비」로 하였다.
본 실시예에서는 에칭 레이트비가 0.3 이상을 합격(○)으로 하였다.
(드라이 에칭 후의 잔사의 유무)
다양한 Al 합금막에 대해, 막 두께분의 에칭 깊이까지 필요하다고 생각되는 에칭 시간의 1.2배의 시간 에칭을 행한 시료에 대해, 레지스트를 박리한 후의 유리 기판의 표면을 SEM 관찰(배율 3000배)하여, 직경(원 상당 직경)이 0.5㎛ 이상인 잔사의 유무를 조사하였다. 측정 시야는 5시야로 하여, 상기한 기판 표면을 몇 군데 측정했을 때, 어떤 측정 개소에서도 상기한 잔사가 전혀 관찰되지 않은(잔사 제로) 것을 합격(○)으로 하였다.
본 실시예에서는, 에칭 레이트비가 합격이고, 또한 드라이 에칭 후의 잔사가 없는 것을 「드라이 에칭성이 우수하다」라고 판정하였다.
이들의 결과를 표 5에 정리하여 기재한다. 표 5에는 종합 평가의 란을 형성하여, 상기한 양 특성을 만족시키는 것에 ○를 부여하고, 어느 한쪽의 특성이 불합격(×)인 것에 ×를 부여하였다.
또한, 도 27에 Al 합금막 중의 Ge량과 에칭 레이트비의 관계를, 도 28에 Al 합금막 중의 Gd량, La량과 에칭 레이트비의 관계를, 도 29에 Al 합금막 중의 Ni량과 에칭 레이트비의 관계를 각각 나타낸다.
Figure 112009032532716-pct00005
표 5에 나타낸 바와 같이, 본 발명의 요건을 만족시키는 번호 1 내지 4의 Al-Ge-Gd막, 번호 6 내지 9의 Al-Ge-La막, 번호 11의 Al-Ge-Gd-Ni막 및 번호 13의 Al-Ge-La-Ni막은 모두 드라이 에칭성이 우수하다.
이에 대해, Gd량이 많은 번호 5의 Al-Ge-Gd막, La량이 많은 번호 10의 Al-Ge-La막은 모두 에칭 후의 잔사가 관찰되고, 또한 에칭 레이트비도 저하되었다. 또한, 번호 12의 Al-Ge-Gd-Ni막 및 번호 14의 Al-Ge-La-Ni막은 모두 Ni량이 많고, 또한 Ge와 Ni의 합계량이 많은 예이지만, 에칭 후의 잔사는 관찰되지 않았으나, 에칭 레이트비가 저하되었다.
상기한 실험 결과에 기초하여, 에칭 레이트비에 미치는 각 원소의 영향을 고찰하면, 이하와 같다.
우선, Al-Ge-Gd막 및 Al-Ge-La막에 미치는 Ge의 영향에 대해 고찰한다.
도 27에 도시한 바와 같이, Ge량이 본 발명에서 규정하는 범위 내(0.05 내지 0.5원자％)인 경우, 에칭 레이트비는 약 0.6으로, 거의 일정하다. 또한, 표 5에 나타낸 바와 같이, 상기 범위 내이면, 에칭 후의 잔사도 관찰되지 않는다. 따라서, 본 발명의 Al 합금막은 Ge의 함유량에 관계없이, 양호한 드라이 에칭성을 나타내는 것이 확인되었다.
다음에, Al-Ge-Gd막 및 Al-Ge-La막에 미치는 Gd/La의 영향에 대해 고찰한다.
도 28에 도시한 바와 같이, Gd 또는 La의 함유량이 감소함에 따라서, 에칭 레이트비가 상승하는 것을 알 수 있다. 본 발명에서 규정하는 에칭 레이트비 0.3 이상을 만족시키기 위해서는, Gd 및/또는 La의 합계량의 상한을 0.35원자％로 할 필요가 있어, 상한이 0.4원자％가 되면, 원하는 특성이 얻어지지 않았다.
다음에, Al-Ge-Gd막 및 Al-Ge-La막에 미치는 Ni의 영향에 대해 고찰한다.
Ni도 전술한 Gd/La와 동일한 경향이 나타나, 도 29에 도시한 바와 같이, Ni의 함유량이 감소함에 따라서, 에칭 레이트비가 상승했다. 본 발명에서 규정하는 에칭 레이트비 0.3 이상을 만족시키기 위해서는, Ni량의 상한을 0.35원자％로 할 필요가 있고, 상한이 0.4원자％가 되면 원하는 특성이 얻어지지 않았다.
본 발명을 특정한 형태를 참조하여 상세하게 설명하였으나, 본 발명의 정신과 범위에서 벗어나지 않고 다양한 변경 및 수정이 가능한 것은 당업자에 있어서 명백하다.
또한, 본 출원은 2006년 11월 30일자로 출원된 일본 특허 출원(일본 특허 출원 제2006-324494호) 및 2007년 6월 26일자로 출원된 일본 특허 출원(일본 특허 출원 제2007-168298호)에 기초하고 있고, 그 전체가 인용에 의해 원용된다.
또한, 여기에 인용되는 모든 참조는 전체적으로 도입된다.
본 발명에 따르면, 배리어 메탈층을 개재시키지 않고, Al 합금막을 도전성 산화막으로 이루어지는 투명 화소 전극과 직접 접속할 수 있고, 또한 약 220℃ 등의 비교적 낮은 열처리 온도를 적용한 경우라도 충분히 낮은 전기 저항률과 우수한 내열성이 확보된 표시 디바이스용 Al 합금막이나, 이것을 사용한 표시 디바이스를 제공할 수 있다.

Claims (12)

  1. 기판 상에서, 도전성 산화막에 배리어 메탈층을 게재하지 않고 전기적으로 직접 접속하는 전극 및 그 배선에 사용되는 표시 디바이스용 Al 합금막이며, 상기 Al 합금막은 Ge를 0.05 내지 0.5원자％ 함유하고, Gd와 La 중 하나 이상을 합계 0.05 내지 0.45원자％ 함유하는, 표시 디바이스용 Al 합금막.
  2. 기판 상에서, 비정질 Si층 또는 다결정 Si층에 배리어 메탈층을 게재하지 않고 전기적으로 직접 접속하는 전극 및 그 배선에 사용되는 표시 디바이스용 Al 합금막이며, 상기 Al 합금막은 Ge를 0.05 내지 0.5원자％ 함유하고, Gd와 La 중 하나 이상을 합계 0.05 내지 0.45원자％ 함유하는, 표시 디바이스용 Al 합금막.
  3. 제1항 또는 제2항에 있어서, Gd와 La 중 하나 이상을 합계 0.05 내지 0.35원자％ 함유함으로써 드라이 에칭 특성이 높아진 것인, 표시 디바이스용 Al 합금막.
  4. 제1항 또는 제2항에 있어서, Ni를 0.05 내지 0.35원자％ 더 함유하고, 또한 Ge와 Ni의 함유량이 합계 0.1 내지 0.45원자％인, 표시 디바이스용 Al 합금막.
  5. 제1항 또는 제2항에 기재된 표시 디바이스용 Al 합금막을 포함하는, 표시 디바이스.
  6. 제1항 또는 제2항에 기재된 표시 디바이스용 Al 합금막이, 박막 트랜지스터의 게이트 전극 및 주사선에 사용되어, 도전성 산화막에 직접 접속되어 있는, 표시 디바이스.
  7. 제1항 또는 제2항에 기재된 표시 디바이스용 Al 합금막이, 박막 트랜지스터의 소스 전극과 드레인 전극 중 하나 이상 및 신호선에 사용되는, 표시 디바이스.
  8. 제7항에 있어서, 상기 박막 트랜지스터의 소스 전극과 드레인 전극 중 하나 이상 및 신호선이, 상기 박막 트랜지스터의 게이트 전극 및 주사선과 동일한 재료로 구성되는, 표시 디바이스.
  9. 기판 상에서, 도전성 산화막에 배리어 메탈층을 게재하지 않고 전기적으로 직접 접속하는 전극 및 그 배선에 사용되며 Ge를 0.05 내지 0.5원자％ 함유하고, Gd와 La 중 하나 이상을 합계 0.05 내지 0.45원자％ 함유하는 표시 디바이스용 Al 합금막을 포함하는 표시 디바이스이며,
    상기 도전성 산화막이, 산화인듐, 산화아연, 산화주석 및 산화티탄으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 복합 산화물로 형성되는, 표시 디바이스.
  10. 제5항에 있어서, 표시 디바이스용 Al 합금막의 전기 저항률이 4.5μΩㆍ㎝ 이하인, 표시 디바이스.
  11. 표시 디바이스용 Al 합금막을 형성하기 위한 스퍼터링 타깃이며, Ge를 0.05 내지 0.5원자％ 함유하고, Gd와 La 중 하나 이상을 합계 0.05 내지 0.45원자％ 함유하는, 스퍼터링 타깃.
  12. 제11항에 있어서, Ni를 0.05 내지 0.35원자％ 더 함유하고, 또한 Ge와 Ni의 함유량이 합계 0.1 내지 0.45원자％인, 스퍼터링 타깃.
KR1020097011088A 2006-11-30 2007-11-27 표시 디바이스용 Ａｌ 합금막, 표시 디바이스 및 스퍼터링 타깃 KR101085271B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JPJP-P-2006-324494 2006-11-30
JP2006324494 2006-11-30
JP2007168298A JP4170367B2 (ja) 2006-11-30 2007-06-26 表示デバイス用Ａｌ合金膜、表示デバイス、及びスパッタリングターゲット
JPJP-P-2007-168298 2007-06-26
PCT/JP2007/072832 WO2008066030A1 (en) 2006-11-30 2007-11-27 Al ALLOY FILM FOR DISPLAY DEVICE, DISPLAY DEVICE, AND SPUTTERING TARGET

Publications (2)

Publication Number Publication Date
KR20090083427A KR20090083427A (ko) 2009-08-03
KR101085271B1 true KR101085271B1 (ko) 2011-11-22

Family

ID=39660603

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097011088A KR101085271B1 (ko) 2006-11-30 2007-11-27 표시 디바이스용 Ａｌ 합금막, 표시 디바이스 및 스퍼터링 타깃

Country Status (5)

Country Link
US (1) US8786090B2 (ko)
JP (1) JP4170367B2 (ko)
KR (1) KR101085271B1 (ko)
CN (1) CN101542696B (ko)
TW (1) TW200830558A (ko)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4117001B2 (ja) 2005-02-17 2008-07-09 株式会社神戸製鋼所 薄膜トランジスタ基板、表示デバイス、および表示デバイス用のスパッタリングターゲット
JP4611417B2 (ja) * 2007-12-26 2011-01-12 株式会社神戸製鋼所 反射電極、表示デバイス、および表示デバイスの製造方法
JP4469913B2 (ja) 2008-01-16 2010-06-02 株式会社神戸製鋼所 薄膜トランジスタ基板および表示デバイス
KR101163329B1 (ko) * 2008-02-22 2012-07-05 가부시키가이샤 고베 세이코쇼 터치 패널 센서
JP2010123754A (ja) * 2008-11-19 2010-06-03 Kobe Steel Ltd 表示装置およびその製造方法
US7932727B2 (en) * 2008-03-31 2011-04-26 Christian Bolle Test structure to monitor the release step in a micromachining process
WO2009123217A1 (ja) * 2008-03-31 2009-10-08 株式会社神戸製鋼所 表示装置、その製造方法およびスパッタリングターゲット
JP5475260B2 (ja) * 2008-04-18 2014-04-16 株式会社神戸製鋼所 配線構造、薄膜トランジスタ基板およびその製造方法、並びに表示装置
JP5368867B2 (ja) * 2008-04-23 2013-12-18 株式会社神戸製鋼所 表示装置用Ａｌ合金膜、表示装置およびスパッタリングターゲット
WO2010001998A1 (ja) * 2008-07-03 2010-01-07 株式会社神戸製鋼所 配線構造、薄膜トランジスタ基板およびその製造方法、並びに表示装置
JP2010065317A (ja) * 2008-08-14 2010-03-25 Kobe Steel Ltd 表示装置およびこれに用いるＣｕ合金膜
JP2010134458A (ja) * 2008-11-05 2010-06-17 Kobe Steel Ltd 表示装置用Ａｌ合金膜、表示装置およびスパッタリングターゲット
JP5357515B2 (ja) * 2008-11-05 2013-12-04 株式会社神戸製鋼所 表示装置用Ａｌ合金膜、表示装置およびスパッタリングターゲット
JP5368806B2 (ja) * 2009-01-13 2013-12-18 株式会社神戸製鋼所 表示装置用Ａｌ合金膜および表示装置
US20110198602A1 (en) * 2008-11-05 2011-08-18 Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel, Ltd.) Aluminum alloy film for display device, display device, and sputtering target
WO2010058825A1 (ja) * 2008-11-20 2010-05-27 株式会社神戸製鋼所 表示装置用Ａｌ合金膜、薄膜トランジスタ基板およびその製造方法、並びに表示装置
JP4567091B1 (ja) 2009-01-16 2010-10-20 株式会社神戸製鋼所 表示装置用Ｃｕ合金膜および表示装置
WO2011010542A1 (en) * 2009-07-23 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011013682A1 (ja) * 2009-07-27 2011-02-03 株式会社神戸製鋼所 配線構造およびその製造方法、並びに配線構造を備えた表示装置
KR101361303B1 (ko) 2009-07-27 2014-02-11 가부시키가이샤 고베 세이코쇼 배선 구조 및 배선 구조를 구비한 표시 장치
JP2011035152A (ja) * 2009-07-31 2011-02-17 Kobe Steel Ltd 薄膜トランジスタ基板および表示デバイス
JP2011035153A (ja) * 2009-07-31 2011-02-17 Kobe Steel Ltd 薄膜トランジスタ基板および表示デバイス
KR101672072B1 (ko) * 2009-09-04 2016-11-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
CN102041479B (zh) * 2009-10-23 2013-08-28 株式会社神户制钢所 Al基合金溅射靶
JP5179604B2 (ja) * 2010-02-16 2013-04-10 株式会社神戸製鋼所 表示装置用Ａｌ合金膜
JP2012015200A (ja) * 2010-06-29 2012-01-19 Kobe Steel Ltd 薄膜トランジスタ基板、および薄膜トランジスタ基板を備えた表示デバイス
JP2012180540A (ja) 2011-02-28 2012-09-20 Kobe Steel Ltd 表示装置および半導体装置用Ａｌ合金膜
JP5524905B2 (ja) 2011-05-17 2014-06-18 株式会社神戸製鋼所 パワー半導体素子用Ａｌ合金膜
JP2013084907A (ja) 2011-09-28 2013-05-09 Kobe Steel Ltd 表示装置用配線構造
US9851593B2 (en) * 2012-09-11 2017-12-26 Apple Inc. LCD frame assembly
KR20160105490A (ko) * 2014-02-07 2016-09-06 가부시키가이샤 고베 세이코쇼 플랫 패널 디스플레이용 배선막
JP2016018948A (ja) * 2014-07-10 2016-02-01 セイコーエプソン株式会社 導電パターン形成方法、半導体装置、及び電子機器
CN106653773B (zh) * 2016-12-30 2019-10-18 惠科股份有限公司 一种显示面板
JP7053290B2 (ja) 2018-02-05 2022-04-12 株式会社神戸製鋼所 有機ｅｌディスプレイ用の反射アノード電極
JP7311290B2 (ja) * 2019-03-27 2023-07-19 Ｊｘ金属株式会社 分割スパッタリングターゲット及びその製造方法
JP7231487B2 (ja) 2019-05-30 2023-03-01 株式会社神戸製鋼所 反射アノード電極及びその製造方法、薄膜トランジスタ基板、有機ｅｌディスプレイ、並びにスパッタリングターゲット

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997013885A1 (en) 1995-10-12 1997-04-17 Kabushiki Kaisha Toshiba Wiring film, sputter target for forming the wiring film and electronic component using the same

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2733006B2 (ja) 1993-07-27 1998-03-30 株式会社神戸製鋼所 半導体用電極及びその製造方法並びに半導体用電極膜形成用スパッタリングターゲット
SG55246A1 (en) * 1995-12-29 1998-12-21 Ibm Aluminum alloy for the damascene process for on-chip wiring applications
JP3365954B2 (ja) 1997-04-14 2003-01-14 株式会社神戸製鋼所 半導体電極用Ａｌ−Ｎｉ−Ｙ 合金薄膜および半導体電極用Ａｌ−Ｎｉ−Ｙ 合金薄膜形成用スパッタリングターゲット
JPH11337976A (ja) 1998-03-26 1999-12-10 Toshiba Corp 表示装置用アレイ基板及びこのアレイ基板を備えた平面表示装置
JP4458563B2 (ja) 1998-03-31 2010-04-28 三菱電機株式会社 薄膜トランジスタの製造方法およびこれを用いた液晶表示装置の製造方法
JP4663829B2 (ja) 1998-03-31 2011-04-06 三菱電機株式会社 薄膜トランジスタおよび該薄膜トランジスタを用いた液晶表示装置
JP4783525B2 (ja) 2001-08-31 2011-09-28 株式会社アルバック 薄膜アルミニウム合金及び薄膜アルミニウム合金形成用スパッタリングターゲット
JP2003273109A (ja) 2002-03-14 2003-09-26 Advanced Display Inc Ａｌ配線用薄膜及びその製造方法並びにこれを用いた液晶表示装置
JP4044383B2 (ja) 2002-07-19 2008-02-06 株式会社神戸製鋼所 半導体デバイス電極／配線の製造方法
JP3940385B2 (ja) 2002-12-19 2007-07-04 株式会社神戸製鋼所 表示デバイスおよびその製法
JP4022891B2 (ja) 2003-11-20 2007-12-19 日立金属株式会社 配線膜用Ａｌ合金膜および配線膜形成用スパッタリングターゲット材
US7166921B2 (en) * 2003-11-20 2007-01-23 Hitachi Metals, Ltd. Aluminum alloy film for wiring and sputter target material for forming the film
JP2005303003A (ja) 2004-04-12 2005-10-27 Kobe Steel Ltd 表示デバイスおよびその製法
JP4541787B2 (ja) 2004-07-06 2010-09-08 株式会社神戸製鋼所 表示デバイス
JP4330517B2 (ja) 2004-11-02 2009-09-16 株式会社神戸製鋼所 Ｃｕ合金薄膜およびＣｕ合金スパッタリングターゲット並びにフラットパネルディスプレイ
JP4579709B2 (ja) 2005-02-15 2010-11-10 株式会社神戸製鋼所 Ａｌ−Ｎｉ−希土類元素合金スパッタリングターゲット
JP4117001B2 (ja) * 2005-02-17 2008-07-09 株式会社神戸製鋼所 薄膜トランジスタ基板、表示デバイス、および表示デバイス用のスパッタリングターゲット
JP4542008B2 (ja) 2005-06-07 2010-09-08 株式会社神戸製鋼所 表示デバイス
US7683370B2 (en) 2005-08-17 2010-03-23 Kobe Steel, Ltd. Source/drain electrodes, transistor substrates and manufacture methods, thereof, and display devices
US7411298B2 (en) 2005-08-17 2008-08-12 Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel, Ltd.) Source/drain electrodes, thin-film transistor substrates, manufacture methods thereof, and display devices
US7781767B2 (en) 2006-05-31 2010-08-24 Kobe Steel, Ltd. Thin film transistor substrate and display device
JP4280277B2 (ja) 2006-09-28 2009-06-17 株式会社神戸製鋼所 表示デバイスの製法
JP2008127623A (ja) 2006-11-20 2008-06-05 Kobelco Kaken:Kk Ａｌ基合金スパッタリングターゲットおよびその製造方法
JP4377906B2 (ja) 2006-11-20 2009-12-02 株式会社コベルコ科研 Ａｌ−Ｎｉ−Ｌａ系Ａｌ基合金スパッタリングターゲット、およびその製造方法
JP2009004518A (ja) 2007-06-20 2009-01-08 Kobe Steel Ltd 薄膜トランジスタ基板、および表示デバイス
JP2009010052A (ja) 2007-06-26 2009-01-15 Kobe Steel Ltd 表示装置の製造方法
US20090001373A1 (en) 2007-06-26 2009-01-01 Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel Ltd.) Electrode of aluminum-alloy film with low contact resistance, method for production thereof, and display unit
JP2009008770A (ja) 2007-06-26 2009-01-15 Kobe Steel Ltd 積層構造およびその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997013885A1 (en) 1995-10-12 1997-04-17 Kabushiki Kaisha Toshiba Wiring film, sputter target for forming the wiring film and electronic component using the same

Also Published As

Publication number Publication date
CN101542696A (zh) 2009-09-23
JP2008160058A (ja) 2008-07-10
CN101542696B (zh) 2011-01-26
TW200830558A (en) 2008-07-16
KR20090083427A (ko) 2009-08-03
JP4170367B2 (ja) 2008-10-22
US20100065847A1 (en) 2010-03-18
US8786090B2 (en) 2014-07-22
TWI356498B (ko) 2012-01-11

Similar Documents

Publication Publication Date Title
KR101085271B1 (ko) 표시 디바이스용 Ａｌ 합금막, 표시 디바이스 및 스퍼터링 타깃
US7622809B2 (en) Display device and sputtering target for producing the same
US7553754B2 (en) Electronic device, method of manufacture of the same, and sputtering target
JP4542008B2 (ja) 表示デバイス
KR100983196B1 (ko) 박막 트랜지스터 기판 및 표시 디바이스
KR101124831B1 (ko) 표시 장치, 그 제조 방법 및 스퍼터링 타깃
US8422207B2 (en) Al alloy film for display device, display device, and sputtering target
JP2007081385A (ja) ソース−ドレイン電極、トランジスタ基板およびその製造方法、並びに表示デバイス
JP2008124499A (ja) 薄膜トランジスタ基板、表示デバイス、および表示デバイス用のスパッタリングターゲット
JP4763568B2 (ja) トランジスタ基板
WO2008066030A1 (en) Al ALLOY FILM FOR DISPLAY DEVICE, DISPLAY DEVICE, AND SPUTTERING TARGET
JP4886285B2 (ja) 表示デバイス
JP2009010053A (ja) 表示装置およびスパッタリングターゲット
JP5368717B2 (ja) 表示装置およびこれに用いるＣｕ合金膜
KR101182013B1 (ko) 박막 트랜지스터 기판 및 박막 트랜지스터 기판을 구비한 표시 디바이스
JP2006339666A (ja) アルミニウム合金膜形成用スパッタリングターゲット

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141023

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20151016

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20161018

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20171018

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20181018

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20191016

Year of fee payment: 9