KR101074927B1 - Circuit substrate with hollow portion and manufacturing method thereof - Google Patents

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Abstract

2개의 기판을 이용하여 그 사이에 공동부가 구성된 공동부를 갖는 회로 기판 및 그 제조 방법을 실현한다. 본 발명에서는, 상측 기판(11)의 표면의 도전박(20a)으로 형성한 제1 회로 패턴(17)과, 상측 기판(11)의 이면에 설치한 접착 시트(13)와, 하측 기판(12)의 표면의 도전박(21a)으로 형성한 제2 회로 패턴(19)과, 하측 기판(12)의 이면의 도전박(21b)을 제거하여 형성한 공동부(14)와 그 주위에 형성한 절연층(34)을 구비하고, 상 기판(11)의 이면의 상기 접착층(13)과 하측 기판(12)의 이면의 절연층(34)을 접착하여, 상측 기판(11), 하측 기판(12) 및 절연층(34)으로 둘러싸여지는 공동부(14)를 양 기판 사이에 형성하는 것을 특징으로 한다.By using two substrates, a circuit board having a cavity having a cavity formed therebetween and a manufacturing method thereof are realized. In the present invention, the first circuit pattern 17 formed of the conductive foil 20a on the surface of the upper substrate 11, the adhesive sheet 13 provided on the rear surface of the upper substrate 11, and the lower substrate 12. And the second circuit pattern 19 formed of the conductive foil 21a on the surface of the C-substrate, and the cavity 14 formed by removing the conductive foil 21b on the back surface of the lower substrate 12, and the periphery thereof. The insulating layer 34 is provided, and the adhesive layer 13 on the rear surface of the upper substrate 11 and the insulating layer 34 on the rear surface of the lower substrate 12 are bonded to each other to form the upper substrate 11 and the lower substrate 12. And the cavity 14 surrounded by the insulating layer 34 is formed between the two substrates.

상측 기판, 도전박, 하측 기판, 접착 시트, 제1 회로 패턴, 제2 회로 패턴, 접착층 Upper board, conductive foil, lower board, adhesive sheet, first circuit pattern, second circuit pattern, adhesive layer

Description

공동부를 갖는 회로 기판 및 그 제조 방법{CIRCUIT SUBSTRATE WITH HOLLOW PORTION AND MANUFACTURING METHOD THEREOF}Circuit board which has a cavity, and its manufacturing method {CIRCUIT SUBSTRATE WITH HOLLOW PORTION AND MANUFACTURING METHOD THEREOF}

본 발명은, 공동부를 갖는 회로 기판 및 그 제조 방법에 관한 것으로, 특히 2개의 기판을 이용하여 그 사이에 공동부가 구성된 공동부를 갖는 회로 기판 및 그 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit board having a cavity and a manufacturing method thereof, and more particularly to a circuit board having a cavity having a cavity formed therebetween using two substrates and a method of manufacturing the same.

도 7에 IC 칩을 기판 내에 매립한 고밀도의 실장 기판이 도시되어 있다.7 shows a high-density mounting substrate in which an IC chip is embedded in a substrate.

이 실장 기판은 제1 기판(100), 제2 기판(200), 제3 기판(300), IC 칩(400), 도전성 접속 부재(500) 및 밀봉 부재(600)로 구성된다. 제1 기판(100), 제2 기판(200) 및 제3 기판(300)은 프린트 기판이며, 원하는 배선 패턴이 형성되어 있다. 제1 기판(100) 및 제2 기판(200)은 접합되고, 한쪽의 외표면에는 IC 칩(400)을 수용 가능한 저면 및 깊이를 갖는 오목부가 형성된다. IC 칩(400)은 상기 오목부에 수용되고, 땜납 등의 금속 범프로 이루어지는 도전성 접속 부재(500)에 의해 오목부의 저면과 접속된다. 그리고 기계적 강도를 유지하고, IC 칩(400)을 보호하기 위해 에폭시 수지 등의 밀봉 부재(600)에 의해 밀봉된다. 그 후, 제3 기판(300)은 상기 오목부측에 적층되고, 상기 오목부를 밀봉한 다층의 프린트 기판이 형성된다 (도 8 참조). 즉 제1 기판(100), 제2 기판(200) 및 제3 기판(300)으로 이루어지는 3층 구조의 접합(적층) 다층 프린트 기판에서, 중층의 제2 기판(200)에만 펀칭부(700)를 형성하고, 이 펀칭부에 IC 칩(400)이 매립되어 있다.This mounting substrate is comprised from the 1st board | substrate 100, the 2nd board | substrate 200, the 3rd board | substrate 300, the IC chip 400, the conductive connection member 500, and the sealing member 600. As shown in FIG. The 1st board | substrate 100, the 2nd board | substrate 200, and the 3rd board | substrate 300 are printed boards, and the desired wiring pattern is formed. The 1st board | substrate 100 and the 2nd board | substrate 200 are joined, and the recessed part which has the bottom face and depth which can accommodate the IC chip 400 is formed in one outer surface. The IC chip 400 is accommodated in the concave portion, and is connected to the bottom surface of the concave portion by a conductive connecting member 500 made of metal bumps such as solder. And it is sealed by the sealing member 600, such as an epoxy resin, in order to maintain mechanical strength and to protect the IC chip 400. FIG. Thereafter, the third substrate 300 is stacked on the side of the recess, and a multilayered printed circuit board that seals the recess is formed (see FIG. 8). That is, in a three-layer bonded multilayer substrate having a first substrate 100, a second substrate 200, and a third substrate 300, the punching portion 700 is formed only on the second substrate 200 in the middle layer. Is formed, and the IC chip 400 is embedded in this punching portion.

또한, 최근 실리콘(MEMS) 마이크라고 불리우는 실리콘 기판에 진동판으로 되는 다이어프램을 내장한 소형 마이크가 보급되고 있다. MEMS는 Micro-Electro-Mechanical-System의 약칭이다.In recent years, small microphones incorporating diaphragms serving as diaphragms on silicon substrates called silicon (MEMS) microphones have become popular. MEMS stands for Micro-Electro-Mechanical-System.

도 8에 실리콘(MEMS) 마이크의 일례를 나타낸다. 주위에 남겨진 실리콘 기판(51)과, 실리콘 기판(51)의 원 형상의 관통 구멍에 붙여져 있는 금속막으로 이루어지는 다이어프램(52)과, 다이어프램(52)에 대향하여 에어갭(53)을 통하여 백플레이트 전극(54)을 표면에 설치한 백플레이트(55)와, 실리콘 기판(51) 상에 다이어프램(52)과 접속된 본딩 패드(56)와, 백플레이트 전극(54)과 접속된 본딩 패드(57)가 설치되어 있다.8 shows an example of a silicon (MEMS) microphone. The back plate through the air gap 53 facing the diaphragm 52 and the diaphragm 52 which consist of the silicon substrate 51 left around, the metal film adhering to the circular through-hole of the silicon substrate 51, and the diaphragm 52; A back plate 55 having the electrode 54 provided on its surface, a bonding pad 56 connected to the diaphragm 52 on the silicon substrate 51, and a bonding pad 57 connected to the back plate electrode 54. ) Is installed.

다이어프램(52)의 진동을 다이어프램(52)과 백플레이트 전극(54)에 의해 형성되는 컨덴서의 용량의 변화로 검출하고, CMOSIC에서 재생한다.The vibration of the diaphragm 52 is detected by a change in the capacitance of the capacitor formed by the diaphragm 52 and the back plate electrode 54, and reproduced by the CMOSIC.

도 9에 실장 구조를 설명한다. 프린트 기판(61) 상에 실리콘(MEMS) 마이크(62)와 CMOSIC(63)를 내장하고, 전체를 상자형의 케이스(64)로 수납한다. 실리콘(MEMS) 마이크의 다이어프램(52) 근처의 케이스(64)에는 반드시 음공(65)이 형성되어, 외부로부터의 소리를 다이어프램(52)까지 전달한다. CMOSIC(63)와 실리콘(MEMS) 마이크는 본딩 와이어로 프린트 기판(61)의 배선에 의해 접속된다.9 illustrates the mounting structure. A silicon (MEMS) microphone 62 and a CMOSIC 63 are incorporated on the printed board 61, and the whole is housed in a box-shaped case 64. A sound hole 65 is always formed in the case 64 near the diaphragm 52 of the silicon (MEMS) microphone, and transmits sound from the outside to the diaphragm 52. The CMOSIC 63 and the silicon (MEMS) microphone are connected by the wiring of the printed board 61 with a bonding wire.

[특허 문헌 1] 일본 특허 공개 평09-321438호 공보 [Patent Document 1] Japanese Patent Application Laid-Open No. 09-321438

그러나, 전술한 종래의 실장 기판에서는, 다층의 실장 기판을 이용하여 그 사이에 공동을 형성하기 위해서는, 사이에 끼워져 기판에 펀칭부를 형성하는 것이 간편한 방법이지만, 펀칭부를 형성하기 위해서는 반드시 3매의 기판이 필요하게 되므로, 공동을 갖는 실장 기판의 소형화가 곤란한 문제점이 있었다.However, in the above-described conventional mounting substrate, in order to form a cavity therebetween using a multilayer mounting substrate, it is a simple method to form a punching portion in the substrate sandwiched therebetween, but in order to form a punching portion, three substrates must be used. This necessitates a problem of miniaturization of the mounting substrate having a cavity.

또한, 전술한 실리콘(MEMS) 마이크 등을 내장하는 경우에 소리를 취하는 음공이 필요하게 되지만, 케이스를 이용하여 실장하기 때문에 실장 밀도를 향상시킬 수 없는 문제점이 있었다.In addition, when the silicon (MEMS) microphone or the like is embedded, sound holes that take sound are required, but there is a problem in that the mounting density cannot be improved because it is mounted using a case.

본 발명은 이러한 문제점을 감안하여 이루어진 것으로, 상측 기판과, 상기 상측 기판의 표면의 상기 도전박으로 형성한 임의의 제1 회로 패턴과, 상기 상측 기판의 이면에 설치한 접착 시트와, 하측 기판과, 상기 하측 기판의 표면의 상기 도전박으로 형성한 임의의 제2 회로 패턴과, 상기 하측 기판의 이면의 상기 도전박을 제거하여 형성한 공동과 그 주위에 형성한 절연층과, 상기 상측 기판의 이면의 상기 접착 시트와 상기 하측 기판의 이면의 상기 절연층을 접착하여, 상기 상측 기판, 상기 하측 기판 및 상기 절연층으로 둘러싸여지는 공동부와, 상기 상측 기판의 상기 제1 회로 패턴과 상기 하측 기판의 상기 제2 회로 패턴을 접속하는 쓰루홀 전극을 구비하는 것을 특징으로 한다.This invention is made | formed in view of such a problem, The upper board | substrate, the arbitrary 1st circuit pattern formed with the said conductive foil of the surface of the said upper board | substrate, the adhesive sheet provided in the back surface of the said upper board | substrate, and the lower board | substrate, And an optional second circuit pattern formed of the conductive foil on the surface of the lower substrate, a cavity formed by removing the conductive foil on the rear surface of the lower substrate, an insulating layer formed around the upper substrate, and the upper substrate. A cavity is surrounded by the upper substrate, the lower substrate and the insulating layer by adhering the adhesive sheet on the back surface and the insulating layer on the back surface of the lower substrate, the first circuit pattern of the upper substrate and the lower substrate. A through hole electrode for connecting the second circuit pattern is provided.

또한, 본 발명에 따르면, 상기 공동부에 상기 상측 기판 혹은 상기 하측 기 판을 관통하는 관통 구멍을 형성한 것을 특징으로 한다.In addition, according to the present invention, the through hole penetrating the upper substrate or the lower substrate is characterized in that the cavity is formed.

또한, 본 발명에 따르면, 상기 관통 구멍 상에 회로 소자의 다이어프램을 배치하는 것을 특징으로 한다.According to the present invention, the diaphragm of the circuit element is disposed on the through hole.

본 발명의 제조 방법에 따르면, 양면에 도전박을 설치한 상측 기판을 준비하는 공정과, 상기 상측 기판의 한쪽의 상기 도전박을 에칭하여 예정된 공동 패턴을 형성하는 공정과, 양면에 도전박을 설치한 하측 기판을 준비하는 공정과, 상기 하측 기판의 한쪽의 상기 도전박을 에칭하여 예정된 공동부로 되는 부분을 남기는 공정과, 상기 하측 기판의 상기 예정된 공동부로 되는 부분의 상기 도전박의 주위를 절연층으로 메우고, 상기 예정된 공동부로 되는 부분의 상기 도전박을 에칭하여 상기 공동부를 형성하는 공정과, 상기 상측 기판의 상기 예정된 공동 패턴의 주위에 접착층을 부착하는 공정과, 상기 상측 기판과 하측 기판을 상기 접착층으로 접합하여 상기 공동부를 형성하는 공정을 구비하는 것을 특징으로 한다.According to the manufacturing method of this invention, the process of preparing the upper board | substrate with which the conductive foil was provided in both surfaces, the process of etching the said conductive foil of one of the said upper substrate, and forming a predetermined cavity pattern, and providing the conductive foil in both surfaces An insulating layer surrounding the step of preparing a lower substrate, a step of etching one of the conductive foils of the lower substrate to leave a portion that becomes a predetermined cavity, and a periphery of the conductive foil of a portion that becomes the predetermined cavity of the lower substrate Forming the cavity by etching the conductive foil of the portion that becomes the predetermined cavity, attaching an adhesive layer around the predetermined cavity pattern of the upper substrate, and forming the upper substrate and the lower substrate. And bonding the adhesive layer to form the cavity.

또한, 본 발명의 제조 방법에 따르면, 양면에 도전박을 설치한 상측 기판을 준비하는 공정과, 상기 상측 기판의 한쪽의 상기 도전박을 에칭하여 예정된 공동 패턴을 형성하는 공정과, 양면에 도전박을 설치한 하측 기판을 준비하는 공정과, 상기 하측 기판의 한쪽의 상기 도전박을 에칭하여 예정된 공동부로 되는 부분을 남기는 공정과, 상기 하측 기판의 상기 예정된 공동부로 되는 부분의 상기 도전박의 주위를 절연층으로 메우고, 상기 예정된 공동부로 되는 부분의 상기 도전박을 에칭하여 상기 공동부를 형성하는 공정과, 상기 상측 기판의 상기 예정된 공동 패턴의 상기 도전박의 주위에 접착층을 부착하는 공정과, 상기 상측 기판과 하측 기판을 상기 접착층으로 접합하여 상기 공동부를 형성하는 공정과, 상기 상측 기판 및 하측 기판을 관통하는 쓰루홀을 형성하고, 쓰루홀 전극을 형성하는 공정과, 상기 상측 기판 및 하측 기판의 외부에 면하는 다른 쪽의 도전박을 에칭하여 상기 상측 기판에 제1 회로 패턴을 상기 하측 기판에 제2 회로 패턴을, 형성하는 공정과, 상기 상측 기판 혹은 하측 기판으로부터 상기 공동부까지 도달하는 관통 구멍을 형성하는 공정을 구비하는 것을 특징으로 한다.Moreover, according to the manufacturing method of this invention, the process of preparing the upper board | substrate with which the conductive foil was provided in both surfaces, the process of etching the said one conductive foil of the said upper substrate, and forming a predetermined cavity pattern, and the conductive foil on both surfaces A step of preparing a lower substrate provided with the step, a step of etching one of the conductive foils of the lower substrate to leave a portion that becomes a predetermined cavity, and a circumference of the conductive foil of a portion that becomes the predetermined cavity of the lower substrate. A step of forming the cavity by etching the conductive foil of a portion which becomes the predetermined cavity by filling with an insulating layer, attaching an adhesive layer around the conductive foil of the predetermined cavity pattern of the upper substrate, and the upper side Bonding the substrate and the lower substrate to the adhesive layer to form the cavity, and penetrating the upper substrate and the lower substrate. Forming a through hole, forming a through hole electrode, etching the other conductive foil facing the outside of the upper substrate and the lower substrate, and forming a first circuit pattern on the upper substrate and a second circuit pattern on the lower substrate. And a step of forming a through hole reaching the cavity from the upper substrate or the lower substrate.

또한, 본 발명의 제조 방법에 따르면, 전술한 공정에 계속해서, 상기 제1 회로 패턴에 회로 소자를 배치하는 공정을 구비하는 것을 특징으로 한다.Moreover, according to the manufacturing method of this invention, it is equipped with the process of arrange | positioning a circuit element to a said 1st circuit pattern following the process mentioned above.

또한, 본 발명의 제조 방법에 따르면, 상기 회로 소자로서 다이어프램을 갖는 반도체 소자를 이용하는 것을 특징으로 한다.According to the manufacturing method of the present invention, a semiconductor element having a diaphragm is used as the circuit element.

본 발명에 따르면, 상측 기판과 하측 기판 사이에 끼워진 도전박을 이용하여 공동부를 실현한 회로 기판을 제공할 수 있다. 따라서, 적어도 2매의 기판만으로 공동부를 형성할 수 있어, 회로 기판의 소형화를 가능하게 할 수 있다. 그리고, 양 기판의 외측에 면하는 도전박에는 각각 회로 패턴이 형성되어, 회로 소자의 양면 실장을 행할 수 있다.According to this invention, the circuit board which realized the cavity part using the conductive foil interposed between the upper board | substrate and the lower board | substrate can be provided. Therefore, the cavity can be formed only of at least two substrates, and the circuit board can be miniaturized. And circuit patterns are formed in the electrically conductive foils which face the outer side of both board | substrates, respectively, and can mount both surfaces of a circuit element.

또한, 본 발명에서는, 공동부를 하측 기판의 도전박의 공동 패턴을 선택함으로써 임의의 형상의 공동부를 형성할 수 있고, 임의의 위치에 형성할 수 있으며, 그 사이즈는 도전박의 두께로 선택할 수 있다.Moreover, in this invention, the cavity part of arbitrary shape can be formed by selecting the cavity pattern of the conductive foil of a lower board | substrate, can be formed in arbitrary positions, and the size can be selected by the thickness of an electrically conductive foil. .

또한, 본 발명에서는, 공동부는 도전박의 에칭으로 가공을 할 수 있어, 기계 가공을 필요로 하지 않는다.In addition, in this invention, a cavity can be processed by the etching of an electrically conductive foil, and does not require a machining.

또한, 본 발명에서는, 상측 기판의 표면의 도전박 및 하측 기판의 표면의 도전박에 제1 회로 패턴 및 제2 회로 패턴을 형성하므로, 상측 기판과 하측 기판을 접합한 회로 기판은 양면 기판과 마찬가지로 회로 소자 등의 실장을 행할 수 있다.Further, in the present invention, since the first circuit pattern and the second circuit pattern are formed on the conductive foil on the surface of the upper substrate and the conductive foil on the surface of the lower substrate, the circuit board in which the upper substrate and the lower substrate are joined is similar to the double-sided substrate. The circuit element can be mounted.

또한, 본 발명에서는, 종래의 MEMS 회로 소자의 실장에서는 반드시 필요하게 된 음공을 형성하는 케이스는 완전히 불필요로 되어, 현저하게 실장 밀도를 향상시킬 수 있다.In addition, in the present invention, the case for forming sound holes which is absolutely necessary in the mounting of the conventional MEMS circuit element is completely unnecessary, and the mounting density can be remarkably improved.

본 발명의 제조 방법에 따르면, 양면에 도전박을 갖는 상측 기판과 하측 기판을 이용함으로써 도전박의 에칭에 의해 공동부를 양 기판 사이에 형성할 수 있다. 이에 의해 회로 기판은 2매의 기판에 의해 공동부를 실현할 수 있는 것이다.According to the manufacturing method of this invention, a cavity can be formed between both board | substrates by the etching of a conductive foil by using the upper board | substrate and lower board | substrate which have electroconductive foil on both surfaces. Thereby, a circuit board can realize a cavity part with two board | substrates.

또한, 본 발명의 제조 방법에 따르면, 공동부는 하측 기판의 이면의 도전박의 에칭에 의해 형성되므로, 라우터 등의 기계적인 연삭이 불필요하게 되고, 에칭이라고 하는 화학적 처리이므로 그 형상도 임의로 형성되고, 크기도 하측 기판의 이면의 도전박의 두께에 의존한다.In addition, according to the manufacturing method of the present invention, since the cavity is formed by etching the conductive foil on the rear surface of the lower substrate, mechanical grinding such as a router is unnecessary, and the shape is arbitrarily formed because it is a chemical treatment called etching. The size also depends on the thickness of the conductive foil on the back side of the lower substrate.

또한, 본 발명의 제조 방법에 따르면, 상측 기판과 하측 기판은 접착층으로 강고하게 접착되므로, 회로 기판은 상측 기판의 표면의 도전박과 하측 기판의 표면의 도전박에 의해 양면 기판으로서의 처리를 행할 수 있고, 그 처리 시에 공동부에의 처리액 등의 침입은 완전히 배제할 수 있다.In addition, according to the manufacturing method of the present invention, since the upper substrate and the lower substrate are firmly bonded to the adhesive layer, the circuit board can be treated as a double-sided substrate by the conductive foil on the surface of the upper substrate and the conductive foil on the surface of the lower substrate. Invasion of the processing liquid or the like into the cavity can be completely eliminated during the processing.

또한, 본 발명의 제조 방법에 따르면, 공동부는 완전히 상측 기판과 하측 기판 사이에 끼워져 형성할 수 있기 때문에, 최종 공정에서 비로소 관통 구멍을 형성 하여 공동부와 외기를 연락할 수 있어, 공동부를 최종 공정까지 이물의 침입으로부터 보호할 수 있다.In addition, according to the manufacturing method of the present invention, since the cavity portion can be completely formed between the upper substrate and the lower substrate, it is only at the final step to form a through hole to contact the cavity and the outside air, and thus the cavity portion is the final process. Can be protected from intrusion of foreign matter.

이하에, 본 발명에서의 실시 형태에 대해서, 도 1을 참조로 하여 상세히 설명한다.EMBODIMENT OF THE INVENTION Below, embodiment in this invention is described in detail with reference to FIG.

우선, 도 1은 본 발명의 공동부를 갖는 회로 기판의 단면도를 도시한다. First, FIG. 1 shows a sectional view of a circuit board having a cavity of the present invention.

공동부를 갖는 회로 기판(10)은, 상측 기판(11), 하측 기판(12), 접착층(13), 공동부(14), 쓰루홀 전극(15a, 15b) 및 관통 구멍(16a, 16b)으로 구성된다.The circuit board 10 having the cavity portion includes the upper substrate 11, the lower substrate 12, the adhesive layer 13, the cavity portion 14, the through hole electrodes 15a and 15b and the through holes 16a and 16b. It is composed.

상측 기판(11)은, 양 표면에 도전박(20a, 20b)을 접착한 글래스 에폭시 기판이다. 이면의 도전박(20b)의 임의의 위치에는, 공동부와 동일한 형상의 공동 패턴의 도전박(20b)을 에칭하여 형성한다. 공동 패턴의 도전박(20b)의 주위는 접착층(13)으로 이루어지는 본딩 시트 등으로 둘러싸여진다.The upper substrate 11 is a glass epoxy substrate obtained by adhering the conductive foils 20a and 20b to both surfaces. At arbitrary positions of the conductive foil 20b on the back side, the conductive foil 20b having a cavity pattern having the same shape as the cavity is etched and formed. The circumference | surroundings of the conductive foil 20b of a cavity pattern are enclosed with the bonding sheet | seat etc. which consist of the contact bonding layer 13. As shown in FIG.

표면의 도전박(20a)은, 제1 회로 패턴(17)을 갖고, 제1 회로 패턴(17)은 노광 현상, 에칭에 의해 형성된다.The conductive foil 20a on the surface has a first circuit pattern 17, and the first circuit pattern 17 is formed by exposure development and etching.

하측 기판(12)은, 양 표면에 도전박(21a, 21b)을 접착한 글래스 에폭시 기판이다. 이면의 도전박(21b)은, 우선 공동부와 동일한 형상의 공동 패턴의 도전박(21b)을 에칭하여 형성하고, 그 주위를 절연물인 언더코트 수지(34) 등으로 메우고, 그것으로부터 공동 패턴의 도전박(21b)을 에칭 제거하여 공동부(14)를 형성하고 있다.The lower substrate 12 is a glass epoxy substrate obtained by adhering the conductive foils 21a and 21b to both surfaces. The conductive foil 21b on the back side is first formed by etching the conductive foil 21b having a cavity pattern having the same shape as that of the cavity, and the surroundings are filled with an undercoat resin 34 or the like that is an insulator, and therefrom the cavity pattern The conductive foil 21b is etched away to form the cavity 14.

표면의 도전박(21a)은, 제2 회로 패턴(19)을 갖고, 제2 회로 패턴(19)은 노광 현상, 에칭에 의해 형성된다.The surface conductive foil 21a has the second circuit pattern 19, and the second circuit pattern 19 is formed by exposure development and etching.

접착층(13)은 글래스 크로스에 에폭시계 수지를 반경화시킨 슈퍼 본딩 시트(상품명)를 이용하여, 양 기판(11, 12)의 이면끼리를 접합하여 1개의 회로 기판으로 된다.The adhesive layer 13 joins the back surfaces of both board | substrates 11 and 12 using the super bonding sheet (brand name) which semi-hardened the epoxy resin to glass cross, and becomes one circuit board.

공동부(14)는, 하측 기판(12)의 이면에 형성된 공동 패턴의 도전박(21b)을 에칭 제거하여 생긴 공동과 그것을 둘러싸는 언더코트 수지(34)와 상측 기판(11)의 이면의 공동부와 동일한 형상의 공동 패턴의 도전박(20b)으로 둘러싸여진 공간에 의해 형성된다. 또한, 공동 패턴의 도전박(20b)은 제거되어 상측 기판(11)의 표면이 노출되는 경우도 있다.The cavity 14 is a cavity formed by etching away the conductive foil 21b of the cavity pattern formed on the rear surface of the lower substrate 12, the undercoat resin 34 surrounding the cavity, and the cavity of the rear surface of the upper substrate 11. It is formed by the space enclosed by the conductive foil 20b of the cavity pattern of the same shape as a part. In addition, the conductive foil 20b of a cavity pattern may be removed, and the surface of the upper substrate 11 may be exposed.

쓰루홀 전극(15a, 15b)은, 상측 기판(11), 하측 기판(12) 및 접착층(13)을 관통하는 쓰루홀(18a, 18b)을 형성하고, 쓰루홀 도금 처리를 행한 전극이다. 여기서는, 도시한 바와 같이, 회로 기판(10)의 양단에 2개 형성된다. 쓰루홀 전극(15a, 15b)은 제1 회로 패턴(17), 제2 회로 패턴(19)의 원하는 개소를 전기적으로 접속한다.Through-hole electrodes 15a and 15b are electrodes which form through-holes 18a and 18b passing through upper substrate 11, lower substrate 12, and adhesive layer 13, and are subjected to through-hole plating. Here, as shown, two are formed at both ends of the circuit board 10. Through-hole electrodes 15a and 15b electrically connect desired portions of first circuit pattern 17 and second circuit pattern 19.

관통 구멍(16a, 16b)은, 상측 기판(11) 혹은 하측 기판(12)의 표면으로부터 공동부(14)의 양단에 대해 NC 공작기로 형성된 구멍이다. 관통 구멍(16a, 16b)은 상측 기판(11) 혹은 하측 기판(12)만 형성되어도 되고, 상측 기판(11)과 하측 기판(12)으로 각각 나누어 형성하여도 된다.The through holes 16a and 16b are holes formed by the NC machine with respect to both ends of the cavity portion 14 from the surface of the upper substrate 11 or the lower substrate 12. Only the upper substrate 11 or the lower substrate 12 may be formed in the through holes 16a and 16b, and may be formed by dividing into the upper substrate 11 and the lower substrate 12, respectively.

또한, 공동부(14)는 MEMS 마이크로 폰의 음공으로서의 이용이 생각되지만, MEMS 비접촉 온도 센서 등의 검출 구멍으로서의 이용도 가능하다.In addition, although the cavity part 14 is considered to be used as a sound hole of a MEMS microphone, it can also be used as a detection hole, such as a MEMS non-contact temperature sensor.

다음으로, 도 2는 구체화된 회로 기판을 설명하는 저면도 및 상면도이다.Next, FIG. 2 is a bottom view and a top view illustrating the embodied circuit board.

도 2의 (a)는, 하측 기판(12)의 표면의 도전박(21a)으로 형성한 제2 회로 패턴(19)을 도시하고 있다. 4 구석에 귀금속 도금층으로 이루어지는 A, B, C, D의 외장 전극을 갖고, 중앙에 경사 방향으로 나타낸 점선이 본 발명의 공동부(14)이다. 검게 칠해진 4개의 동그라미는 쓰루홀 전극(15a, 15b)(나머지 2개는 부호 없음)이다.FIG. 2A illustrates a second circuit pattern 19 formed of the conductive foil 21a on the surface of the lower substrate 12. The cavity 14 of this invention is the dotted line which has A, B, C, D exterior electrodes which consist of a noble metal plating layer in 4 corners, and shows it in the diagonal direction at the center. The four black circles are through-hole electrodes 15a and 15b (the other two are unsigned).

도 2의 (b)는, 상측 기판(11)의 표면의 도전박(20a)으로 형성한 제1 회로 패턴(17)을 도시하고 있다. 검게 칠해진 4개의 동그라미는 쓰루홀 전극(15a, 15b)(나머지 2개는 부호 없음)이며, A, B, C, D의 외장 전극에 접속되어 있다. 중앙에 경사 방향으로 나타낸 점선이 본 발명의 공동부(14)이다. 반대의 면에서 보기 때문에 도 2의 (a)와 직교 방향으로 경사져 보일 수 있다.FIG. 2B shows the first circuit pattern 17 formed of the conductive foil 20a on the surface of the upper substrate 11. The four black circles are through-hole electrodes 15a and 15b (the other two are unsigned) and are connected to external electrodes of A, B, C, and D. The dotted line shown in the oblique direction at the center is the cavity portion 14 of the present invention. As viewed from the opposite side, it may appear inclined in the direction orthogonal to FIG.

또한, 중앙부의 관통 구멍(16a) 상에는 다이어프램을 갖는 MEMS 등의 회로 소자(23)가 다이어프램을 관통 구멍(16a)에 대향시켜 고착되고, 회로 소자(23)의 각 본딩 패드(24)와 제1 회로 패턴(17)에 설치한 각 접속 전극(25)을 본딩 와이어에 의해 접속한다.In addition, a circuit element 23 such as MEMS having a diaphragm is fixed on the center through hole 16a by facing the diaphragm against the through hole 16a, and each bonding pad 24 and the first of the circuit element 23 are fixed. Each connection electrode 25 provided in the circuit pattern 17 is connected with a bonding wire.

이와 같은 구조에서는 회로 기판(10)의 주변에 형성한 관통 구멍(16b)으로부터 집음하여, 공동부(14)를 전파하여 관통 구멍(16a)으로부터 회로 소자(23)의 다이어프램에 전달된다. 또한, 다이어프램에 대해서는 도 8에서 설명한 바와 동일하다.In such a structure, it collects from the through-hole 16b formed in the periphery of the circuit board 10, propagates the cavity part 14, and is transmitted to the diaphragm of the circuit element 23 from the through-hole 16a. The diaphragm is the same as described with reference to FIG. 8.

다음으로, 본 발명에 따른 공동부를 갖는 회로 기판의 제조 방법에 대해서, 도 3∼도 5를 참조하여 설명한다.Next, the manufacturing method of the circuit board which has a cavity part which concerns on this invention is demonstrated with reference to FIGS.

본 발명의 제조 방법은, 양면에 도전박을 설치한 상측 기판을 준비하는 공정과, 상기 상측 기판의 한쪽의 상기 도전박을 에칭하여 예정된 공동 패턴을 형성하는 공정과, 양면에 도전박을 설치한 하측 기판을 준비하는 공정과, 상기 하측 기판의 한쪽의 상기 도전박을 에칭하여 예정된 공동부로 되는 부분을 남기는 공정과, 상기 하측 기판의 상기 예정된 공동부로 되는 부분의 상기 도전박의 주위를 절연층으로 메우고, 상기 예정된 공동부로 되는 부분의 상기 도전박을 에칭하여 상기 공동부를 형성하는 공정과, 상기 상측 기판의 상기 예정된 공동 패턴의 주위에 접착층을 부착하는 공정과, 상기 상측 기판과 하측 기판을 상기 접착층으로 접합하여 상기 공동부를 형성하는 공정으로 구성된다.The manufacturing method of this invention provides the process of preparing the upper board | substrate with which the electrically conductive foil was provided on both surfaces, the process of etching the said one electrically conductive foil of the said upper substrate, and forming a predetermined cavity pattern, and providing the electrically conductive foil on both surfaces. The process of preparing a lower board | substrate, the process of etching the said one electrically conductive foil of the lower board | substrate, and leaving the part which becomes a predetermined cavity part, and the circumference | surroundings of the said conductive foil of the part used as the said predetermined cavity part of the said lower substrate as an insulating layer Forming the cavity by etching the conductive foil of the portion to be the predetermined cavity, attaching an adhesive layer around the predetermined cavity pattern of the upper substrate, and attaching the upper substrate and the lower substrate to the adhesive layer. Bonding to form a cavity.

우선, 도 3을 참조하여, 상측 기판(11)의 제조 방법을 설명한다.First, the manufacturing method of the upper board | substrate 11 is demonstrated with reference to FIG.

도 3의 (a)에서는, 상측 기판(11)의 양 표면에 구리 등의 도전박(20a, 20b)을 접착한 글래스 에폭시 기판을 준비한다. 도전박(20a, 20b)은 12㎛의 동박을 이용하고, 상측 기판(11)은 0.06㎜의 판 두께의 것을 이용한다. 표면의 도전박(20a)은 회로 소자를 재치하는 제1 회로 패턴을 형성하기 위해 이용된다. 이면의 도전박(20b)은 공동 패턴을 형성하고, 후술하는 본딩 시트의 가공을 행한다. 또한, 상 기판(11)은 글래스 에폭시 수지 이외라도, BT 레진, 콤포지트, 글래스 폴리이미드 수지 혹은 지 페놀 수지 등의 프린트 기판 재료 중으로부터 선택된다. BT 레진은 T 성분(트리아진 수지)을 주성분으로 하고, B 성분(다관능 말레이미드 화합물) 또 는 다른 개질용 화합물로 구성된 고내열 부가 중합형 열경화성 수지의 총칭을 말한다. 콤포지트는 복수의 기판 재료를 적층한 것이다. 또한, 상측 기판(11)에는 코너에 제조 공정 중의 위치 결정을 하는 가이드 구멍(31)이 형성된다.In FIG. 3A, the glass epoxy board | substrate which adhere | attached the conductive foils 20a and 20b, such as copper, on both surfaces of the upper board | substrate 11 is prepared. The copper foil of 12 micrometers is used for the conductive foils 20a and 20b, and the board | substrate thickness of 0.06 mm is used for the upper substrate 11. The conductive foil 20a on the surface is used to form the first circuit pattern on which the circuit element is placed. The conductive foil 20b on the back side forms a cavity pattern, and processes the bonding sheet described later. In addition to the glass epoxy resin, the upper substrate 11 is selected from printed substrate materials such as BT resin, composite, glass polyimide resin, or gphenol resin. BT resin is a generic term for a high heat-resistant addition polymerization type thermosetting resin composed mainly of a T component (triazine resin) and composed of a B component (polyfunctional maleimide compound) or another compound for modification. The composite is a laminate of a plurality of substrate materials. In the upper substrate 11, guide holes 31 for positioning in the manufacturing process are formed in the corners.

도 3의 (b)에서는, 상측 기판(11)의 이면의 도전박(20b)은 공동 패턴으로 되는 부분을 레지스트층(32)으로 선택적으로 덮어, 공동 패턴의 패턴 형성을 한다.In FIG. 3B, the conductive foil 20b on the back surface of the upper substrate 11 is selectively covered with the resist layer 32 to form a cavity pattern.

도 3의 (c)에서는, 레지스트층(32)을 마스크로 하여 이면의 도전박(20b)을 에칭하여 공동 패턴의 도전박(20b)을 남긴다. 공동 패턴의 도전박(20b)은 쓰루홀 전극의 일부로 되는 도전박(20b)과 함께 남겨진다. 공동 패턴의 도전박(20b)의 역할은 공동부(14)의 상면을 도전박(20b)을 남김으로써 평탄성 등에 의해 소리 등의 진동을 전파하기 쉽게 하는 것과 공동부(14)의 보강을 하기 위해서이다.In FIG. 3C, the conductive foil 20b on the back side is etched using the resist layer 32 as a mask to leave the conductive foil 20b of the cavity pattern. The conductive foil 20b of the cavity pattern is left together with the conductive foil 20b serving as part of the through hole electrode. The role of the conductive foil 20b of the cavity pattern is to make it easier to propagate vibrations such as sound by flatness or the like by leaving the conductive foil 20b on the upper surface of the cavity 14 and to reinforce the cavity 14. to be.

도 3의 (d)에서는, 상측 기판(11)의 이면의 도전박(20b)측에 전체면을 본딩 시트로 덮는다. 이 본딩 시트는 접착층(13)을 만드는 것이다.In FIG.3 (d), the whole surface is covered with the bonding sheet | seat on the conductive foil 20b side of the back surface of the upper board | substrate 11. FIG. This bonding sheet makes the adhesive layer 13.

도 3의 (e)에서는, 레이저 가공에 의해 공동 패턴의 이면의 도전박(20b) 상의 본딩 시트를 선택적으로 제거하고, 공동 패턴의 도전박(20b)의 주위의 상측 기판(11)을 메운다.In FIG. 3E, the bonding sheet on the conductive foil 20b on the back surface of the cavity pattern is selectively removed by laser processing, and the upper substrate 11 around the conductive foil 20b of the cavity pattern is filled.

또한, 본 공정에서는 CO2 레이저를 이용하여 공동 패턴의 이면의 도전박(20b) 상의 본딩 시트를 제거하므로, 도전박(20b)의 표면이 노출된다. 이에 의해 본딩 시트가 공동부에 아래로 늘어져 공동부(14)를 막거나, 변형하는 것을 방지한다.In addition, since this process removes the bonded sheet on the conductive foil (20b) on the back surface of the cavity pattern using a CO 2 laser, the surface of the conductive foil (20b) is exposed. This prevents the bonding sheet from hanging down in the cavity to block or deform the cavity 14.

계속해서, 도 4를 참조하여, 하측 기판(12)의 제조 방법을 설명한다.4, the manufacturing method of the lower board | substrate 12 is demonstrated.

도 4의 (a)에서는, 하측 기판(12)의 양 표면에 구리 등의 도전박(21a, 21b)을 접착한 글래스 에폭시 기판을 준비한다. 도전박(21a, 21b)은 18㎛의 동박을 이용하고, 하측 기판(12)은 0.1㎜의 판 두께의 것을 이용한다. 표면의 도전박(21a)은 회로 소자 등을 재치하는 제2 회로 패턴을 형성하기 위해 이용된다. 이면의 도전박(21b)은 공동부를 형성하기 위해 이용된다. 또한, 하측 기판(12)은 글래스 에폭시 수지 이외라도, BT 레진, 콤포지트, 글래스 폴리이미드 수지 혹은 지 페놀 수지 등의 프린트 기판 재료 중으로부터 선택된다. BT 레진은 T 성분(트리아진 수지)을 주성분으로 하고, B 성분(다관능 말레이미드 화합물) 또는 다른 개질용 화합물로 구성된 고내열 부가 중합형 열경화성 수지의 총칭을 말한다. 콤포지트는 복수의 기판 재료를 적층한 것이다. 또한, 하측 기판(12)도 상측 기판(11)과 마찬가지로 코너에 제조 공정 중의 위치 결정을 하는 가이드 구멍(31)이 형성된다.In FIG.4 (a), the glass epoxy board | substrate which adhere | attached the conductive foils 21a and 21b, such as copper, on both surfaces of the lower board | substrate 12 is prepared. The copper foil of 18 micrometers is used for the conductive foils 21a and 21b, and the board | substrate of 0.1 mm is used for the lower board | substrate 12. FIG. The surface conductive foil 21a is used to form a second circuit pattern on which a circuit element or the like is placed. The conductive foil 21b on the back side is used to form a cavity. In addition to the glass epoxy resin, the lower substrate 12 is selected from printed substrate materials such as BT resin, composite, glass polyimide resin or giphenol resin. BT resin refers to the general term of the high heat-resistant addition polymerization type thermosetting resin which consists of T component (triazine resin) as a main component, and consists of B component (polyfunctional maleimide compound) or another compound for modification. The composite is a laminate of a plurality of substrate materials. In addition, the lower substrate 12 is also formed with a guide hole 31 for positioning in the manufacturing process in the corner similarly to the upper substrate 11.

도 4의 (b)에서는, 하측 기판(12)의 이면의 도전박(21b)은 공동 패턴으로 되는 부분을 레지스트층(33)으로 선택적으로 덮어, 공동 패턴의 패턴 형성을 한다.In FIG. 4B, the conductive foil 21b on the rear surface of the lower substrate 12 is selectively covered with the resist layer 33 to form a cavity pattern, thereby forming a cavity pattern.

도 4의 (c)에서는, 레지스트층(33)을 마스크로 하여 이면의 도전박(21b)을 에칭하여 공동 패턴의 도전박(21b)을 남긴다.In FIG. 4C, the conductive foil 21b on the back side is etched using the resist layer 33 as a mask to leave the conductive foil 21b of the cavity pattern.

도 4의 (d)에서는, 하측 기판(12)의 이면 전체에 언더코트 수지(34) 등을 두껍게 도포하고, 공동 패턴의 도전박(21b)을 메운다. 언더코트 수지(34)로서는 폴리이미드 수지가 최적이며, 액상의 폴리이미드 수지를 적하하여 스피너로 균일하게 넓혀서 가열 경화시킨다.In FIG.4 (d), the undercoat resin 34 etc. are thickly apply | coated to the whole back surface of the lower board | substrate 12, and the conductive foil 21b of a cavity pattern is filled. As the undercoat resin 34, a polyimide resin is optimal, and a liquid polyimide resin is added dropwise and uniformly widened with a spinner to be cured by heating.

도 4의 (e)에서는, 언더코트 수지(34)를 이면의 도전박(21b)의 두께까지 연마하여, 이면의 도전박(21b)의 표면을 노출시킨다.In FIG. 4E, the undercoat resin 34 is polished to the thickness of the conductive foil 21b on the back surface to expose the surface of the conductive foil 21b on the back surface.

도 4의 (f)에서는, 노출된 이면의 도전박(21b)을 에칭하여 제거하고, 언더코트 수지로 주위를 둘러싸여진 공동부(14)를 형성한다. 즉, 공동 패턴의 이면의 도전박(21b)이 제거되어, 그대로 공동부(14)를 형성한다.In FIG. 4F, the exposed conductive foil 21b is etched and removed to form a cavity 14 surrounded by an undercoat resin. In other words, the conductive foil 21b on the back surface of the cavity pattern is removed to form the cavity 14 as it is.

따라서, 공동부(14)는 이면의 도전박(21b)의 공동 패턴에 의해 임의의 형상으로 만들어져, 예를 들면 스파이럴 형상, 혼 형상, 사행 형상 등을 실현할 수 있다. 또한, 공동부(14)의 두께는 이면의 도전박(21b)의 두께에 의존하므로, 이 두께를 선택함으로써 임의의 두께로 형성할 수 있다.Therefore, the cavity part 14 is made into arbitrary shapes by the cavity pattern of the electrically conductive foil 21b of the back surface, for example, can realize a spiral shape, a horn shape, a meandering shape, etc. In addition, since the thickness of the cavity part 14 depends on the thickness of the conductive foil 21b of the back surface, it can be formed in arbitrary thickness by selecting this thickness.

또한, 도 5를 참조하여 양 기판의 접합 공정을 설명한다.In addition, the bonding process of both board | substrates is demonstrated with reference to FIG.

도 5의 (a)에서는, 상측 기판(11)의 이면과 하측 기판(12)의 이면을 대향시켜 가이드 구멍(31)을 이용하여 위치 정렬한다.In FIG. 5A, the rear surface of the upper substrate 11 and the rear surface of the lower substrate 12 are opposed to each other and aligned using the guide holes 31.

도 5의 (b)에서는, 상측 기판(11)과 하측 기판(12)을 접착층(13)에 의해 접합하여 공동부(14)를 형성한다. 상측 기판(11)과 하측 기판(12)을 겹쳐서 유압 프레스기에 의해 3∼5㎫로 가압하면서, 160∼170℃에서 1시간 정도 어닐링하여 접착층(13)을 본 경화시켜 상측 기판(11)과 하측 기판(12)을 접착층(13)으로 일체로 접착하여 공동부(14)를 갖는 회로 기판을 완성시킨다.In FIG. 5B, the upper substrate 11 and the lower substrate 12 are joined by the adhesive layer 13 to form a cavity 14. The upper substrate 11 and the lower substrate 12 are stacked and pressurized at a pressure of 3 to 5 MPa by a hydraulic press, and then annealed at 160 to 170 ° C. for about 1 hour to cure the adhesive layer 13, thereby hardening the upper substrate 11 and the lower substrate. The substrate 12 is integrally bonded with the adhesive layer 13 to complete the circuit board having the cavity 14.

도 5의 (c)에서는, 쓰루홀 전극(15a, 15b)을 형성하기 위한 쓰루홀(15)이 NC 공작기를 이용하여 드릴 등으로 상측 기판(11) 및 하측 기판(12) 및 접착층(13)을 관통하여 개방된다.In FIG. 5C, the through holes 15 for forming the through hole electrodes 15a and 15b are drilled using an NC machine tool, such as the upper substrate 11, the lower substrate 12, and the adhesive layer 13. Open through.

도 5의 (d)에서는, 쓰루홀에 쓰루홀 도금을 이용하여 쓰루홀 전극(15a, 15b)을 형성한다. 접합한 상측 기판(11) 및 하측 기판(12)을 팔라듐 용액에 침지시키고, 양 도전박(20a, 21a)을 전극으로 하여 쓰루홀의 내벽에 구리의 전해 도금을 행하여, 구리 페이스트를 충전하여 쓰루홀 전극(15a, 15b)을 형성한다.In FIG. 5D, through-hole electrodes 15a and 15b are formed in the through-holes using through-hole plating. The bonded upper substrate 11 and lower substrate 12 are immersed in a palladium solution, copper is electroplated on the inner wall of the through hole using both conductive foils 20a and 21a as electrodes, and the copper paste is filled to fill the through hole. Electrodes 15a and 15b are formed.

도 5의 (e)에서는, 상측 기판(11) 및 하측 기판(12)의 외측에 면하는 도전박(20a, 21a)을 레지스트층으로 피복하고, 상측 기판(11)의 도전박(20a)에는 제1 회로 패턴(17)의 레지스트층을, 하측 기판(12)의 도전박(21a)에는 제2 회로 패턴(19)의 레지스트층을 노광 현상하고, 남은 레지스트층을 마스크로 하여 도전박(20a, 21a)을 동시에 에칭한다. 이 때에, 공동부(14)는 상측 기판(11)과 하측 기판(12) 사이의 접착층(13)에 의해 밀폐되어 있으므로, 에칭 용액이 공동부(14)에 침입하는 일은 없다. 도전박(20a, 21a)이 구리일 때에는 에칭 용액으로서 염화제2철을 이용한다. 구체적인 제1 회로 패턴(17) 및 제2 회로 패턴(19)은 도 2에 도시하고 있다.In FIG. 5E, the conductive foils 20a and 21a facing the outer side of the upper substrate 11 and the lower substrate 12 are covered with a resist layer, and the conductive foil 20a of the upper substrate 11 is coated on the conductive foil 20a. The resist layer of the first circuit pattern 17 is exposed and developed by the resist layer of the second circuit pattern 19 on the conductive foil 21a of the lower substrate 12, and the conductive foil 20a is used as a mask. , 21a) are etched simultaneously. At this time, since the cavity 14 is sealed by the adhesive layer 13 between the upper substrate 11 and the lower substrate 12, the etching solution does not enter the cavity 14. When the conductive foils 20a and 21a are copper, ferric chloride is used as the etching solution. Specifically, the first circuit pattern 17 and the second circuit pattern 19 are shown in FIG. 2.

마지막으로, 도 6을 참조하여 회로 기판의 최종 가공을 설명한다.Finally, the final processing of the circuit board will be described with reference to FIG. 6.

도 6의 (a)에서는, 제1 회로 패턴(17) 및 제2 회로 패턴(19)의 형성에 이용한 레지스트층을 박리 제거하고, 새로운 레지스트층을 피복하여 외장 전극이나 회로 소자의 본딩 전극 등의 표면 처리를 행하는 제1 회로 패턴(17) 및 제2 회로 패턴(19)을 노출시킨다.In FIG. 6A, the resist layer used to form the first circuit pattern 17 and the second circuit pattern 19 is peeled off, and a new resist layer is coated to cover an external electrode, a bonding electrode of a circuit element, or the like. The 1st circuit pattern 17 and the 2nd circuit pattern 19 which perform surface treatment are exposed.

도 6의 (b)에서는, 노출된 제1 회로 패턴(17)과 제2 회로 패턴(19)의 표면에 3㎛의 니켈층과 0.3㎛의 금층을 형성하여, 외장 전극(35)이나 회로 소자의 본딩 전 극의 표면 처리를 행한다. 이 니켈층과 금층에 의해 회로 소자의 고착, 금속 세선의 본딩 혹은 납땜이 가능하게 된다. In FIG. 6B, a 3 μm nickel layer and a 0.3 μm gold layer are formed on the exposed surfaces of the first circuit pattern 17 and the second circuit pattern 19 to form an exterior electrode 35 or a circuit element. The surface treatment of the electrode before bonding is performed. The nickel layer and the gold layer enable the fixing of circuit elements, the bonding or brazing of fine metal wires.

도 6의 (c)에서는, 공동부(14)까지 관통하는 관통 구멍(16a, 16b)이, NC 공작기를 이용하여 라우터로 상측 기판(11)의 표면부터 형성된다. 관통 구멍(16a, 16b)은 각각 반경 0.6㎜ 및 반경 1.7㎜이다. 또한, 관통 구멍의 구멍 가공은, 공동부(14) 상단에서 치수에 맞게 멈추게 된다. 관통 구멍(16a, 16b)에 의해 공동부(14)는, 외기와 연락된다.In FIG. 6C, through holes 16a and 16b penetrating to the cavity 14 are formed from the surface of the upper substrate 11 by a router using an NC machine tool. The through holes 16a and 16b are 0.6 mm in radius and 1.7 mm in radius, respectively. In addition, the hole processing of a through-hole stops according to the dimension at the upper end of the cavity part 14. The cavity portion 14 communicates with the outside air through the through holes 16a and 16b.

그 후, 상측 기판(11)의 제1 회로 패턴(17)에는 도 2에 도시한 바와 같이 회로 소자가 예정된 위치에 고착되고, 본딩 와이어 등에 의해 접속된다. 하측 기판(12)의 제2 회로 패턴(19)은 주로 외장 전극(35)(도 2에서는 A, B, C, D로 나타냄)으로서 이용되고, 프린트 기판 등에 표면 실장될 때에 이용한다.Thereafter, the circuit element is fixed to the first circuit pattern 17 of the upper substrate 11 at a predetermined position as shown in FIG. 2 and connected by a bonding wire or the like. The second circuit pattern 19 of the lower substrate 12 is mainly used as the exterior electrode 35 (indicated by A, B, C, and D in FIG. 2), and is used when surface mounted on a printed board or the like.

도 1은 본 발명의 공동부를 갖는 회로 기판의 단면도.1 is a cross-sectional view of a circuit board having a cavity of the present invention.

도 2는 본 발명의 공동부를 갖는 회로 기판의 (a) 저면도 및 (b) 상면도.2 is a bottom view and (b) top view of a circuit board having a cavity of the present invention;

도 3의 (a)∼도 3의 (e)는 본 발명의 제조 방법에 의해 완성된 공동부를 갖는 회로 기판의 상측 기판의 제조 공정을 설명하는 단면도.3 (a) to 3 (e) are cross-sectional views illustrating a manufacturing process of an upper substrate of a circuit board having a cavity portion completed by the manufacturing method of the present invention.

도 4의 (a)∼도 4의 (f)는 본 발명의 제조 방법에 의해 완성된 공동부를 갖는 회로 기판의 하측 기판의 제조 공정을 설명하는 단면도.4 (a) to 4 (f) are cross-sectional views illustrating steps for manufacturing a lower substrate of a circuit board having a cavity portion completed by the manufacturing method of the present invention.

도 5의 (a)∼도 5의 (e)는 본 발명의 제조 방법에 의해 완성된 공동부를 갖는 회로 기판의 상측 기판과 하측 기판의 접합 공정을 설명하는 단면도.5 (a) to 5 (e) are cross-sectional views illustrating a bonding process between an upper substrate and a lower substrate of a circuit board having a cavity completed by the manufacturing method of the present invention.

도 6의 (a)∼도 6의 (c)는 본 발명의 제조 방법에 의해 완성된 공동부를 갖는 회로 기판의 최종 제조 공정을 설명하는 단면도.6 (a) to 6 (c) are cross-sectional views illustrating a final manufacturing process of a circuit board having a cavity portion completed by the manufacturing method of the present invention.

도 7은 종래의 회로 기판을 설명하는 단면도.7 is a cross-sectional view illustrating a conventional circuit board.

도 8은 MEMS 회로 소자를 설명하는 단면도.8 is a cross-sectional view illustrating a MEMS circuit element.

도 9는 MEMS 회로 소자를 실장한 종래의 실장 구조를 설명하는 단면도.9 is a cross-sectional view illustrating a conventional mounting structure in which MEMS circuit elements are mounted.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10 : 회로 기판10: circuit board

11 : 상측 기판11: upper substrate

12 : 하측 기판12: lower substrate

13 : 접착층13: adhesive layer

14 : 공동부14: joint department

15a, 15b : 쓰루홀 전극15a, 15b: through hole electrode

16a, 16b : 관통 구멍16a, 16b: through hole

17 : 제1 회로 패턴17: first circuit pattern

18a, 18b : 쓰루홀18a, 18b: through hole

19 : 제2 회로 패턴19: second circuit pattern

20a, 20b : 도전박20a, 20b: conductive foil

21a, 21b : 도전박21a, 21b: conductive foil

31 : 가이드 구멍31: guide hole

32, 33 : 레지스트층32, 33: resist layer

34 : 언더코트 수지34: undercoat resin

35 : 외장 전극 35: external electrode

Claims (7)

상측 기판과, Upper substrate, 상기 상측 기판의 표면의 도전박으로 형성한 임의의 제1 회로 패턴과, 상기 상측 기판의 이면에 설치한 접착 시트와, An arbitrary first circuit pattern formed of a conductive foil on the surface of the upper substrate, an adhesive sheet provided on the rear surface of the upper substrate, 하측 기판과, The lower substrate, 상기 하측 기판의 표면의 도전박으로 형성한 임의의 제2 회로 패턴과, 상기 하측 기판의 이면의 상기 도전박을 제거하여 형성한 공동부와 그 주위에 형성한 절연층 - 상기 공동부는, 상기 상측 기판의 이면의 상기 접착 시트와 상기 하측 기판의 이면의 상기 절연층을 접착하여, 상기 상측 기판, 상기 하측 기판 및 상기 절연층으로 둘러싸임 - 과,An arbitrary second circuit pattern formed of a conductive foil on the surface of the lower substrate, a cavity formed by removing the conductive foil on the rear surface of the lower substrate, and an insulation layer formed around the cavity; Bonding the adhesive sheet on the back surface of the substrate and the insulating layer on the back surface of the lower substrate to be surrounded by the upper substrate, the lower substrate and the insulating layer; 상기 상측 기판의 상기 제1 회로 패턴과 상기 하측 기판의 상기 제2 회로 패턴을 접속하는 쓰루홀 전극Through-hole electrodes for connecting the first circuit pattern of the upper substrate and the second circuit pattern of the lower substrate 을 구비하는 것을 특징으로 하는 공동부를 갖는 회로 기판.A circuit board having a cavity, characterized by having a. 제1항에 있어서,The method of claim 1, 상기 공동부에 상기 상측 기판 혹은 상기 하측 기판을 관통하는 관통 구멍을 형성한 것을 특징으로 하는 공동부를 갖는 회로 기판.And a through hole penetrating the upper substrate or the lower substrate in the cavity. 제2항에 있어서,The method of claim 2, 상기 관통 구멍 상에 회로 소자의 다이어프램을 배치하는 것을 특징으로 하는 공동부를 갖는 회로 기판.The diaphragm of a circuit element is arrange | positioned on the said through hole, The circuit board which has a cavity part characterized by the above-mentioned. 양면에 도전박을 설치한 상측 기판을 준비하는 공정과, A process of preparing an upper substrate provided with conductive foil on both sides; 상기 상측 기판의 한쪽의 상기 도전박을 에칭하여 공동 패턴을 형성하는 공정과, Etching the conductive foil on one side of the upper substrate to form a cavity pattern; 양면에 도전박을 설치한 하측 기판을 준비하는 공정과, The process of preparing the lower board | substrate which provided the electrically conductive foil on both surfaces, 상기 하측 기판의 한쪽의 상기 도전박을 에칭하여 공동부로 되는 부분을 남기는 공정과, Etching the conductive foil on one side of the lower substrate to leave a portion to be a cavity; 상기 하측 기판의 상기 공동부로 되는 부분의 상기 도전박의 주위를 절연층으로 메우고, 상기 공동부로 되는 부분의 상기 도전박을 에칭하여 상기 공동부를 형성하는 공정과, Filling the periphery of the conductive foil of the portion to be the cavity of the lower substrate with an insulating layer, and etching the conductive foil of the portion to be the cavity to form the cavity; 상기 상측 기판의 상기 공동 패턴의 주위에 접착층을 부착하는 공정과, Attaching an adhesive layer around the cavity pattern of the upper substrate; 상기 상측 기판과 하측 기판을 상기 접착층으로 접합하여 상기 공동부를 형성하는 공정Bonding the upper substrate and the lower substrate to the adhesive layer to form the cavity; 을 구비하는 것을 특징으로 하는 공동부를 갖는 회로 기판의 제조 방법.A method for producing a circuit board having a cavity, characterized by comprising: 양면에 도전박을 설치한 상측 기판을 준비하는 공정과, A process of preparing an upper substrate provided with conductive foil on both sides; 상기 상측 기판의 한쪽의 상기 도전박을 에칭하여 공동 패턴을 형성하는 공정과,Etching the conductive foil on one side of the upper substrate to form a cavity pattern; 양면에 도전박을 설치한 하측 기판을 준비하는 공정과, The process of preparing the lower board | substrate which provided the electrically conductive foil on both surfaces, 상기 하측 기판의 한쪽의 상기 도전박을 에칭하여 공동부로 되는 부분을 남기는 공정과, Etching the conductive foil on one side of the lower substrate to leave a portion to be a cavity; 상기 하측 기판의 상기 공동부로 되는 부분의 상기 도전박의 주위를 절연층으로 메우고, 상기 공동부로 되는 부분의 상기 도전박을 에칭하여 상기 공동부를 형성하는 공정과, Filling the periphery of the conductive foil of the portion to be the cavity of the lower substrate with an insulating layer, and etching the conductive foil of the portion to be the cavity to form the cavity; 상기 상측 기판의 상기 공동 패턴의 상기 도전박의 주위에 접착층을 부착하는 공정과, Attaching an adhesive layer around the conductive foil of the cavity pattern of the upper substrate; 상기 상측 기판과 하측 기판을 상기 접착층으로 접합하여 상기 공동부를 형성하는 공정과, Bonding the upper substrate and the lower substrate to the adhesive layer to form the cavity; 상기 상측 기판 및 하측 기판을 관통하는 쓰루홀을 형성하고, 쓰루홀 전극을 형성하는 공정과, Forming a through hole penetrating the upper substrate and the lower substrate, and forming a through hole electrode; 상기 상측 기판 및 하측 기판의 외부에 면하는 다른 쪽의 도전박을 에칭하여 상기 상측 기판에 제1 회로 패턴을, 상기 하측 기판에 제2 회로 패턴을 형성하는 공정과, Etching other conductive foils facing the outside of the upper substrate and the lower substrate to form a first circuit pattern on the upper substrate and a second circuit pattern on the lower substrate; 상기 상측 기판 혹은 하측 기판으로부터 상기 공동부까지 도달하는 관통 구멍을 형성하는 공정Forming a through hole reaching the cavity from the upper substrate or the lower substrate; 을 구비하는 것을 특징으로 하는 공동부를 갖는 회로 기판의 제조 방법.A method for producing a circuit board having a cavity, characterized by comprising: 제5항에 있어서,The method of claim 5, 전술한 공정에 계속해서, 상기 제1 회로 패턴에 회로 소자를 배치하는 공정을 구비하는 것을 특징으로 하는 공동부를 갖는 회로 기판의 제조 방법.A process for producing a circuit board having a cavity, comprising the step of arranging a circuit element in the first circuit pattern following the above-described step. 제6항에 있어서,The method of claim 6, 상기 회로 소자로서 다이어프램을 갖는 반도체 소자를 상기 공동부까지 도달하는 관통 구멍 상에 내장하는 것을 특징으로 하는 공동부를 갖는 회로 기판의 제조 방법.And a semiconductor element having a diaphragm as said circuit element on said through hole reaching said cavity.
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