KR101062108B1

KR101062108B1 - 유기 반도체 소자 및 그 제조방법

Info

Publication number: KR101062108B1
Application number: KR1020097021768A
Authority: KR
Inventors: 타카시 츄만; 치히로 하라다
Original assignee: 파이오니아 가부시키가이샤
Priority date: 2007-03-26
Filing date: 2007-03-26
Publication date: 2011-09-02
Also published as: JP5039126B2; WO2008117395A1; KR20100005086A; JPWO2008117395A1; US20100090204A1

Abstract

유기 반도체 소자에 있어서, 보다 정밀도 높은 패턴 형성을 가능하게 하고, 채널 영역에 유기 반도체층을 보다 균일하게 형성한다.

기판(1)상에 게이트 전극(2)이 형성되고, 게이트 전극(2)상에 게이트 절연층(3)이 형성되며, 게이트 절연층(3)상에 소스 전극(4)과 드레인 전극(5)이 형성되고, 소스·드레인 전극(4,5)간에서 게이트 절연층(3)을 통해 게이트 전극(2)에 대향하는 유기 반도체층(6)을 가지며, 소스·드레인 전극(4,5)면에는 소스·드레인 전극(4,5)간에 형성되는 채널 영역을 제외하고, 표면 에너지가 채널 영역보다 낮은 격벽(7)이 형성된다.

유기 반도체 소자, 게이트 전극, 게이트 절연층, 소스 전극, 드레인 전극, 채널 영역

Description

유기 반도체 소자 및 그 제조방법{ORGANIC SEMICONDUCTOR ELEMENT AND ITS MANUFACTURING METHOD}

본 발명은, 유기 반도체 소자 및 그 제조방법에 관한 것이다.

유기 반도체 소자인 유기 TFT(Thin Film Transistor)는, 유기 반도체 재료를 사용하여 제작되기 때문에 소자를 경량화할 수 있고, 저온에서 간단히 제조할 수 있다. 또한 기판에 필름 재료를 사용하면 유연성(flexibility) 있는 소자를 얻을 수 있다. 유기 TFT는, 한 쌍의 소스·드레인 전극간의 채널 영역에 유기 반도체층이 형성되고, 채널 영역에서 유기 반도체층에 게이트 절연층을 통해 게이트 전극이 대향한다. 유기 반도체 재료를 각각의 TFT로 분리하여 성막(成膜)하는 경우에, 포토리소그래피나 에칭 등의 처리는, 유기 반도체 재료가 열이나 물로 열화하는 경우가 있기 때문에 바람직하지 않다. 그리하여, 예를 들면, 펜타센 등의 저분자계의 유기 반도체 재료를 진공 증착법 등으로 마스크를 사용하여 성막하는 방법이 있다. 그러나 진공 증착법에서는, 공정을 진공으로 하기 때문에 처리가 복잡해지고, 또한 정밀도가 높은 마스크가 필요해지기 때문에 비용이 든다. 그 때문에, 유기 반도체 재료를 간단히 상온에서 처리할 수 있는 방법으로서 도포법의 개발이 요망되고 있다.

도포법의 하나인 잉크젯법은, 액체상의 유기 반도체 재료를 잉크상으로서 기판면에 직접 패터닝할 수 있어, 상온이면서 대기압하에서의 처리가 가능하다. 또한 패턴을 기판면에 직접 형성하기 때문에 마스크가 불필요한 동시에 원료의 소비를 억제할 수 있다.

그러나 잉크젯법 등의 도포법으로 유기 반도체층을 형성하는 경우에는 다음과 같은 문제를 일례로서 들 수 있다.

도 8에 보텀(bottom) 콘택트형의 유기 TFT의 일례를 나타낸다. 도 8에 나타내는 유기 TFT는, 기판(101)상에 게이트 전극(102), 게이트 절연층(103), 및 소스·드레인 전극(104,105)이 순서대로 형성되고, 채널 영역을 둘러싸는 격벽(隔璧)(107) 내에 유기 반도체층(106)이 형성된다. 잉크젯법을 사용하여 유기 반도체층을 형성하는 경우에는, 채널 영역을 둘러싸는 격벽(107) 내에서, 소스·드레인 전극(104,105)과 게이트 절연층(103)이라고 하는 표면 에너지가 다른 재료의 위에 잉크상의 유기 반도체 재료를 도포하게 된다. 그 때문에, 도 9에 나타내는 바와 같이, 비교적 표면 에너지가 높은 소스·드레인 전극(104,105)상에 유기 반도체 재료가 인장(引張)되어, 게이트 절연층(103)상에는 유기 반도체층(106)이 형성되지 않거나, 또는 층이 불균일해질 가능성이 있다.

또한 유기 TFT의 특성을 향상시키기 위해 게이트 절연층 표면에 HMDS(Hexame thyldisilazane) 처리나 OTS(Octadecyltrichlorosilane) 처리 등의 발액(撥液) 처리를 행하여 표면 에너지를 저하시키는 것이 알려져 있고, 이것에 의해 소스·드레인 전극과 게이트 절연층의 표면 에너지에 더 차가 생겨, 유기 반도체 재료가 소스·드레인 전극측으로 당겨져 유기 반도체층이 불균일해지기 쉬운 경우가 있다.

그리하여, 본 발명의 목적의 하나로서는, 보다 정밀도 높은 패턴 형성을 가능하게 하여 채널 영역에 유기 반도체층을 보다 균일하게 형성하는 것이다.

본 발명의 유기 반도체 소자로서는, 청구항 1에 기재된 바와 같이, 기판, 게이트 전극, 게이트 절연층, 소스 전극과 드레인 전극, 및 상기 소스 전극과 상기 드레인 전극간에서 상기 게이트 절연층을 통해 상기 게이트 전극에 대향하는 유기 반도체층을 가지는 반도체 소자로서, 상기 소스 전극과 상기 드레인 전극면에, 적어도 상기 소스 전극과 상기 드레인 전극간에 형성되는 채널 영역을 제외하고, 상기 채널 영역의 가장자리부까지, 표면 에너지가 상기 채널 영역보다도 낮은 피복층이 형성되는 것을 특징으로 한다.

본 발명의 유기 반도체 소자의 제조방법으로서는, 청구항 8에 기재된 바와 같이, 기판, 게이트 전극, 게이트 절연층, 소스 전극과 드레인 전극, 및 상기 소스 전극과 상기 드레인 전극간에서 상기 게이트 절연층을 통해 상기 게이트 전극에 대향하는 유기 반도체층을 가지는 유기 반도체 소자의 제조방법으로서, 상기 소스 전극과 상기 드레인 전극면에, 적어도 상기 소스 전극과 상기 드레인 전극간에 형성되는 채널 영역을 제외하고, 상기 채널 영역의 가장자리부까지, 표면 에너지가 상기 채널 영역보다도 낮은 피복층을 형성하며, 상기 채널 영역에 상기 유기 반도체층을 형성하는 것을 특징으로 한다.

도 1은 본 발명의 실시의 형태 1의 유기 TFT의 단면 모식도이다.

도 2는 도 1에 나타내는 유기 TFT의 제조방법을 설명하기 위한 도면이다.

도 3은 본 발명의 실시의 형태 2의 유기 TFT의 단면 모식도이다.

도 4는 도 2에 나타내는 유기 TFT의 제조방법을 설명하기 위한 도면이다.

도 5는 본 발명의 실시의 형태 3의 유기 TFT의 단면 모식도이다.

도 6은 본 발명의 실시의 형태 4의 유기 TFT의 단면 모식도이다.

도 7은 도 6에 나타내는 유기 TFT의 제조방법을 설명하기 위한 도면이다.

도 8은 본 발명의 과제를 설명하기 위한 유기 TFT의 단면 모식도이다.

도 9는 본 발명의 과제를 설명하기 위한 유기 TFT의 단면 모식도이다.

<부호의 설명>

1: 기판 2: 게이트 전극

3: 게이트 절연층 4: 소스 전극

5: 드레인 전극 6: 유기 반도체층

6a: 잉크상 유기 반도체 재료 7: 격벽

8: 피복막 10: 잉크젯 헤드

101: 기판 102: 게이트 전극

103: 게이트 절연층 104: 소스 전극

105: 드레인 전극 106: 유기 반도체층

107: 격벽

이하, 본 발명에 따른 실시의 형태에 대하여 도면을 참조하여 설명한다. 또한 이하의 설명에서의 예시가 본 발명을 한정하는 것은 아니다.

(실시의 형태 1)

도 1에는, 본 발명인 유기 반도체 소자의 실시의 형태 1로서 보텀 콘택트형의 유기 TFT의 단면 모식도를 나타낸다.

도 1에 나타내는 유기 TFT는, 기판(1)상에 게이트 전극(2)이 형성되고, 게이트 전극(2)상에 게이트 절연층(3)이 형성되며, 게이트 절연층(3)상에 소스 전극(4)과 드레인 전극(5)이 형성되고, 및 소스·드레인 전극(4,5)간에서 게이트 절연층(3)을 통해 게이트 전극(2)에 대향하는 P3HT(폴리-3-헥실티오펜) 등의 유기 반도체 재료로 이루어지는 유기 반도체층(6)을 가진다.

소스·드레인 전극(4,5)면에는, 소스·드레인 전극(4,5)간에 형성되는 채널 영역을 제외하고, 표면 에너지가 채널 영역보다 낮은 피복층으로서의 격벽(7)을 가진다. 격벽(7)은, 채널 영역의 가장자리부까지 형성되며, 유기 반도체층(6)의 형성 영역을 규정하여, 액체상의 유기 반도체 재료가 채널 영역에 공급될 때에 유기 반도체 재료가 비산(飛散)이나 유출되지 않도록 한다. 또한 격벽(7)이 형성됨으로써 인접하는 소자간에서의 전기적인 간섭을 방지할 수 있다.

격벽(7)은, 채널 영역의 게이트 절연층(3) 및 소스·드레인 전극(4,5)보다도 표면 에너지가 낮으며, 그 표면에서 액체를 튕기기 쉬운 성질이다. 격벽(7)은, 예를 들면, 불소계 수지 등의 절연성이며 발액성이 있는 재료로 이루어지는 것이 바람직하다.

이와 같이, 비교적 표면 에너지가 높아 액체를 끌어 당기기 쉬운 소스·드레인 전극(4,5)을 표면 에너지가 낮은 격벽(7)으로 덮어, 표면 에너지를 낮게 하여 액체를 튕기도록 한다. 이것에 의해, 비교적 표면 에너지가 낮아 액체를 튕기기 쉬운 게이트 절연층(3)이, 격벽(7)에 비하면 상대적으로 표면 에너지가 높아져, 채널 영역의 게이트 절연층(3)상에 액체상의 유기 반도체 재료가 끌어 당겨져 균일하게 유기 반도체층(6)을 형성할 수 있다.

채널 영역에 공급된 유기 반도체 재료는, 채널 영역에서 표면 에너지가 낮은 격벽(7)에 의해 둘러싸여 있기 때문에, 채널 영역으로부터 주위로 끌어 당겨지지 않고, 게이트 절연층(3)상에서 균일한 유기 반도체층(6)을 유지할 수 있다.

또한 액체상의 유기 반도체 재료를 채널 영역에 공급할 때에, 유기 반도체 재료는 격벽(7)에 접촉해도 튕겨져 채널 영역에 집중적으로 공급되기 때문에, 적당량의 유기 반도체 재료에 의해 균일하게 유기 반도체층(6)을 형성할 수 있다.

또한 유기 TFT의 특성을 향상시키기 위해 게이트 절연층(3)면에 HMDS 처리나 OTS 처리 등의 발액 처리를 행하고, 게이트 절연층(3)과 소스·드레인 전극(4,5)의 표면 에너지의 차가 커질 경우에도, 소스·드레인 전극(4,5)면을 격벽(7)으로 덮음으로써 표면 에너지를 낮게 하여, 채널 영역의 게이트 절연층(3)상에서 유기 반도체층(6)을 균일하게 형성할 수 있다.

도 1에 나타내는 예에서는, 격벽(7)의 형상이 순(順) 테이퍼 형상이며 경사각 θ가 약 40°로 되어 있지만, 특별히 한정되지 않고 처리 공정이나 용도에 따라 직사각형 형상 등의 다른 형상으로 해도 된다. 또한 격벽(7)의 경사각 θ는 40°에 한정되지 않고 20°~90°의 범위로 조정할 수 있다. 또한 두께도 특별히 한정되지 않고 100㎚~10㎛의 범위로 조정할 수 있다. 또한 도 1에 나타내는 예와 같이, 소스 전극(4) 및 드레인 전극(5)의 채널측 단부까지 격벽(7)으로 덮은 경우, 경사각 θ를 크게 하면 잉크상 재료를 적하하는 영역(개구 영역)이 좁아져 버리기 때문에 경사각을 약 40°정도로 설정하는 것이 바람직하다.

도 2는, 본 실시의 형태에서의 유기 TFT의 제조방법을 설명하기 위한 도면이다.

도 2a에 나타내는 바와 같이, 기판(1)상에 게이트 전극(2), 게이트 절연층(3), 및 소스·드레인 전극(4,5)을 순서대로 적층한다. 예를 들면, 기판(1)으로서 유리 기판을 사용하고, 기판(1)상에 게이트 전극(2)으로서 Cr을 성막하여, 웨트 에칭법으로 패터닝하고, 게이트 전극(2)상에 게이트 절연층(3)으로서 SiO₂를 형성한다. 다음으로, 게이트 절연층(3)상에 소스·드레인 전극(4,5)으로서 Cr/Ar의 적층막을 형성하여, 웨트 에칭법으로 패터닝한다.

다음으로, 도 2b에 나타내는 바와 같이, 소스·드레인 전극(4,5)면상에, 채널 영역을 제외하고 채널 영역의 가장자리부까지 덮도록 격벽(7)을 형성한다. 예를 들면, 격벽(7)으로서 감광성의 불소계 수지를 성막하여 포토리소그래피로 패터닝한다. 포지티브형 레지스트의 불소계 수지를 사용하면, 노광시에 격벽(7)의 저면방향에서 광이 산란하여, 제거시에 광의 산란에 의해 노광된 부분을 남기고, 격벽(7)이 저면방향으로 서서히 퍼진 형상으로 패터닝된다. 이것에 의해, 격벽(7)은 순 테이퍼 형상이 된다. 테이퍼 각도 θ는 노광 시간이나 강도에 의해 조정할 수 있다.

다음으로, 도 2c에 나타내는 바와 같이, 격벽(7)으로 둘러싸인 채널 영역에 액체상의 유기 반도체 재료를 잉크젯법으로 도포하여 채널 영역에 유기 반도체층(6)을 형성한다. 예를 들면, 채널 영역에 위치 조정한 잉크젯 헤드(10)로부터 잉크상의 유기 반도체 재료(6a)를 도포한다. P3HT 등의 고분자계의 유기 반도체 재료를 사용함으로써 유기 반도체 재료를 잉크상으로서 인쇄할 수 있다. 저분자계의 유기 반도체 재료도, 전구체 등으로 함으로써 용매에 용해하는 것이 가능해져 잉크상으로서 인쇄할 수 있다. 또한 액체상의 반도체 재료를 도포하는 방법으로서는, 잉크젯법에 한정되지 않고, 디스펜서를 사용하여 도포하는 등의 다른 도포법을 사용할 수도 있다.

이러한 제조방법에 의하면, 격벽(7)의 표면 에너지가 채널 영역보다 낮기 때문에, 채널 영역의 게이트 절연층(3)상에 균일하게 유기 반도체층(6)을 형성할 수 있다. 또한 유기 반도체 재료가 격벽(7)에 접촉해도 튕겨져 채널 영역에 공급되기 때문에, 적당량의 유기 반도체 재료로 균일하게 유기 반도체층(6)을 형성할 수 있다. 또한 채널 영역에서는, 주위가 격벽(7)으로 둘러싸이기 때문에 균일하게 유기 반도체층(6)을 유지할 수 있다.

(실시의 형태 2)

도 3에는, 본 발명인 유기 반도체 소자의 실시의 형태 2로서 유기 TFT의 단면 모식도를 나타낸다. 상술한 실시의 형태 1과 동일한 부재에는 동일한 부호를 부여하여 공통되는 구성에는 설명을 생략한다.

도 3에 나타내는 유기 TFT는, 기판(1)상에 게이트 전극(2)이 형성되고, 게이트 전극(2)상에 게이트 절연층(3)이 형성되며, 게이트 절연층(3)상에 소스 전극(4) 과 드레인 전극(5)이 형성되고, 및 소스·드레인 전극(4,5)간의 채널 영역에 P3HT 등의 유기 반도체 재료로 이루어지는 유기 반도체층(6)을 가진다.

소스·드레인 전극(4,5)면에는, 채널 영역을 제외하고, 표면 에너지가 채널 영역보다도 낮은 피복층의 막부(膜部)로서의 피복막(8)이 형성된다. 피복막(8)은, 채널 영역의 가장자리부까지 형성되어 소스·드레인 전극(4,5)면을 덮는다. 피복막(8)은, 채널 영역의 게이트 절연층(3) 및 소스·드레인 전극(4,5)보다도 표면 에너지가 낮아 그 표면에서 액체를 튕기기 쉬운 성질이다. 피복막(8)은, 예를 들면, 불소계 수지 등의 절연성이며 발액성이 있는 재료로 이루어지는 것이 바람직하다.

이와 같이, 비교적 표면 에너지가 높아 액체를 끌어 당기기 쉬운 소스·드레인 전극(4,5)을 표면 에너지가 낮은 피복막(8)으로 덮어 표면 에너지를 낮게 하여 액체를 튕기도록 한다. 이것에 의해, 비교적 표면 에너지가 낮아 액체를 튕기기 쉬운 게이트 절연층(3)이, 피복막(8)에 비하면 상대적으로 표면 에너지가 높아져, 채널 영역에 액체상의 유기 반도체 재료가 끌어 당겨져 균일하게 유기 반도체층(6)을 형성할 수 있다.

또한 이 피복막(8)은, 소스·드레인 전극(4,5)을 패터닝할 때에 마스크로서 사용할 수도 있다. 소스·드레인 전극(4,5)을 전면에 형성해 두고, 채널 영역에 상당하는 영역을 제외하고 피복막(8)을 형성하여, 피복막(8)을 마스크로 하여 채널 영역의 소스·드레인 전극(4,5)을 제거해 패터닝한다. 이것에 의해, 피복막(8)과 소스·드레인 전극(4,5)의 가장자리부를 가지런한 형상으로 할 수 있다. 또한 피복막(8)은 소자의 일부로서 사용하기 때문에 제거할 필요가 없어 종래의 마스크 제거 에 상당하는 공정을 생략할 수 있다.

피복막(8)상에는, 채널 영역을 둘러싸도록 피복막(8)과 같은 재료로 피복층의 격벽부로서의 격벽(7)이 형성된다. 격벽(7)은, 액체상의 유기 반도체 재료가 채널 영역에 공급될 때에 유기 반도체 재료가 비산이나 유출하지 않도록 한다. 피복막(8)이 채널 영역의 가장자리부까지 형성되기 때문에, 격벽(7)의 가장자리부를 채널 영역의 가장자리부에 맞추지 않아도, 채널 영역의 가장자리부 근방에서의 표면 에너지를 낮게 유지할 수 있다. 또한 격벽(7)으로 둘러싸인 영역은 피복막(8)이 있는 만큼 확산되기 때문에 잉크상 재료를 적하하는 영역을 확대할 수 있고, 도 3에 나타내는 바와 같이 격벽(7)의 경사 각도 θ를 약 70°정도로 크게 할 수 있다.

도 4는, 본 실시의 형태에서의 유기 TFT의 제조방법을 설명하기 위한 도면이다.

도 4a에 나타내는 바와 같이, 기판상에 게이트 전극(2), 및 게이트 절연층(3)을 순서대로 적층하고, 게이트 절연층(3)상에 전면에 소스·드레인 전극(4,5)을 형성한다.

다음으로, 도 4b에 나타내는 바와 같이, 소스·드레인 전극(4,5)상에 채널 영역에 상당하는 영역을 제외하고 피복막(8)을 형성한다. 다음으로, 도 4c에 나타내는 바와 같이, 피복막(8)을 마스크로 하고, 소스·드레인 전극(4,5)을 패터닝하여 채널 영역을 형성한다. 예를 들면, 소스·드레인 전극(4,5)으로서 Cr/Au의 적층막을 사용하고, 피복막(8)으로서 불소계 수지를 사용하여 채널 영역이 개구하도록 패터닝하고, 피복막(8)을 마스크로 하여 소스·드레인 전극(4,5)을 웨트 에칭법으 로 제거하여 패터닝한다.

다음으로, 도 4d에 나타내는 바와 같이, 피복막(8)상에 채널 영역을 둘러싸도록 격벽(7)을 형성한다. 격벽(7)은, 피복막(8)과 동일한 재료로 하고, 상술한 바와 같이, 포지티브형 레지스트의 불소계 수지를 사용함으로써 순 테이퍼 형상으로 할 수 있다. 또한 피복막(8)이 채널 영역의 가장자리부까지 형성되어 있기 때문에, 격벽(7)의 단부를 채널 영역의 가장자리부로 위치 조정할 필요가 없어진다.

다음으로, 도 4e에 나타내는 바와 같이, 액체상의 유기 반도체 재료를 채널 영역에 잉크젯법으로 도포하여 유기 반도체층(6)을 형성한다. 유기 반도체 재료는, 채널 영역에 도포될 때에, 피복막(8)과 격벽(7)에 접촉해도 표면 에너지가 낮기 때문에 튕겨져, 상대적으로 표면 에너지가 높은 채널 영역으로 집중된다. 그 때문에, 채널 영역에서는, 적당량의 유기 반도체 재료가 공급되어 균일하게 유기 반도체층(6)을 형성할 수 있다.

(실시의 형태 3)

도 5에는, 본 발명인 유기 반도체 소자의 실시의 형태 3으로서 유기 TFT의 단면 모식도를 나타낸다. 상술한 실시의 형태 1 및 2와 같은 부재에는 동일한 부호를 부여하여 공통되는 구성에는 설명을 생략한다.

상술한 실시의 형태 2에서는, 피복막(8)과 격벽(7)에 동일한 재료를 사용했지만, 본 실시의 형태에서는 피복막(8)과 격벽(7)에 다른 재료를 사용한다. 그 밖의 구성은 실시의 형태 2와 동일한 구성을 사용할 수 있다.

본 실시의 형태에서는, 소스·드레인 전극(4,5)면에 채널 영역을 제외하고 채널 영역의 가장자리부까지 피복막(8)을 형성하고, 피복막(8)상에 피복막(8)과는 다른 재료로 격벽(7)을 형성한다. 예를 들면, 피복막(8)과 격벽(7)에 각각 다른 불소계 수지를 사용할 수 있다.

이것에 의해, 예를 들면, 피복막(8)에 적합한 재료와 격벽(7)에 적합한 재료가, 도포 후의 막 두께나 해상도 등을 고려하여 다른 편이 좋은 경우에, 피복막(8)과 격벽(7)에 각각 다른 적합한 재료를 사용할 수 있다.

(실시의 형태 4)

도 6에는, 본 발명인 유기 반도체 소자의 실시의 형태 4로서 탑 게이트형의 유기 TFT의 단면 모식도를 나타낸다. 상술한 실시의 형태 1에서 3과 동일한 부재에는 동일한 부호를 부여하여 공통되는 구성에는 설명을 생략한다.

도 6에 나타내는 유기 TFT는, 기판(1)상에 소스·드레인 전극(4,5)이 형성되고, 소스·드레인 전극(4,5)면에 채널 영역을 제외하고 채널 영역의 가장자리부까지 표면 에너지가 채널 영역보다도 낮은 격벽(7)이 형성되며, 격벽(7)으로 둘러싸인 채널 영역에 P3HT 등의 유기 반도체 재료로 이루어지는 유기 반도체층(6)이 형성되고, 또한 격벽(7)에 둘러싸인 영역 내에서 유기 반도체층(6)상에 게이트 절연층(3)이 형성되며, 게이트 절연층(3)상에 게이트 전극(2)이 형성된다.

격벽(7)은, 채널 영역의 기판(1) 및 소스·드레인 전극(4,5)보다도 표면 에너지가 낮아 그 표면에서 액체를 튕기기 쉬운 성질이다. 격벽(7)은, 예를 들면, 불소계 수지 등의 절연성이며 발액성 있는 재료로 이루어지는 것이 바람직하다.

이와 같이, 비교적 표면 에너지가 높아 액체를 끌어 당기기 쉬운 소스·드레 인 전극(4,5)을 표면 에너지가 낮은 격벽(7)으로 덮어, 표면 에너지를 낮게 하여 액체를 튕기도록 한다. 이것에 의해, 채널 영역의 기판(1)이 격벽(7)에 비하면 상대적으로 표면 에너지가 높아지기 때문에, 채널 영역의 기판(1)상에 액체상의 유기 반도체 재료가 끌어 당겨져, 균일하게 유기 반도체층(6)을 형성할 수 있다.

또한 채널 영역에 공급된 유기 반도체 재료는, 채널 영역에서 표면 에너지가 낮은 격벽(7)에 의해 둘러싸여 있기 때문에, 채널 영역으로부터 주위로 끌어 당겨지지 않고, 기판(1)상에서 균일한 유기 반도체층(6)을 유지할 수 있다.

또한 액체상의 유기 반도체 재료를 채널 영역에 공급할 때에, 유기 반도체 재료는 격벽(7)에 접촉해도 튕겨져, 채널 영역에 집중적으로 공급되기 때문에, 적당량의 유기 반도체 재료에 의해 균일하게 유기 반도체층(6)을 형성할 수 있다.

또한 유기 반도체층(6)상에 게이트 절연층(3)을 형성할 때에는, 격벽(7)이 게이트 절연층(3)의 형성 영역을 규정할 수 있다.

이러한 탑 게이트형의 유기 TFT의 구조에서는, 소스·드레인 전극(4,5)과 게이트 전극(2)이 수직방향으로 겹치는 영역이 적어지고, 또한 겹치는 영역에는 절연성의 격벽(7)이 존재한다. 이 때문에, 전극간에 발생하여 소자 특성을 열화시키는 기생 용량을 억제할 수 있다.

도 7은, 본 실시의 형태에서의 유기 TFT의 제조방법을 설명하기 위한 도면이다.

도 7a에 나타내는 바와 같이, 기판(1)상에 소스·드레인 전극(4,5)을 형성한다. 다음으로, 도 7b에 나타내는 바와 같이, 소스·드레인 전극(4,5)면에 채널 영 역을 제외하고 채널 영역의 가장자리부까지 격벽(7)을 형성한다. 액(液)격벽(7)은, 상술한 바와 같이, 포지티브형 레지스트의 불소계 수지를 사용함으로써 순 테이퍼 형상으로 할 수 있다.

다음으로, 도 7c에 나타내는 바와 같이, 격벽(7)으로 둘러싸인 채널 영역에 액체상의 유기 반도체 재료를 공급하여 유기 반도체층(6)을 형성한다. 격벽(7)의 표면 에너지가 채널 영역의 기판(1)보다도 낮기 때문에, 채널 영역의 기판(1)상에 균일하게 유기 반도체층(6)을 형성할 수 있다. 또한 액체상의 유기 반도체 재료는, 격벽(7)에 접촉해도 튕겨져 채널 영역(6)으로 집중된다. 채널 영역(6)에서는, 격벽(7)의 표면 에너지가 낮기 때문에, 유기 반도체 재료는 채널 영역의 주위에 끌어 당겨지지 않고 균일하게 유기 반도체층(6)을 형성할 수 있다.

다음으로, 도 7d에 나타내는 바와 같이, 유기 반도체층(6)상에 게이트 절연층(3)을 형성하고, 도 7e에 나타내는 바와 같이, 게이트 절연층(3)상에 게이트 전극(2)을 형성한다.

본 발명의 피복층으로서는, 상술한 불소계 수지에 한정되지 않고, 표면 에너지가 채널 영역보다도 낮은 재료이면, 유기 재료와 무기 재료의 어느 것이어도 되며, 이들을 복수 적층한 구조여도 된다. 또한 피복층의 패터닝 방법으로서는, 상술한 바와 같이 감광성의 수지를 사용하여 포토리소그래피를 사용할 수 있는데, 이에 한정되지 않고, 드라이 에칭 등의 드라이 프로세스를 사용할 수도 있다. 또한 피복층은, 표면 에너지가 낮은 재료로 형성하는 것에 한정되지 않고, 절연성의 재료로 형상을 형성한 후에 표면 처리를 행하여 표면 에너지를 낮게 해도 된다.

또한 본 발명의 피복층은, 소스·드레인 전극면에 적어도 채널 영역을 제외하고 형성되어 있으면 된다. 소스·드레인 전극면을 채널 영역의 가장자리부까지 피복층으로 덮지 않아도, 채널 영역의 주위에서 소스·드레인 전극이 유기 반도체 재료와 대향하는 면의 일부에 피복층이 형성됨으로써 본 발명의 효과를 얻을 수 있다.

본 발명의 유기 반도체층으로서는, 상술한 P3HT에 한정되지 않고, 반도체 특성을 나타내는 유기 재료이면 된다. 또한 도포법에 적용할 수 있도록 잉크상이 되는 것이 바람직하고, 액체상의 유기 반도체 재료나 용매에 가용인 유기 반도체 재료를 사용하면 된다. 예를 들면, 고분자 재료에서는, 그 구조가 폴리에틸렌쇄, 폴리실록산쇄, 폴리에테르쇄, 폴리에스테르쇄, 폴리아미드쇄, 폴리이미드쇄 등의 고분자의 주쇄 중에 사용된 것, 혹은 측쇄로서 펜던트상으로 결합한 것, 또는 폴리파라페닐렌 등의 방향족계 공역성 고분자, 폴리아세틸렌 등의 지방족계 공역성 고분자, 폴리피놀이나 폴리티오펜율의 복소환식 공역성 고분자, 폴리아닐린류나 폴리페닐렌설파이드 등의 헤테로 원자 함유 공역성 고분자, 폴리(페닐렌비닐렌)이나 폴리(아닐렌비닐렌)이나 폴리(티에닐렌비닐렌) 등의 공역성 고분자의 구성 단위가 교대로 결합된 구조를 가지는 복합형 공역계 고분자 등의 탄소계 공역 고분자가 사용된다. 또한 폴리실란류나 디실라닐렌아릴렌 폴리머류, (디실라닐렌)에티닐렌 폴리머류와 같은 디실라닐렌 탄소계 공역성 폴리머 구조 등의 올리고실란류와 탄소계 공역성 구조가 교대로 연쇄된 고분자류 등이 사용된다. 그 외에도, 인계, 질소계 등의 무기 원소로 이루어지는 고분자쇄여도 되고, 또한 프탈로시아네이트폴리실록 산과 같은 고분자쇄의 방향족계 배위자가 배위한 고분자류, 페릴렌테트라카르본산과 같은 페릴렌류를 열처리하여 축환시킨 고분자류, 폴리아크릴로니트릴 등의 시아노기를 가지는 폴리에틸렌 유도체를 열처리하여 얻어지는 래더형 고분자류, 또한 페로브스카이트류에 유기 화합물이 인터칼레이트(intercalte)한 복합 재료를 사용해도 된다. 또한 저분자계 재료에서는, 프탈로시아닌계 유도체, 나프탈로시아닌계 유도체, 아조화합물계 유도체, 페릴렌계 유도체, 인디고계 유도체, 퀴나크리돈계 유도체, 안트라퀴논류 등의 다환 퀴논계 유도체, 시아닌계 유도체, 풀러렌류 유도체, 혹은 인돌, 카르바졸, 옥사졸, 인옥사졸, 티아졸, 이미다졸, 피라졸, 옥사아디아졸, 피라졸린, 티아티아졸, 트리아졸 등의 질소 함유 환식 화합물 유도체, 히드라진 유도체, 트리페닐아민 유도체, 트리페닐메탄 유도체, 스틸벤류, 안트라퀴논디페노퀴논 등의 퀴논화합물 유도체, 안트라센, 빌렌, 페난트렌, 코로넨 등의 다환 방향족 화합물 유도체 등 중, 관능기의 부여 등에 의해 용매에 가용인 것이면 된다.

본 발명의 게이트 절연층으로서는, 상술한 SiO₂에 한정되지 않고, 절연성을 가지면 무기 재료와 유기 재료의 어느 것이든 게이트 절연층으로서 사용할 수 있다. 예를 들면, LiOx, LiNx, NaOx, KOx, RbOx, CsOx, BeOx, MgOx, MgNx, CaOx, CaNx, SrOx, BaOx, ScOx, YOx, YNx, LaOx, LaNx, CeOx, PrOx, NdOx, SmOx, EuOx, GdOx, TbOx, DyOx, HoOx, ErOx, TmOx, YbOx, LuOx, TiOx, TiNx, ZrOx, ZrNx, HfOx, HfNx, ThOx, VOx, VNx, NbOx, TaOx, TaNx, CrOx, CrNx, MoOx, MoNx, WOx, WNx, MnOx, ReOx, FeOx, FeNx, RuOx, OsOx, CoOx, RhOx, IrOx, NiOx, PdOx, PtOx, CuOx, CuNx, AgOx, AuOx, ZnOx, CdOx, HgOx, BOx, BNx, AlOx, AlNx, GaOx, GaNx, InOx, TiOx, TiNx, SiNx, GeOx, SnOx, PbOx, POx, PNx, AsOx, SbOx, SeOx, TeOx 등의 금속 산화물에서도, LiAlO₂, Li₂SiO₃, Li₂TiO₃, Na₂Al₂₂O₃₄, NaFeO₂, Na₄SiO₄, K₂SiO₃, K₂TiO₃, K₂WO₄, Rb₂CrO₄, Cs₂CrO₄, MgAl₂O₄, MgFe₂O₄, MgTiO₃, CaTiO₃, CaWO₄, CaZrO₃, SrFe₁₂O₁₉, SrTiO₃, SrZrO₃, BaAl₂O₄, BaFe₁₂O₁₉, BaTiO₃, Y₃A₁₅O₁₂, Y₃Fe₅O₁₂, LaFeO₃, La₃Fe₅O₁₂, La₂Ti₂O₇, CeSnO₄, CeTiO₄, Sm₃Fe₅O₁₂, EuFeO₃, Eu₃Fe₅O₁₂, GdFeO₃, Gd₃Fe₅0₁₂, DyFeO₃, Dy₃Fe₅O₁₂, HoFeO₃, Ho₃Fe₅O₁₂, ErFeO₃, Er₃Fe₅O₁₂, Tm₃Fe₅O₁₂, LuFeO₃, Lu₃Fe₅O₁₂, NiTiO₃, Al₂TiO₃, FeTiO₃, BaZrO₃, LiZrO₃, MgZrO₃, HfTiO₄, NH₄VO₃, AgVO₃, LiVO₃, BaNb₂O₆, NaNbO₃, SrNb₂O₆, KTaO₃, NaTaO₃, SrTa₂O₆, CuCr₂O₄, Ag₂CrO₄, BaCrO₄, K₂MoO₄, Na₂Mo0₄, NiMoO₄, BaWO₄, Na₂WO₄, SrWO₄, MnCr₂O₄, MnFe₂O₄, MnTiO₃, MnWO₄, CoFe₂O₄, ZnFe₂O₄, FeWO₄, CoMoO₄, CuTiO₃, CuWO₄, Ag₂MoO₄, Ag₂WO₄, ZnAl₂O₄, ZnMoO₄, ZnWO₄, CdSnO₃, CdTiO₃, CdMoO₄, CdWO₄, NaAlO₂, MgAl₂O₄, SrAl₂O₄, Gd₃Ga₅O₁₂, InFeO₃, MgIn₂O₄, Al₂TiO₅, FeTiO₃, MgTiO₃, Na₂SiO₃, CaSiO₃, ZrSiO₄, K₂GeO₃, Li₂GeO₃, Na₂GeO₃, Bi₂Sn₃O₉, MgSnO₃, SrSnO₃, PbSiO₃, PbMoO₄, PbTiO₃, SnO₂-Sb₂O₃, CuSeO₄, Na₂SeO₃, ZnSeO₃, K₂TeO₃, K₂TeO₄, Na₂TeO₃, Na₂TeO₄ 등의 금속 복합 산화물에서도, FeS, Al₂S₃, MgS, ZnS 등의 황화물, LiF, MgF₂, SmF₃ 등의 불화물, HgCl, FeCl₂, CrCl₃ 등의 염화물, AgBr, CuBr, MnBr₂ 등의 브롬화물, PbI₂, CuI, FeI₂ 등의 요오드화물, 또는 SiAlON 등의 금속 산화 질화물에서도 유효하다. 또한 게이트 전극을 양극 산화함으로써 게이트 절연층을 형성해도 된다. 예를 들면, Ta, Al, Mg, Ti, Nb, Zr 등의 단체(單體) 또는 그들의 합금 등이 유효하다. 또한 폴리이미드, 폴리아미드, 폴리에스테르, 폴리아크릴레이트, 에폭시수지, 페놀수지, 폴리비닐알코올 등의 폴리머계 재료도 유효하다. 또한 상술한 바와 같이, 게이트 절연층 표면을 HMDS 처리나, OTS 처리 등으로 발액 처리를 행해도 된다.

본 발명의 게이트 전극, 소스 전극과 드레인 전극으로서는, 상술한 게이트 전극으로서의 Cr, 소스 전극과 드레인 전극으로서의 Cr/Au에 한정되지 않고, 충분한 도전성이 있는 재료이면 된다. 예를 들면, Pt, Au, W, Ru, Ir, Al, Sc, Ti, V, Mn, Fe, Co, Ni, Zn, Ga, Y, Zr, Nb, Mo, Tc, Rh, Pd, Ag, Cd, Ln, Sn, Ta, Re, Os, Tl, Pb, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 등의 금속 단체, 이들의 화합물, 또는 이들의 적층이어도 된다. 또한 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide)와 같은 금속 산화물류, 폴리아닐린류, 폴리티오펜류, 폴리피롤류 등의 공역성 고분자 화합물을 포함하는 유기 도전 재료여도 된다.

본 발명의 유기 반도체 소자로서는, 기판, 게이트 전극, 게이트 절연층, 소스 전극과 드레인 전극, 및 소스 전극과 드레인 전극간에서 게이트 절연층을 통해 게이트 전극에 대향하는 유기 반도체층을 가지는 반도체 소자로서, 소스 전극과 드 레인 전극면에, 적어도 소스 전극과 드레인 전극간에 형성되는 채널 영역을 제외하고, 표면 에너지가 채널 영역보다도 낮은 피복층이 형성된다.

또한 본 발명의 유기 반도체 소자의 제조방법으로서는, 기판, 게이트 전극, 게이트 절연층, 소스 전극과 드레인 전극, 및 소스 전극과 드레인 전극간에서 게이트 절연층을 통해 게이트 전극에 대향하는 유기 반도체층을 가지는 유기 반도체 소자의 제조방법으로서, 소스 전극과 드레인 전극면에, 적어도 소스 전극과 드레인 전극간에 형성되는 채널 영역을 제외하고, 표면 에너지가 채널 영역보다도 낮은 피복층을 형성하며, 채널 영역에 유기 반도체층을 형성한다.

이러한 본 발명에 의하면, 보다 정밀도 높은 패턴 형성을 가능하게 하여, 채널 영역에 유기 반도체층을 보다 균일하게 형성할 수 있다.

<실시예>

이하, 본 발명의 실시예를 설명한다. 또한 본 발명은 실시예에 의해 한정되지 않는다.

(실시예 1)

본 실시예에서는, 도 1에 나타내는 유기 트랜지스터를 제작하여, 그 특성을 평가하였다.

유기 TFT의 채널 길이/폭은 5㎛/300㎛로 하였다. 기판(1)으로서 유리 기판을 사용하고, 기판(1)상에 게이트 전극(2)으로서 Cr을 성막, 패터닝하였다. Cr의 막 두께는 100㎚로 하고, 패터닝에는 웨트 에칭법을 사용하였다. 다음으로, 게이트 전 극(2)상에 게이트 절연층(3)으로서 SiO₂를 두께 200㎚로 형성하였다. 게이트 절연층(3)상에 소스·드레인 전극(4,5)으로서 Cr/Au의 적층막을 각각 5㎚/100㎚로 형성하였다. 또한 소스·드레인 전극(4,5)의 패터닝에는 웨트 에칭법을 사용하였다. 다음으로, 채널 영역을 제외하고 채널 영역의 가장자리부까지 격벽(7)으로서 불소계 수지(PMA-#702, 칫소 세키유 가가쿠 제품)를 패터닝하였다. 격벽(7)은 순 테이퍼 구조로 하고, 그 단부가 채널 영역의 가장자리부에 있도록 하였다. 격벽(7)의 높이는 약 4㎛, 테이퍼 각도는 약 40°였다. 다음으로, 유기 반도체층(6)으로서 P3HT를 잉크젯법에 의해 약 100㎚ 두께로 성막하여, 유기 TFT 소자를 제작하였다. 이 소자의 TFT 특성을 평가한 바, 이동도: 0.03㎠/Vs, 트레숄드(threshold) 전압: -2.0V, on/off: 10⁵로 양호한 특성을 나타내었다.

(실시예 2)

본 실시예에서는, 도 3에 나타내는 유기 트랜지스터를 제작하여, 그 특성을 평가하였다.

유기 TFT의 채널 길이/폭을 5㎛/300㎛로 하였다. 기판(1)으로서 유리 기판을 사용하고, 기판(1)상에 게이트 전극(2)으로서 Cr을 성막, 패터닝하였다. Cr의 막 두께는 100㎚로 하며, 패터닝에는 웨트 에칭법을 사용하였다. 다음으로, 게이트 전극(2)상에 게이트 절연층(3)으로서 SiO₂를 두께 200㎚로 형성하였다. 게이트 절연층(3)상에 소스·드레인 전극(4,5)으로서 Cr/Au의 적층막을 각각 5㎚/100㎚로 형성하였다. 다음으로, 피복막(8)으로서 불소계 수지(PMA-#702, 칫소 세키유 가가쿠 제 품)를 소스·드레인 전극(4,5)의 형상으로 패터닝하고, 이 피복막(8)을 마스크로 하고 소스·드레인 전극(4,5)의 패터닝을 웨트 에칭법으로 행하였다. 피복막(8)을 남긴 채, 또한 피복막(8)과 같은 불소계 수지로 격벽(7)을 채널 영역을 둘러싸도록 패터닝하였다. 격벽(7)은 순 테이퍼 구조이며, 채널 영역보다 넓게 개구하도록 하였다. 격벽(7)의 높이는 약 4㎛, 테이퍼 각도는 약 70°였다. 다음으로, 유기 반도체층(6)으로서 P3HT를 잉크젯법에 의해 약 100㎚ 두께로 성막하여 유기 TFT 소자를 제작하였다. 이 소자의 TFT 특성을 평가한 바, 이동도: 0.04㎠/Vs, 트레숄드 전압: -1.5V, on/off: 10⁵로 양호한 특성을 나타내었다.

(실시예 3)

본 실시예에서는, 도 5에 나타내는 유기 트랜지스터를 제작하여, 그 특성을 평가하였다.

유기 TFT의 채널 길이/폭을 5㎛/300㎛로 하였다. 기판(1)으로서 유리 기판을 사용하고, 기판(1)상에 게이트 전극(2)으로서 Cr을 성막, 패터닝하였다. Cr의 막 두께는 100㎚이고, 패터닝에는 웨트 에칭법을 사용하였다. 다음으로, 게이트 전극(2)상에 게이트 절연층(3)으로서 SiO₂를 두께 200㎚로 형성하였다. 게이트 절연층(3)상에 소스·드레인 전극(4,5)으로서 Cr/Au의 적층막을 각각 5㎚/100㎚ 형성하였다. 다음으로, 피복막(8)으로서 불소계 수지(PMA-#802, 칫소 세키유 가가쿠 제품)를 소스·드레인 전극(4,5)의 형상으로 패터닝하고, 피복막(8)을 마스크로 하여, 소스·드레인 전극(4,5)의 패터닝을 웨트 에칭법으로 행하였다. 피복막(8)을 남긴 채, 또한 피복막(8)과는 다른 불소계 수지(PMA-#702, 칫소 세키유 가가쿠 제품)를 사용하여 격벽(7)을 채널 영역을 둘러싸도록 패터닝하였다. 격벽(7)은 순 테이퍼 구조이며, 채널 영역보다 넓게 개구하도록 하였다. 격벽(7)의 높이는 약 4㎛, 테이퍼 각도는 약 70°였다. 다음으로, 유기 반도체층(6)으로서 P3HT를 잉크젯법에 의해 약 100㎚ 두께로 성막하여 유기 TFT 소자를 제작하였다. 이 소자의 TFT 특성을 평가한 바, 이동도: 0.04㎠/Vs, 트레숄드 전압: -2.0V, on/off: 10⁵로 양호한 특성을 나타내었다.

(실시예 4)

본 실시예에서는, 도 6에 나타내는 유기 트랜지스터를 제작하여, 그 특성을 평가하였다.

유기 TFT의 채널 길이/폭을 5㎛/300㎛로 하였다. 기판(1)으로서 유리 기판을 사용하고, 기판(1)상에 소스·드레인 전극(4,5)으로서 Cr/Au의 적층막을 각각 5㎚/100㎚ 형성하였다. 소스·드레인 전극(4,5)의 패터닝에는 웨트 에칭법을 사용하였다. 다음으로, 격벽(7)으로서 불소계 수지(PMA-#702, 칫소 세키유 가가쿠 제품)를 채널 영역을 제외하고 형성되도록 패터닝하였다. 격벽(7)은 순 테이퍼 구조이며, 격벽(7)의 단부가 채널 영역의 가장자리부에 있도록 하였다. 격벽(7)의 높이는 약 4㎛, 테이퍼 각도는 약 40°였다. 격벽(7)으로 둘러싸인 영역 내에 유기 반도체층(6)으로서 P3HT를 잉크젯법에 의해 약 100㎚ 두께로 성막하였다. 유기 반도체층(6)상에 게이트 절연층(3)으로서 SiO₂막을 200㎚ 두께로 형성하고, 다음으로, 게 이트 전극(2)으로서 Cr을 성막하여, 패터닝하였다. Cr의 막 두께는 100㎚이며, 패터닝에는 웨트 에칭법을 사용하였다. 이 소자의 TFT 특성을 평가한 바, 이동도: 0.02㎠/Vs, 트레숄드 전압: +1.0V, on/off: 10⁵로 양호한 특성을 나타내었다.

Claims

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기판, 게이트 전극, 게이트 절연층, 소스 전극과 드레인 전극, 및 상기 소스 전극과 상기 드레인 전극 간에서 상기 게이트 절연층을 통해 상기 게이트 전극에 대향하는 유기 반도체층을 가지는 반도체 소자로서,

상기 소스 전극과 상기 드레인 전극면에, 상기 소스 전극과 상기 드레인 전극간에 형성되는 채널 영역의 가장자리부까지, 표면 에너지가 상기 채널 영역보다도 낮은 피복층이 형성되고,

상기 피복층은, 상기 소스 전극과 상기 드레인 전극면을 덮는 막부와, 상기 채널 영역을 둘러싸는 격벽부를 가지는 것을 특징으로 하는 유기 반도체 소자.
제4항에 있어서,

상기 막부와 상기 격벽부의 재료가 다른 것을 특징으로 하는 유기 반도체 소자.
제4항 또는 제5항에 있어서,

상기 기판상에 상기 게이트 전극, 상기 게이트 절연층, 상기 소스 전극과 상기 드레인 전극, 및 상기 피복층이 순서대로 적층되고, 상기 채널 영역에 상기 유기 반도체층을 가지는 것을 특징으로 하는 유기 반도체 소자.
제4항 또는 제5항에 있어서,

상기 기판상에 상기 소스 전극과 상기 드레인 전극, 및 상기 피복층이 순서대로 적층되고, 상기 채널 영역에 상기 유기 반도체층을 가지며, 상기 유기 반도체층상에 게이트 절연층, 및 게이트 전극이 순서대로 적층되는 것을 특징으로 하는 유기 반도체 소자.
기판, 게이트 전극, 게이트 절연층, 소스 전극과 드레인 전극, 및 상기 소스 전극과 상기 드레인 전극간에서 상기 게이트 절연층을 통해 상기 게이트 전극에 대향하는 유기 반도체층을 가지는 유기 반도체 소자의 제조방법으로서,

상기 소스 전극과 상기 드레인 전극면에, 상기 소스 전극과 상기 드레인 전극간에 형성되는 채널 영역의 가장자리부까지, 표면 에너지가 상기 채널 영역보다도 낮은 피복층을 형성하며, 상기 채널 영역에 상기 유기 반도체층을 형성하고,

상기 피복층은, 상기 소스 전극과 상기 드레인 전극면을 덮는 막부와, 상기 채널 영역을 둘러싸는 격벽부를 가지는 것을 특징으로 하는 유기 반도체 소자의 제조방법.
제8항에 있어서,

상기 유기 반도체층을 잉크젯법으로 형성하는 것을 특징으로 하는 유기 반도체 소자의 제조방법.
제8항 또는 제9항에 있어서,

상기 소스 전극과 상기 드레인 전극을 형성할 때에 상기 피복층을 마스크로서 사용하는 것을 특징으로 하는 유기 반도체 소자의 제조방법.