KR101052079B1 - 집적회로 - Google Patents

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Abstract

본 발명은 반도체 설계기술에 관한 것으로서, 다양한 주기의 클럭신호에 제어신호를 동기시키기 위한 타이밍 마진을 향상시킨 집적회로를 제공하는 그 목적으로 한다. 본 발명에서는 다양한 주기의 클럭신호에 제어신호를 동기시키기 위한 타이밍 마진을 향상시키기 위해서 클럭신호의 주기를 검출하기 위한 클럭주기 검출부를 이용하였다. 즉, 클럭주기 검출부에서 출력되는 신호에 따라 클럭신호의 지연정도를 조절함으로서 제어신호와 동기시키기 위한 셋업 타임(SETUP TIME) 및 홀드 타임(HOLD TIME)을 충분히 확보할 수 있다.
클럭주기, 클럭주기검출, 집적회로, ODT 활성화, 타이밍 마진

Description

집적회로{INTEGRATED CIRCUIT}
본 발명은 반도체 설계기술에 관한 것으로서, 다양한 주기의 클럭신호에 제어신호를 동기시키는 기술에 관한 것이다.
일반적으로 집적회로는 클럭신호에 동기된 내부 제어신호를 이용하여 내부회로를 제어하게 된다. 클럭신호에 제어신호를 동기시켜 내부 제어신호를 생성하기 위해서는 클럭신호와 제어신호 사이의 셋업 타임(SETUP TIME)과 홀드 타임(HOLD TIME)이 충분히 확보되어야 한다. 하지만 특정한 주기의 클럭신호를 기준으로 하여 제어신호와 동기시키도록 설계된 집적회로는 클럭신호의 주기가 변경되는 경우에 내부 제어신호가 타이밍 마진 부족으로 인해서 예정된 시점에 생성되지 않아서 내부 제어신호의 제어를 받는 내부회로가 오동작을 할 수 있다.
도 1은 종래기술의 집적회로에 대한 구성도이다.
도 1을 참조하면, 집적회로는 DLL(Delay Locked Loop, DLL)클럭신호(DLL_CLK)를 지연시키며 터미네이션 제어경로의 지연요소를 모델링한 지연 모델 링부(110), 지연 모델링부(110)의 출력클럭신호(CLK_O)를 카운팅 하기 위한 제1 카운팅부(120), DLL클럭신호(DLL_CLK)를 카운팅 하기 위한 제2 카운팅부(130), 터미네이션 신호(ODT_START)에 응답하여 제1 카운팅부(120)의 기준 카운팅값(CNT_REF)을 출력하기 위한 기준신호 출력부(140), 기준 카운팅값(CNT_REF)과 제2 카운팅부(130)의 출력카운팅값(CNT2)을 비교하여 예정된 카운팅값 이후에 터미네이션 인에이블 신호(ODT_EN)를 활성화 하여 출력하기 위한 비교부(150)를 구비한다.
상기와 같이 구성되는 집적회로의 동작은 다음과 같이 이루어진다.
기준신호 출력부(140)는 외부에서 터미네이션 커맨드가 인가되어서 터미네이션 신호(ODT_START)가 활성화 되면, 터미네이션 신호(ODT_START)와 제1 카운팅부(120)의 출력카운팅값(CNT1)을 동기시켜 출력하게 된다. 이때 동기된 카운팅값을 기준 카운팅값(CNT_REF)이라고 하면, 비교부(150)는 제2 카운팅부(130)의 출력 카운팅값(CNT2)과 기준 카운팅값(CNT_REF)을 비교하여 서로 동일할 때 터미네이션 인에이블 신호(ODT_EN)를 활성화 하여 출력한다. 즉, 제1 카운팅부(120)와 제2 카운팅부(130)의 카운팅 초기값이 서로 다르게 설정되어 있다면, 터미네이션 신호(ODT_START)가 활성화 되고 예정된 카운팅값 이후에 터미네이션 인에이블 신호(ODT_EN)가 활성화 된다. 따라서 터미네이션 커맨드가 인가되고 예정된 지연시간 이후에 터미네이션 인에이블 신호(ODT_EN)에 의해서 터미네이션 구동부가 동작하게 되어 터미네이션 동작이 수행되는 타이밍을 조절하게 된다.
한편, 기준 카운팅값(CNT_REF)을 제공하는 제1 카운팅부(120)는 지연 모델링부(110)에서 출력되는 출력클럭신호(CLK_O)를 카운팅 한다. 참고적으로 지연 모델 링부(110)에서 모델링하는 터미네이션 제어경로의 지연요소는 터미네이션 신호(ODT_START)의 지연값과 터미네이션 구동부의 지연값을 반영한 것이다. 출력클럭신호(CLK_O)를 카운팅한 출력카운팅값(CNT1)의 데이터 윈도우 크기는 DLL클럭신호(DLL_CLK)의 주기에 따라 변하게 된다. 즉, DLL클럭신호(DLL_CLK)의 주기가 짧아지면 출력카운팅값(CNT1)의 데이터 윈도우가 작아지게 되고, DLL클럭신호(DLL_CLK)의 주기가 길어지면 출력카운팅값(CNT1)의 데이터 윈도우가 커지게 된다. 따라서 다양한 주기의 DLL클럭신호(DLL_CLK)가 입력되어 출력카운팅값(CNT1)의 데이터 윈도우 크기가 변화하는 경우에는 터미네이션 신호(ODT_START)와 동기시키기 위한 타이밍 마진이 부족하게 될 수 있다. 타이밍 마진 부족으로 인해서 예정된 기준 카운팅값이 아닌 값이 출력되는 경우에는 터미네이션 인에이블 신호(ODT_EN)의 활성화 시점이 변경되어 오동작이 발생하게 되므로 이를 개선하기 위한 기술이 요구된다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 제안된 것으로, 다양한 주기의 클럭신호에 제어신호를 동기시키기 위한 타이밍 마진을 향상시킨 집적회로를 제공하는 그 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 클럭신호의 주기를 검출하기 위한 클럭주기 검출부; 상기 클럭신호를 예정된 지연모델의 지연값만큼 지연시키되, 상기 클럭주기 검출부의 출력신호에 응답하여 상기 지연값을 변화시키는 클럭지연부; 및 상기 클럭지연부의 출력클럭에 동기된 내부 제어신호를 이용하여 상기 클럭신호를 처리하기 위한 클럭회로부를 구비하는 집적회로가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 외부클럭신호의 주기를 검출하기 위한 클럭주기 검출부; DLL(Delay Locked Loop, DLL)클럭신호를 지연시키며, 상기 클럭주기 검출부의 출력신호에 응답하여 지연값이 조절되는 터미네이션 제어경로의 지연요소를 모델링한 지연 모델링부; 상기 지연 모델링부의 출력클럭신호를 카운팅 하기 위한 제1 카운팅부; 상기 DLL(Delay Locked Loop, DLL)클럭신호를 카운팅 하기 위한 제2 카운팅부; 터미네이션 신호에 응답하여 상기 제1 카운팅부의 기준 카운팅값을 출력하기 위한 기준신호 출력부; 및 상기 기준 카운팅값과 상기 제2 카운 팅부의 출력카운팅값을 비교하여 예정된 카운팅값 이후에 터미네이션 인에이블 신호를 활성화 하여 출력하기 위한 비교부를 구비하는 집적회로가 제공된다.
또한, 본 발명의 또 다른 측면에 따르면,DLL(Delay Locked Loop, DLL)클럭신호의 주기를 검출하기 위한 클럭주기 검출부; 상기 DLL(Delay Locked Loop, DLL)클럭신호를 예정된 지연모델의 지연값만큼 지연시키되, 상기 클럭주기 검출부의 출력신호에 응답하여 상기 지연값을 변화시키는 클럭지연부; 출력 초기화 신호를 상기 클럭지연부의 출력클럭신호에 동기시켜 카운팅 초기화 신호를 생성하기 위한 초기화 신호생성부; 상기 DLL(Delay Locked Loop, DLL)클럭신호를 카운팅 하며 상기 카운팅 초기화 신호에 응답하여 초기화 되는 제1 카운팅부; 외부클럭신호를 카운팅 하며 상기 카운팅 초기화 신호에 응답하여 초기화 되는 제2 카운팅부; 및 상기 제1 카운팅부의 제1 출력카운팅값과 상기 제2 카운팅부의 제2 출력카운팅값을 비교하여 예정된 카운팅값 이후에 출력 인에이블 신호를 활성화하여 출력하기 위한 비교부를 구비하는 집적회로가 제공된다.
본 발명에서는 다양한 주기의 클럭신호에 제어신호를 동기시키기 위한 타이밍 마진을 향상시키기 위해서 클럭신호의 주기를 검출하기 위한 클럭주기 검출부를 이용하였다. 즉, 클럭주기 검출부에서 출력되는 신호에 따라 클럭신호의 지연정도를 조절함으로서 제어신호와 동기시키기 위한 셋업 타임(SETUP TIME) 및 홀드 타임(HOLD TIME)을 충분히 확보할 수 있다.
본 발명에 따르면 다양한 주기의 클럭신호에 제어신호를 동기시켜 사용할 수 있으므로 본 발명을 적용한 집적회로는 회로의 변경 없이 다양한 대역의 클럭 주파수에 대응하여 동작시킬 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
일반적으로 회로의 논리신호는 전압레벨에 대응하여 하이레벨(HIGH LEVEL, H) 또는 로우레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다. 또한, 필요에 따라 추가적으로 하이임피던스(High Impedence, HI-Z) 상태 등을 가질 수 있다고 정의하고 기술한다. 참고적으로 클럭신호의 한주기를 'Tck'라고 표기하기로 한다. 또한, 지연고정루프(Delay Locked Loop, DLL)는 클럭의 내부경로의 지연요소를 모델링한 지연모델 등을 이용하여 클럭신호와 송수신 신호의 동기화를 향상시키기 위해 사용되는 회로이다.
도 2는 본 발명의 제1 실시예에 따른 집적회로의 구성도이다.
도 2를 참조하면 집적회로는 클럭신호(CLK)의 주기(Tck)를 검출하기 위한 클럭주기 검출부(210), 클럭신호(CLK)를 예정된 지연모델의 지연값만큼 지연시키되, 클럭주기 검출부(210)의 출력신호(TCK_DET)에 응답하여 지연값을 변화시키는 클럭지연부(220), 클럭지연부(220)의 출력클럭(CLK_O)에 동기된 내부 제어신호를 이용 하여 클럭신호(CLK)를 처리하기 위한 클럭회로부(230)를 구비한다.
상기와 같이 구성되는 집적회로의 동작은 다음과 같이 이루어진다.
클럭주기 검출부(210)는 클럭신호(CLK)의 주기(Tck)를 검출하여 주기의 변화에 대응하는 신호(TCK_DET)를 출력한다. 클럭지연부(220)는 클럭신호(CLK)를 예정된 지연모델의 지연값만큼 지연시켜서 출력하는데, 클럭주기 검출부(210)의 출력신호(TCK_DET)에 따라 지연값을 변화시키게 된다. 클럭회로부(230)는 클럭지연부(220)의 출력클럭(CLK_O)과 제어신호(CTRL_S)를 동기시켜서 예정된 시점에 동기된 내부 제어신호를 생성하고 내부 제어신호를 이용하여 클럭신호(CLK)를 처리하고 그 결과를 출력(OUT)하게 된다.
상기의 집적회로는 인가되는 클럭신호(CLK)의 주기(Tck)가 변경되는 경우에도 클럭주기 검출부(210)에서 클럭신호의 주기(Tck)를 검출하여 출력클럭(CLK_O)의 지연값을 조절하므로, 제어신호(CTRL_S)와 동기시키기 위한 타이밍 마진을 충분히 확보할 수 있다. 따라서 예정된 시점에 활성화되는 동기된 내부 제어신호를 이용하여 클럭신호(CLK)를 처리하는 클럭회로부(230)는 클럭신호(CLK)의 주기변화에 관계없이 정상적인 동작을 수행할 수 있다.
도 3은 본 발명의 제2 실시예에 따른 집적회로의 구성도이다.
도 3을 참조하면 집적회로는 외부클럭신호(CLK)의 주기(Tck)를 검출하기 위한 클럭주기 검출부(310), DLL(Delay Locked Loop, DLL)클럭신호(DLL_CLK)를 지연시키며, 클럭주기 검출부(310)의 출력신호(TCK_DET)에 응답하여 지연값이 조절되는 터미네이션 제어경로의 지연요소를 모델링한 지연 모델링부(320), 지연 모델링 부(320)의 출력클럭신호(CLK_O)를 카운팅 하기 위한 제1 카운팅부(330), DLL클럭신호(DLL_CLK)를 카운팅 하기 위한 제2 카운팅부(340), 터미네이션 신호(ODT_START)에 응답하여 제1 카운팅부(330)의 기준 카운팅값(CNT_REF)을 출력하기 위한 기준신호 출력부(350), 기준 카운팅값(CNT_REF)과 제2 카운팅부(340)의 출력카운팅값(CNT2)을 비교하여 예정된 카운팅값 이후에 터미네이션 인에이블 신호(ODT_EN)를 활성화 하여 출력하기 위한 비교부(360)를 구비한다.
상기와 같이 구성되는 집적회로의 동작은 다음과 같이 이루어진다.
우선, 클럭주기 검출부(310)는 외부클럭신호(CLK)의 주기(Tck)를 검출하여 주기의 변화에 대응하는 신호(TCK_DET)를 출력한다. 터미네이션 제어경로의 지연요소를 모델링한 지연 모델링부(320)는 DLL클럭신호(DLL_CLK)를 지연시키는데, 클럭주기 검출부(310)의 출력신호(TCK_DET)에 따라서 지연값을 변화시키게 된다. 참고적으로 지연 모델링부(320)에서 모델링하는 터미네이션 제어경로의 지연요소는 터미네이션 신호(ODT_START)의 지연값과 터미네이션 구동부의 지연값을 반영한 것이다.
또한, 제1 카운팅부(330)는 지연 모델링부(320)의 출력클럭신호(CLK_O)를 카운팅 하고, 제2 카운팅부(340)는 DLL클럭신호(DLL_CLK)를 카운팅 한다.
또한, 기준신호 출력부(350)는 외부에서 터미네이션 커맨드가 인가되어서 터미네이션 신호(ODT_START)가 활성화 되면, 터미네이션 신호(ODT_START)와 제1 카운팅부(330)의 출력카운팅값(CNT1)을 예정된 시점에 동기시켜서 출력하게 된다. 이때, 동기된 카운팅값을 기준 카운팅값(CNT_REF)이라고 하면, 비교부(360)는 제2 카 운팅부(340)의 출력카운팅값(CNT2)과 기준 카운팅값(CNT_REF)을 비교하여 서로 동일할 때 터미네이션 인에이블 신호(ODT_EN)를 활성화 하여 출력한다. 즉, 제1 카운팅부(330)와 제2 카운팅부(340)의 카운팅 초기값이 서로 다르게 설정되어 있다면, 터미네이션 신호(ODT_START)가 활성화 되고 예정된 카운팅값 이후에 터미네이션 인에이블 신호(ODT_EN)가 활성화 된다. 따라서 터미네이션 커맨드가 인가되고 예정된 지연시간 이후에 터미네이션 인에이블 신호(ODT_EN)에 의해서 터미네이션 구동부가 동작하게 되어 터미네이션 동작이 수행되는 타이밍을 조절하게 된다.
상기의 집적회로는 인가되는 클럭신호(CLK)의 주기(Tck)가 변경되는 경우에도 클럭주기 검출부(310)에서 클럭신호의 주기(Tck)를 검출하여 출력클럭신호(CLK_O)의 지연값을 조절하므로, 터미네이션 신호(ODT_START)와 제1 카운팅부(330)의 출력카운팅값(CNT1)을 예정된 시점에 동기시키기 위한 타이밍 마진을 충분히 확보할 수 있다. 따라서 클럭신호(CLK)의 주기변화에 관계없이 예정된 시점에 터미네이션 인에이블 신호(ODT_EN)를 활성화 할 수 있으므로 다양의 주파수 대역의 클럭에 대한 집적회로의 동작 신뢰성이 보장된다.
도 4는 본 발명의 제3 실시예에 따른 집적회로의 구성도이다.
도 4를 참조하면 집적회로는 DLL클럭신호(DLL_CLK)의 주기(Tck)를 검출하기 위한 클럭주기 검출부(410), DLL클럭신호(DLL_CLK)를 예정된 지연모델의 지연값만큼 지연시키되, 클럭주기 검출부(410)의 출력신호(TCK_DET)에 응답하여 지연값을 변화시키는 클럭지연부(420), 출력 초기화 신호(RST_OE)를 클럭지연부(420)의 출력클럭신호(CLK_O)에 동기시켜 카운팅 초기화 신호(RST_CNT)를 생성하기 위한 초기화 신호생성부(430), DLL클럭신호(DLL_CLK)를 카운팅 하며 카운팅 초기화 신호(RST_CNT)에 응답하여 초기화 되는 제1 카운팅부(440), 외부클럭신호(CLK)를 카운팅 하며 카운팅 초기화 신호(RST_CNT)에 응답하여 초기화 되는 제2 카운팅부(450), 제1 카운팅부(440)의 제1 출력카운팅값(CNT1)과 제2 카운팅부(450)의 제2 출력카운팅값(CNT2)을 비교하여 예정된 카운팅값 이후에 출력 인에이블 신호(OE)를 활성화하여 출력하기 위한 비교부(460)를 구비한다.
상기와 같이 구성되는 집적회로의 세부구성과 동작을 살펴보면 다음과 같다.
우선, 클럭주기 검출부(410)는 DLL클럭신호(DLL_CLK)의 주기(Tck)를 검출하여 주기의 변화에 대응하는 신호(TCK_DET)를 출력한다. 클럭지연부(420)는 DLL클럭신호(DLL_CLK)를 예정된 지연모델의 지연값만큼 지연시키는데, 클럭주기 검출부(410)의 출력신호(TCK_DET)에 따라서 지연값을 변화시키게 된다.
또한, 초기화 신호생성부(430)는 출력 초기화 신호(RST_OE)가 활성화 되면, 출력 초기화 신호(RST_OE)와 클럭지연부(420)의 출력클럭신호(CLK_O)를 동기시켜 예정된 시점에 카운팅 초기화 신호(RST_CNT)를 활성화 하여 출력하게 된다. DLL클럭신호(DLL_CLK)를 카운팅 하는 제1 카운팅부(440)와 외부클럭신호(CLK)를 카운팅 하는 제2 카운팅부(450)는 카운팅 초기화 신호(RST_CNT)에 의해 초기화 된다.
또한, 비교부(460)는 제1 카운팅부(440)의 제1 출력카운팅값(CNT1)과 제2 카운팅부(450)의 제2 출력카운팅값(CNT2)을 비교하여 서로 동일할 때 출력 인에이블 신호(OE)를 활성화 하여 출력한다. 즉, 제1 카운팅부(440)와 제2 카운팅부(450)의 카운팅 초기값이 서로 다르게 설정되어 있다면, 카운팅 초기화 신호(RST_CNT)가 활 성화 되고 예정된 카운팅값 이후에 출력 인에이블 신호(OE)가 활성화 되어서, 출력 인에이블 신호(OE)의 제어를 받는 내부회로가 동작하게 된다.
상기의 집적회로는 인가되는 DLL클럭신호(DLL_CLK)의 주기(Tck)가 변경되는 경우에도 클럭주기 검출부(410)에서 클럭의 주기(Tck)를 검출하여 출력클럭신호(CLK_O)의 지연값을 조절하므로, 출력 초기화 신호(RST_OE)와 출력클럭신호(CLK_O)를 예정된 시점에 동기시키기 위한 타이밍 마진을 충분히 확보할 수 있다. 따라서 DLL클럭신호(DLL_CLK)의 주기변화에 관계없이 예정된 지연시간 이후에 출력 인에이블 신호(OE)를 활성화 할 수 있으므로 다양의 주파수 대역의 클럭에 대한 집적회로의 동작 신뢰성이 보장된다.
도 5는 도 4의 초기화 신호생성부(430)의 실시예에 따른 회로도이다.
도 5를 참조하면 초기화 신호생성부는 제어신호(SETB) 및 클럭지연부(420)의 출력클럭신호(CLK_O)에 응답하여 출력 초기화 신호(RST_OE)를 래칭하기 위한 제1 래칭부(510), 제어신호(SETB) 및 클럭지연부(420)의 출력클럭신호(CLK_O)에 응답하여 제1 래칭부(510)에서 출력되는 신호를 래칭하기 위한 제2 래칭부(520)로 구성된다.
여기에서 제1 래칭부(510)는 출력클럭신호(CLK_O)를 반전시키기 위한 제1 인버터(INV1), 출력 초기화 신호(RST_OE)를 입력으로 하며 제1 인버터(INV1)에서 출력되는 신호에 응답하는 제1 스위치(TG1), 제어신호(SETB) 및 제1 인버터(INV1)에서 출력되는 신호에 응답하여 제1 스위치(TG1)에서 출력되는 신호를 래칭하기 위한 제1 래치(511), 제1 래치(511)에서 출력되는 신호를 반전시키기 위한 제2 인버 터(INV2)로 구성된다.
또한, 제2 래칭부(520)는 제2 인버터(INV2)에서 출력되는 신호를 입력으로 하며 제1 인버터(INV1)에서 출력되는 신호에 응답하는 제2 스위치(TG2), 제어신호(SETB) 및 제1 인버터(INV1)에서 출력되는 신호에 응답하여 제2 스위치(TG2)에서 출력되는 신호를 래칭하기 위한 제2 래치(521)로 구성된다.
한편, 제1 스위치(TG1)와 제2 스위치(TG2)는 서로 반대의 활성화 레벨로 제어되므로 출력클럭신호(CLK_O)가 하이레벨 또는 로우레벨 인지에 따라 해당 스위치의 활성화 여부가 결정되며, 각 스위치에서 출력되는 신호는 제1 래치(511)와 제2 래치(521)에서 래칭된다. 실시예에서 스위치는 트랜스미션 게이트(TRANSMISSION GATE, TG)를 이용하였다.
상기의 초기화 신호생성부는 출력클럭신호(CLK_O)와 출력 초기화 신호(RST_OE)를 출력클럭신호(CLK_O)의 레벨에 따라 래칭하면서 카운팅 초기화 신호(RST_CNT)를 생성하는데, DLL클럭신호(DLL_CLK)의 주기가 변경되는 경우에도 출력클럭신호(CLK_O)의 지연값이 조절되어 입력되므로 예정된 시점에 카운팅 초기화 신호(RST_CNT)를 활성화 시키게 된다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 본 발명의 기술적 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 로직 게이트(LOGIC GATE)의 구성은 변경될 수 있다. 즉 부정논리곱 수단, 부정논리합 수단 등은 난드 게이트(NAND GATE), 노어 게이트(NOR GATE), 인버터(INVERTER) 등의 다양한 조합을 통해서 구성될 수 있을 것이다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
도 1은 종래기술의 집적회로에 대한 구성도이다.
도 2는 본 발명의 제1 실시예에 따른 집적회로의 구성도이다.
도 3은 본 발명의 제2 실시예에 따른 집적회로의 구성도이다.
도 4는 본 발명의 제3 실시예에 따른 집적회로의 구성도이다.
도 5는 초기화 신호생성부의 실시예에 따른 회로도이다.
*도면의 주요 부분에 대한 부호의 설명
510 : 제1 래칭부(510)
520 : 제2 래칭부(520)

Claims (9)

  1. 삭제
  2. 외부클럭신호의 주기를 검출하기 위한 클럭주기 검출부;
    DLL(Delay Locked Loop, DLL)클럭신호를 지연시키며, 상기 클럭주기 검출부의 출력신호에 응답하여 지연값이 조절되는 터미네이션 제어경로의 지연요소를 모델링한 지연 모델링부;
    상기 지연 모델링부의 출력클럭신호를 카운팅 하기 위한 제1 카운팅부;
    상기 DLL(Delay Locked Loop, DLL)클럭신호를 카운팅 하기 위한 제2 카운팅부;
    터미네이션 신호에 응답하여 상기 제1 카운팅부의 기준 카운팅값을 출력하기 위한 기준신호 출력부; 및
    상기 기준 카운팅값과 상기 제2 카운팅부의 출력카운팅값을 비교하여 예정된 카운팅값 이후에 터미네이션 인에이블 신호를 활성화 하여 출력하기 위한 비교부
    를 구비하는 집적회로.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제2항에 있어서,
    상기 제1, 제2 카운팅부는 서로 다른 초기값에서 카운팅 되는 것을 특징으로 하는 집적회로.
  4. DLL(Delay Locked Loop, DLL)클럭신호의 주기를 검출하기 위한 클럭주기 검출부;
    상기 DLL(Delay Locked Loop, DLL)클럭신호를 예정된 지연모델의 지연값만큼 지연시키되, 상기 클럭주기 검출부의 출력신호에 응답하여 상기 지연값을 변화시키는 클럭지연부;
    출력 초기화 신호를 상기 클럭지연부의 출력클럭신호에 동기시켜 카운팅 초기화 신호를 생성하기 위한 초기화 신호생성부;
    상기 DLL(Delay Locked Loop, DLL)클럭신호를 카운팅 하며 상기 카운팅 초기화 신호에 응답하여 초기화 되는 제1 카운팅부;
    외부클럭신호를 카운팅 하며 상기 카운팅 초기화 신호에 응답하여 초기화 되는 제2 카운팅부; 및
    상기 제1 카운팅부의 제1 출력카운팅값과 상기 제2 카운팅부의 제2 출력카운팅값을 비교하여 예정된 카운팅값 이후에 출력 인에이블 신호를 활성화하여 출력하기 위한 비교부
    를 구비하는 집적회로.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    상기 제1, 제2 카운팅부는 서로 다른 초기값에서 카운팅 되는 것을 특징으로 하는 집적회로.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    상기 초기화 신호생성부는,
    제어신호 및 상기 클럭지연부의 출력클럭신호에 응답하여 상기 출력 초기화 신호를 래칭하기 위한 제1 래칭부와,
    상기 제어신호 및 상기 클럭지연부의 출력클럭신호에 응답하여 상기 제1 래칭부에서 출력되는 신호를 래칭하기 위한 제2 래칭부
    를 포함하는 것을 특징으로 하는 집적회로.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    상기 제1 래칭부는,
    상기 클럭지연부의 출력클럭신호를 반전시키기 위한 제1 인버터;
    상기 출력 초기화 신호를 입력으로 하며 상기 제1 인버터에서 출력되는 신호에 응답하는 제1 스위치;
    상기 제어신호 및 상기 제1 인버터에서 출력되는 신호에 응답하여 상기 제1 스위치에서 출력되는 신호를 래칭하기 위한 제1 래치; 및
    상기 제1 래치에서 출력되는 신호를 반전시키기 위한 제2 인버터를 포함하는 것을 특징으로 하는 집적회로.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 제2 래칭부는,
    상기 제2 인버터에서 출력되는 신호를 입력으로 하며 상기 제1 인버터에서 출력되는 신호에 응답하는 제2 스위치와,
    상기 제어신호 및 상기 제1 인버터에서 출력되는 신호에 응답하여 상기 제2 스위치에서 출력되는 신호를 래칭하기 위한 제2 래치를 포함하는 것을 특징으로 하는 집적회로.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    상기 제1, 제2 스위치는 서로 반대의 활성화 레벨로 제어되는 것을 특징으로 하는 집적회로.
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KR100308068B1 (ko) 1998-06-30 2001-10-19 박종섭 펄스 발생장치
KR100706836B1 (ko) * 2006-06-07 2007-04-13 주식회사 하이닉스반도체 펄스 발생 장치 및 방법

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