KR101047874B1 - Lead frame and semiconductor package and manufacturing method thereof - Google Patents

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Abstract

본 발명은 리드프레임 및 반도체 패키지 및 그의 제조방법을 제공하기 위한 것으로, 반도체 칩이 실장되는 제 1 영역과; 와이어 본딩이 되는 다수의 제 2 영역;을 구비하고, 상기 제 1 영역 또는 상기 제 2 영역의 상부 또는 하부와 측면부에 도금 또는 유기 코팅이 형성되도록 한 것으로서, 선택적인 에칭을 통해 회로를 구현하고 고분자 물질의 충진을 통해 회로의 상부 및 측면까지 도금되는 구조를 형성하여 치수 안정성과 신뢰성을 향상시킬 수 있게 되는 것이다.The present invention provides a lead frame and a semiconductor package and a method of manufacturing the same, comprising: a first region in which a semiconductor chip is mounted; A plurality of second regions to be wire bonded, and plating or organic coatings are formed on upper or lower portions and side surfaces of the first region or the second region. Filling the material forms a structure that is plated to the top and side of the circuit to improve dimensional stability and reliability.

반도체 패키지, 다열 리드, 리드프레임, 갭 필링, 도금, 코팅 Semiconductor Package, Multi-Red Leads, Leadframe, Gap Filling, Plating, Coating

Description

리드프레임 및 반도체 패키지 및 그의 제조방법{Structure and manufacture method for lead frame and semiconductor package}Lead frame and semiconductor package and its manufacturing method {Structure and manufacture method for lead frame and semiconductor package}

본 발명은 반도체 패키지에 관한 것으로, 특히 선택적인 에칭을 통해 회로를 구현하고 고분자 물질의 충진을 통해 회로의 상부 및 측면까지 도금되는 구조를 형성하여 치수 안정성과 신뢰성을 향상시키기에 적당하도록 한 리드프레임 및 반도체 패키지 및 그의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package, and in particular, to lead circuits through selective etching and to form a structure that is plated to the upper and side surfaces of the circuit through the filling of polymer material, thereby making it suitable for improving dimensional stability and reliability. And a semiconductor package and a method of manufacturing the same.

일반적으로 반도체 패키지는 반도체 칩 자체만으로는 외부로부터 전기를 공급받아 전기 신호를 전달해 주거나 전달받을 수 없기 때문에, 반도체 칩이 각종 전기적인 신호를 외부와 주고받기 위하여 칩을 패키징하는 것이 필요하다. 최근에는 칩의 크기 축소, 열방출 능력 및 전기적 수행능력 향상, 신뢰성 향상, 제조비용 등을 고려하여, 리드프레임, 인쇄회로기판, 회로필름 등의 각종 부재를 이용하여 다양한 구조로 제조되고 있다.In general, since a semiconductor package cannot receive or transmit electric signals by receiving electricity from the outside by the semiconductor chip itself, it is necessary for the semiconductor chip to package the chip in order to exchange various electrical signals with the outside. Recently, in consideration of chip size reduction, heat dissipation ability and electrical performance improvement, reliability improvement, manufacturing cost, and the like, various structures such as lead frames, printed circuit boards, and circuit films have been manufactured.

그리고 반도체 칩의 고집적화 추세에 따라서 반도체 칩과 외부회로기판 사이 의 전기적인 연결선(Lead)인 입, 출력 단자의 수를 증가시킬 필요가 있다. 이를 위하여, 서로 별도로 칩과 외부회로를 연결하는 2열 이상의 배열을 가지는 리드들을 구비한 다열(multi-row) 리드프레임의 반도체 패키지가 주목받고 있다.In addition, according to the trend of higher integration of semiconductor chips, the number of input and output terminals, which are electrical leads between semiconductor chips and external circuit boards, needs to be increased. For this purpose, a semiconductor package of a multi-row leadframe having leads having two or more arrays for connecting a chip and an external circuit separately from each other has attracted attention.

도 1은 종래 반도체 장치의 제조방법에 의해 반도체 장치를 제조하는 공정을 보인 개념도로서, 일본공개특허 제 2007-157846 호에 언급된 기술내용이다.1 is a conceptual diagram showing a process of manufacturing a semiconductor device by a conventional method for manufacturing a semiconductor device, which is the technical content mentioned in Japanese Patent Laid-Open No. 2007-157846.

그래서 도 1의 (a)에서, 동, 동합금 또는 철 합금 등으로 되는 소정 두께의 리드프레임 소재(23)를 준비하고, (b)에서 그 표면을 각각 제 1 및 제 2 레지스트 막(24, 25)으로 코팅 처리 한 뒤, (c)에서 제 1 및 제 2 레지스트 막(24, 25)에 각각 노광 처리 및 현상 처리를 수행한다. 그리고 리드프레임 소재(23)의 표면측에 반도체 소자(13)로부터의 본딩 와이어(Bonding Wire)(15)의 접합 단자(14, 14a) 및 이것에 접합되는 리드(17) 부분을 노출시킨 바깥쪽 배선 패턴(26)을 형성한다. 또한 리드프레임 소재(23)의 이면측에 단자 패드(11)가 되는 부분을 노출시킨 이면 배선 패턴(27)을 형성한다.Thus, in FIG. 1A, a lead frame material 23 having a predetermined thickness of copper, copper alloy or iron alloy is prepared, and in (b) the surfaces of the first and second resist films 24 and 25 are respectively shown. (C), the first and second resist films 24 and 25 are subjected to exposure and development treatments, respectively. And the outer side which exposed the junction terminals 14 and 14a of the bonding wire 15 from the semiconductor element 13 and the part of the lead 17 joined to this on the surface side of the lead frame raw material 23. The wiring pattern 26 is formed. In addition, a backside wiring pattern 27 is formed on the backside of the lead frame material 23 with the portion serving as the terminal pad 11 exposed.

그런 다음 (d)에서 제 1 및 제 2 레지스트 막(24, 25)에 따라서 바깥쪽 배선 패턴(26) 및 이면 배선 패턴(27)이 형성되는 리드프레임 소재(23)의 표면 노출부에 귀금속 도금(21)(내 에칭 도금 처리)을 각각 수행한다. 이 귀금속 도금(20, 21)은 이하의 공정으로 사용하는 에칭액에 대하여 용해되지 않고, 내 에칭 도금 피막으로서 작용한다.Then, in (d), the precious metal plating is performed on the surface exposed portion of the lead frame material 23 on which the outer wiring pattern 26 and the back wiring pattern 27 are formed along the first and second resist films 24 and 25. (21) (resistant etching plating process) is performed, respectively. These precious metal platings 20 and 21 do not melt | dissolve with respect to the etching liquid used by the following process, and act as an internal etching plating film.

또한 (e)에서 이면측의 제 2 레지스트 막(25)을 제거하고, (f)에서 귀금속 도금(20, 21)을 내 에칭용의 레지스트 막으로서 리드프레임 소재(23)의 이면측의 하프 에칭을 수행한다. 이 경우 리드프레임 소재(23)의 표면측은 귀금속 도금(20)과 제 1 레지스트 막(24)으로 덮이기 때문에 제 2 레지스트 막(25)으로 형성되는 이면 배선 패턴(27)의 노출 부분만이 하프 에칭되고 움푹 들어간 부분(29)이 형성된다. 하프 에칭의 깊이는 리드프레임 소재(23)의 두께의 4/5 ~ 1/2 정도로 충분하다. 이에 따라 그리드 배열상에 배치되는 단자 패드(11)가 되는 부분이 돌출한 상태가 된다.Further, in (e), the second resist film 25 on the back side is removed, and in (f), half etching on the back side of the lead frame material 23 is used as a resist film for etching the precious metal platings 20 and 21. Do this. In this case, since the surface side of the lead frame material 23 is covered with the precious metal plating 20 and the first resist film 24, only the exposed portion of the back wiring pattern 27 formed of the second resist film 25 is half. Etched and recessed portions 29 are formed. The depth of the half etching is sufficient to be about 4/5 to 1/2 of the thickness of the leadframe material 23. Thereby, the part which becomes the terminal pad 11 arrange | positioned on a grid arrangement becomes the state which protruded.

또한 (g)에서 표면측의 제 1 레지스트 막(24)을 제거한다. 그리고 (h)에서 이면측의 하프 에칭되는 움푹 들어간 부분(29)에 수지(19)를 몰드 금형 장치를 이용하여 주입한다. 이 금형 장치에 있어서는, 금형과 단자 패드(11)가 되는 귀금속 도면(21)과의 표면과의 사이에 틈이 있는 것과 수지로 단자 패드(11)의 표면이 더러워지는 것이 되기 때문에 그 틈이 충분히 작아지도록(예를 들면, 10마이크로미터 이하) 금형을 귀금속 도금(21)에 강요하면서 수행한다. 이에 따라 각 단자 패드(11)가 수지(19)에 따라 연결된다. 또한 표면측의 제 1 레지스트 막(24)의 박리는 수지(19)를 움푹 들어간 부분(29)에 주입한 뒤에 수행할 수도 있다.In (g), the first resist film 24 on the surface side is removed. And in (h), resin 19 is injected into the recessed part 29 which is half-etched on the back surface side using a mold metal mold | die apparatus. In this mold apparatus, since there exists a gap between the metal mold | die and the surface of the noble metal drawing 21 used as the terminal pad 11, and the surface of the terminal pad 11 becomes dirty with resin, the gap is enough. The mold is performed while forcing the noble metal plating 21 to be small (for example, 10 micrometers or less). Accordingly, each terminal pad 11 is connected in accordance with the resin 19. In addition, peeling of the 1st resist film 24 of the surface side may be performed after inject | pouring resin 19 into the recessed part 29. As shown in FIG.

또한 (i)에서 리드프레임 소재(23)의 표면측의 에칭 처리를 수행한다. 이 경우 리드프레임 소재(23)의 표면측의 귀금속 도금(20)이 내 에칭용의 레지스트 막으로서 작용한다. 따라서 각 접합 단자(14)와 각 리드(17)에 접합되는 접합 단자(14a)가 전기적으로 비접한 상태로 분리된다. 또한 분리한 각 접합 단자(14, 14a) 및 리드(17)는 수지(19)로 연결되고, 리드프레임 베이스(12)를 형성하게 된다.Furthermore, in (i), the etching process of the surface side of the lead frame raw material 23 is performed. In this case, the noble metal plating 20 on the surface side of the lead frame material 23 serves as a resist film for internal etching. Therefore, each junction terminal 14 and the junction terminal 14a joined to each lead 17 are isolate | separated in the state which electrically contacted. In addition, each of the separated bonding terminals 14 and 14a and the lead 17 are connected to the resin 19 to form a lead frame base 12.

이상의 공정으로 형성되는 리드프레임 베이스(12)의 중앙에 도 1의 (j)에서 보이듯이, 반도체 소자(13)를 탑재하고, 접합 단자(14, 14a)와 반도체 소자(13)의 각 전극 패드(22)를 본딩 와이어(15)로 연결하는 와이어 본딩을 수행한다. 그리고 금형 장치(도면상에 미도시)를 이용하여 이면에 단자 패드(11)를 노출시킨 상태에서, 리드프레임 베이스(12), 반도체 소자(13) 및 본딩 와이어(15)를 패키징(Packing)을 수행한다. 이에 따라 반도체 장치(10)는 완성되는데, 이면측에 노출한 단자 패드(11)의 표면에 또한 귀금속 도금이나 용접에 따라서 패딩해도 좋고, 이면측의 수지(19)를 약품 또는 레이저를 이용하여 일부 제거하고, 단자 패드(11)를 돌출시킨다. 그런 다음 (k)에서와 같이 격자 상에 병렬되는 반도체 장치(10)의 분리를 수행하고, 각각의 반도체 장치(10)를 완성하게 된다.As shown in FIG. 1 (j), the semiconductor element 13 is mounted in the center of the lead frame base 12 formed by the above process, and the electrode terminals of the junction terminals 14 and 14a and the semiconductor element 13 are formed. Wire bonding connecting 22 to the bonding wire 15 is performed. The lead frame base 12, the semiconductor element 13, and the bonding wire 15 are packaged in a state where the terminal pad 11 is exposed on the back side by using a mold apparatus (not shown in the drawing). To perform. As a result, the semiconductor device 10 is completed. The surface of the terminal pad 11 exposed on the back side may be padded by noble metal plating or welding, and the resin 19 on the back side may be partially filled with chemicals or a laser. It removes and protrudes the terminal pad 11. Then, as in (k), separation of the semiconductor devices 10 parallel to the lattice is performed, and each semiconductor device 10 is completed.

그래서 기존의 반도체용 패키지 기판, 특히 열 방출 효과와 전기적 특성이 뛰어난 금속 소재 기판의 경우, 다양한 디자인의 다열 I/O 패드(Pad)를 가진 회로 형성 및 칩이 실장되는 다이 패드(die pad) 구현을 위해 감광성 포토레지스트(액상, 필름상)를 이용하여 와이어 본딩 또는 솔더링을 위한 표면 처리 도금(대표적으로 Ni/Au) 후 포토레지스트를 제거하고 에칭을 통해 회로를 구현하게 된다. 이후 조립공정에서 와이어 본딩을 통해 반도체 칩을 실장한 후 에폭시 몰드 컴파운드를 사용하여 몰딩을 진행하고 최종적으로 하부 기판과 접합되는 부위의 금속성 캐리어 재료를 에칭으로 제거하고 하여 완성된다.Thus, in the case of a conventional semiconductor package substrate, especially a metal substrate having excellent heat dissipation effect and electrical characteristics, a die pad in which a circuit is formed and a chip is mounted with a multi-layer I / O pad of various designs is realized. For this purpose, a photosensitive photoresist (liquid and film) is used to remove the photoresist after surface treatment plating (typically Ni / Au) for wire bonding or soldering, and to implement a circuit through etching. Thereafter, the semiconductor chip is mounted through wire bonding in an assembly process, and then molding is performed using an epoxy mold compound, and finally, the metal carrier material of the portion bonded to the lower substrate is removed by etching.

이 방법을 통하여 단위 크기에서의 다열 I/O 패드를 구현하고, 우수한 열 방출 및 전기적 특성 구현이 가능하였다.Through this method, multi-row I / O pads can be realized in unit size, and excellent heat dissipation and electrical characteristics can be realized.

그러나 이러한 종래기술의 경우, 에칭에 대한 레지스트를 형성한 후 도금을 진행하기 때문에 회로를 구성할 때 에칭 레지스터 금속층의 측면으로 에칭액이 침투하여 언더컷(under cut)이 발생하여 되어 원하는 치수의 회로를 구현하기가 힘들다. 또한 구현된 회로 또한 구조적으로 취약하여 고객사 어셈블리 공정 중에 고압 수세 공정에 의해 박리 또는 탈락이 발생하게 되어 수율이 낮아지는 문제점이 있었다.However, in the prior art, since plating is performed after forming a resist for etching, an etching solution penetrates into the side of the etching resistor metal layer to generate an undercut when constructing a circuit, thereby realizing a circuit having a desired dimension. Difficult to do In addition, the implemented circuit is also structurally weak, the peeling or dropping occurs by the high pressure washing process during the assembly process of the customer, there was a problem that the yield is lowered.

도 2는 도 1과 같은 방법으로 반도체 장치를 제조할 경우 발생하는 대표 불량 예를 보인 도면이다.FIG. 2 is a diagram illustrating an exemplary defect occurring when a semiconductor device is manufactured in the same manner as in FIG. 1.

여기서 도 2의 (a)에서 참조번호 31은 금속소재이고, 32는 대표적인 에칭 레지스트로써 Ni/Au 층이며, 33은 언더컷으로 취약한 하부구조를 보이고 있다.In FIG. 2 (a), reference numeral 31 is a metal material, 32 is a Ni / Au layer as a representative etching resist, and 33 is a fragile substructure.

또한 도 2의 (b)에서 참조번호 34는 정상 패드이고, 35는 손실 패드이다.In Fig. 2B, reference numeral 34 denotes a normal pad and 35 denotes a loss pad.

그래서 도 2의 (a)에서의 언더컷(33)의 발생에 의해 (b)에서의 손실 패드(35)와 같은 불량이 발생하여 수율이 낮아지고, 회로의 신뢰성이 떨어지는 문제점이 있었다.Thus, the occurrence of the undercut 33 in FIG. 2A causes a defect such as the loss pad 35 in (b), resulting in a low yield and inferior circuit reliability.

이에 본 발명은 상기와 같은 종래의 제반 문제점을 해결하기 위해 제안된 것으로, 본 발명의 목적은 선택적인 에칭을 통해 회로를 구현하고 고분자 물질의 충진을 통해 회로의 상부 및 측면까지 도금되는 구조를 형성하여 치수 안정성과 신뢰 성을 향상시킬 수 있는 리드프레임 및 반도체 패키지 및 그의 제조방법을 제공하는데 있다.Accordingly, the present invention has been proposed to solve the conventional problems as described above, and an object of the present invention is to implement a circuit through selective etching and to form a structure that is plated to the top and side of the circuit through the filling of the polymer material To provide a lead frame and a semiconductor package and its manufacturing method that can improve the dimensional stability and reliability.

본 발명은 다음과 같은 해결 수단에 의해 구현된다.The present invention is implemented by the following solving means.

먼저 본 발명의 일 실시예에 의한 리드프레임은, 반도체 칩이 실장되는 제 1 영역과; 와이어 본딩이 되는 다수의 제 2 영역;을 구비하고, 상기 제 1 영역 또는 상기 제 2 영역의 상부 또는 하부와 측면부에 도금 또는 유기 코팅이 형성된 것을 특징으로 한다.First, a lead frame according to an embodiment of the present invention includes a first region in which a semiconductor chip is mounted; And a plurality of second regions to be wire bonded, wherein a plating or an organic coating is formed on upper or lower portions and side surfaces of the first region or the second region.

상기 도금 또는 유기 코팅 물질은, Ni, Pd, Au, Sn, Ag, Co, Cu 중에서 단일 성분 또는 2원이나 3원의 합금층을 사용하고, 단층 혹은 복층으로 형성된 물질인 것을 특징으로 한다.The plating or organic coating material is a material formed of a single layer or a double layer using a single component or a binary or ternary alloy layer among Ni, Pd, Au, Sn, Ag, Co, and Cu.

상기 제 1 영역과 상기 제 2 영역 사이 또는 상기 제 2 영역들 사이에 갭 필링(Gap filling) 물질이 존재하는 것을 특징으로 한다.A gap filling material is present between the first region and the second region or between the second regions.

상기 갭 필링 물질은, 에폭시 또는 아크릴 레이트를 주재로 하는 물질을 포함한 감광성 고분자 물질인 것을 특징으로 한다.The gap filling material may be a photosensitive polymer material including a material based on epoxy or acrylate.

또한 본 발명의 일 실시예에 의한 리드프레임의 제조방법은, 리드프레임 원소재에 패턴을 형성하는 제 1 단계와; 상기 제 1 단계에서 형성된 패턴에 갭필링을 하는 제 2 단계와; 상기 리드프레임 원소재의 상부 또는 하부 및 측면부에 도금 또는 유기물 코팅을 하는 제 3 단계;를 포함하여 수행하는 것을 특징으로 한다.In addition, a method of manufacturing a lead frame according to an embodiment of the present invention includes a first step of forming a pattern on a lead frame raw material; A second step of gap filling the pattern formed in the first step; And a third step of plating or organic coating on upper or lower portions and side surfaces of the leadframe raw material.

상기 제 1 단계는, 상기 리드프레임 원소재의 양면 또는 단면에 감광성물질을 도포하고, 노광 현상, 에칭을 실시하는 것을 특징으로 한다.The first step is characterized in that the photosensitive material is applied to both surfaces or end surfaces of the lead frame raw material, and subjected to exposure development and etching.

상기 제 2 단계는, 에폭시 또는 아크릴 레이트를 주재로 하는 물질을 포함한 감광성 고분자 물질을 도포하고 경화시켜 형성하는 것을 특징으로 한다.The second step may be formed by applying and curing a photosensitive polymer material including a material mainly based on epoxy or acrylate.

상기 제 2 단계는, 충진되는 부분의 높이를 충진 양과 경과 조건을 조절하여 단차를 두고 충진 시키는 것을 특징으로 한다.The second step is characterized in that the filling of the height of the portion to be filled with a step by adjusting the filling amount and the elapsed conditions.

상기 제 2 단계는, 갭필링 물질을 양면 또는 단면에 도포하고, 노광/현상을 통해 충진되는 부분의 폭을 조정하여 충진 시키는 것을 특징으로 한다.In the second step, the gap filling material is applied to both surfaces or one end surface, and the filling is performed by adjusting the width of the portion to be filled through exposure / developing.

상기 제 3 단계는, 도금재로 Ni, Pd, Au, Sn, Ag, Co, Cu 중에서 단일 성분 또는 2원이나 3원의 합금층을 사용하고, 단층 혹은 복층으로 도금되도록 하는 것을 특징으로 한다.The third step is to use a single component or a binary or ternary alloy layer of Ni, Pd, Au, Sn, Ag, Co, Cu as the plating material, characterized in that to be plated in a single layer or multiple layers.

상기 리드프레임의 제조방법은, 상기 제 3 단계 후 갭필링 재료를 제거하는 제 4 단계;를 더욱 포함하여 수행하는 것을 특징으로 한다.The method of manufacturing the lead frame may further include a fourth step of removing the gap filling material after the third step.

상기 리드프레임의 제조방법은, 상기 제 3 단계 후 하부에서 에칭하는 제 5 단계;를 더욱 포함하여 수행하는 것을 특징으로 한다.The method of manufacturing the lead frame may further include a fifth step of etching from the bottom after the third step.

상기 리드프레임의 제조방법은, 상기 제 5 단계 후 하부에 도금 및 유기 코팅을 하는 제 6 단계;를 더욱 포함하여 수행하는 것을 특징으로 한다.The method of manufacturing the lead frame may further include a sixth step of plating and organic coating a lower part after the fifth step.

또한 본 발명의 일 실시예에 의한 반도체 패키지는, 반도체 칩이 실장되는 제 1 영역과 와이어 본딩이 되는 다수의 제 2 영역을 가지고, 상기 제 1 영역 또는 상기 제 2 영역의 상부 또는 하부와 측면부에 도금 또는 유기 코팅이 형성된 리드 프레임과; 상기 제 1 영역에 실장되는 반도체 칩과; 상기 제 2 영역에 연결되는 와이어 본딩부와; 상기 제 1 영역과 상기 제 2 영역의 상부, 상기 반도체 칩, 상기 와이어 본딩부를 덮도록 몰딩된 것을 특징으로 한다.In addition, the semiconductor package according to an embodiment of the present invention has a plurality of second regions that are wire bonded to the first region in which the semiconductor chip is mounted, and the upper or lower portion and the side portion of the first region or the second region. A lead frame having a plating or an organic coating formed thereon; A semiconductor chip mounted in the first region; A wire bonding part connected to the second area; And molded to cover the upper portion of the first region and the second region, the semiconductor chip, and the wire bonding portion.

또한 본 발명의 일 실시예에 의한 반도체 패키지의 제조방법은, 리드프레임 원소재에 패턴을 형성하는 제 1 단계와; 상기 제 1 단계에서 형성된 패턴에 갭필링을 하는 제 2 단계와; 상기 리드프레임 원소재 상부 또는 하부 및 측면부에 도금 또는 유기물 코팅을 하는 제 3 단계와; 상기 제 3 단계 후 칩을 실장하는 제 4 단계와; 상기 제 4 단계 후 와이어 본딩하는 제 5 단계와; 상기 제 5 단계 후 몰딩하는 제 6 단계;를 포함하여 수행하는 것을 특징으로 한다.In addition, a method of manufacturing a semiconductor package according to an embodiment of the present invention, the first step of forming a pattern on the lead frame raw material; A second step of gap filling the pattern formed in the first step; Performing a plating or organic coating on upper or lower portions and side surfaces of the lead frame material; A fourth step of mounting the chip after the third step; A fifth step of wire bonding after the fourth step; And a sixth step of molding after the fifth step.

상기 반도체 패키지의 제조방법은, 상기 제 6 단계 후 하부를 도금 하는 제 7 단계;를 더욱 포함하여 수행하는 것을 특징으로 한다.The manufacturing method of the semiconductor package may further include a seventh step of plating a lower portion after the sixth step.

상기 반도체 패키지의 제조방법은, 상기 제 6 단계 또는 상기 제 3 단계 후 하부에서 에칭하는 제 8 단계;를 더욱 포함하여 수행하는 것을 특징으로 한다.The method of manufacturing the semiconductor package may further include an eighth step of etching from the bottom after the sixth step or the third step.

본 발명에 의한 리드프레임 및 반도체 패키지 및 그의 제조방법은 선택적인 에칭을 통해 회로를 구현하고 고분자 물질의 충진을 통해 회로의 상부 및 측면까지 도금되는 구조를 형성하여 치수 안정성과 신뢰성을 향상시킬 수 있는 효과가 있게 된다.The lead frame and the semiconductor package and the manufacturing method thereof according to the present invention can implement a circuit through the selective etching and form a structure to be plated to the upper and side surfaces of the circuit through the filling of the polymer material to improve the dimensional stability and reliability It will work.

이러한 본 발명의 효과를 정리하면 다음과 같다.The effects of the present invention are summarized as follows.

첫째, 본 발명의 제조 공정을 거친 반도체용 패키지 기판의 경우 에칭공정과 레이저 가공 공정을 도입함으로써 반도체 칩과 소자가 표면 실장 및 내부 실장이 가능하게 되어 최종 반도체 패키지의 두께와 실장 밀도를 증가 시킬 수 있으며, 열방출 및 전기적 특성이 우수한 기판을 제조할 수 있다.First, in the case of a semiconductor package substrate that has undergone the manufacturing process of the present invention, by introducing an etching process and a laser processing process, semiconductor chips and devices can be surface mounted and internally mounted, thereby increasing the thickness and mounting density of the final semiconductor package. In addition, it is possible to manufacture a substrate having excellent heat dissipation and electrical properties.

둘째, 금속 소재 이외에 반도체 기판의 코어 소재가 에폭시와 유리 섬유가 함침되거나 폴리이미드 소재에 동박이 접합된 구성인 경우에는 상기의 회로 형성 공정 이후 에칭 및 레이저 가공을 통해 캐비티(cavity) 형태의 홀 및 공간을 가진 구조를 가공할 수 있다.Second, when the core material of the semiconductor substrate in addition to the metal material is a composition in which epoxy and glass fibers are impregnated or copper foil is bonded to the polyimide material, after the above circuit forming process, the cavity-type hole and the cavity are formed through etching and laser processing. Can process structure with space.

셋째, 본 발명에서는 에칭된 반도체 패키지용 기판에 고분자 물질을 충진함으로써 고객사 신뢰성 평가에서 발생하는 EMC(에폭시 몰드 컴파운드)와 반도체 패키지용 기판과의 접착력을 향상시킬 수 있다.Third, in the present invention, by filling a polymer material into the etched semiconductor package substrate, it is possible to improve the adhesion between the epoxy (compound mold compound) and the semiconductor package substrate generated in the customer reliability evaluation.

넷째, 본 발명에서는 상부/하부 또는 선택적으로 한면/양면에 에칭 공정을 통해 회로를 형성하고 감광성 고분자 물질을 충진하는 공정을 도입함에 따라 다양한 방법의 표면처리 패턴 도금(전해/무전해 Ni/Pd/Au/Sn/Ag/Co/Cu 도금 이의 이원, 삼원 합금도금, 특히 전해 Pd, Ag와 같은 알칼리 환경에서의 도금)이 가능하며 필요시 상/하부에 액상/필름형 감광성 물질의 노광/현상 공정을 반복할 수 있으며 이를 통해 유기 솔더 보존재와 고분자 코팅층을 선택적으로 구성하는 상/하부가 다른 이형도금을 구현할 수 있다.Fourth, in the present invention, by forming a circuit through the etching process on the top / bottom or optionally one side / both sides and filling the photosensitive polymer material, the surface treatment pattern plating of various methods (electrolytic / electroless Ni / Pd / Au / Sn / Ag / Co / Cu plating Its binary, ternary alloy plating, especially plating in alkaline environment such as electrolytic Pd, Ag) is possible, and if necessary, the exposure / development process of liquid / film type photosensitive material It can be repeated and through this the upper and lower parts to selectively configure the organic solder preservative and the polymer coating layer can be implemented different release plating.

다섯째, 인쇄회로 기판의 제조 공정과 유사하여 인쇄회로 기판의 제조에 사용되는 여러 기술들을 부분적으로 적용할 수 있다. (적층을 통한 다층 기판 제조, 플립칩 패드 및 범프를 통한 층간 접속, 능동/수동소자 실장된 시스템 패키지, Cavity 부분을 이용한 임베디드 패키지, 양면 다이패드부 부분 단차 공간을 활용한 패키지 온 패키지 등)Fifth, similar to the manufacturing process of a printed circuit board, it is possible to partially apply various techniques used in the manufacture of a printed circuit board. (Multilayer substrate fabrication through lamination, interlayer connection via flip chip pads and bumps, system package with active / passive elements, embedded package with cavity part, package on package using part gap of double-sided die pad part)

이와 같이 구성된 본 발명에 의한 리드프레임 및 반도체 패키지 및 그의 제조방법의 바람직한 실시예를 첨부한 도면에 의거하여 상세히 설명하면 다음과 같다. 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서, 이는 사용자, 운용자의 의도 또는 판례 등에 따라 달라질 수 있으며, 이에 따라 각 용어의 의미는 본 명세서 전반에 걸친 내용을 토대로 해석되어야 할 것이다.Referring to the accompanying drawings, preferred embodiments of the lead frame and the semiconductor package according to the present invention configured as described above and a manufacturing method thereof will be described in detail as follows. In the following description of the present invention, detailed descriptions of well-known functions or configurations will be omitted if it is determined that the detailed description of the present invention may unnecessarily obscure the subject matter of the present invention. It is to be understood that the following terms are defined in consideration of the functions of the present invention, and may be changed according to the intention of the user, the operator, or the precedent, and the meaning of each term should be interpreted based on the contents will be.

먼저 본 발명은 선택적인 에칭을 통해 회로를 구현하고 고분자 물질의 충진을 통해 회로의 상부 및 측면까지 도금되는 구조를 형성하여 치수 안정성과 신뢰성을 향상시키고자 한 것이다.First of all, the present invention is to improve the dimensional stability and reliability by forming a structure to be plated to the upper and side surfaces of the circuit through the implementation of the selective etching and the filling of the polymer material.

즉, 종래에는 에칭에 대한 선택적인 레지스터 역할을 하는 금속 층을 먼저 형성하고 이를 이용하여 에칭으로 회로를 구현하는 공정을 적용할 때 선택적인 에칭 공정시 레지스터 금속 측면까지 에칭액이 작용하여 언더컷(under cut) 현상이 발생하게 되어 원하는 치수를 구현하기 어려우며 고객사 어셈블리 공정에서 도입되 는 고압 수세 공정에 대한 구조적인 취약성 때문에 회로 및 패드의 손실이 발생하게 되며 신뢰성 평가시 구조적인 취약성 때문에 에폭시/반도체 기판 간의 디래미네이션(delamination) 현상이 발생하게 된다. 그래서 본 발명에서는 먼저 선택적인 에칭을 통해 회로를 구현하고 고분자 물질의 충진을 통해 회로의 상부 및 측면까지 도금되는 구조를 형성하여 치수 안정성과 신뢰성을 향상시킨 반도체 패키지용 기판을 제조하고자 한 것이다.That is, in the prior art, when a process of forming a metal layer serving as a selective resistor for etching and then applying a process to implement a circuit using etching, the etching solution acts to the side of the resistor metal during the selective etching process, thereby causing an undercut. Phenomena occur, making it difficult to achieve the desired dimensions, resulting in loss of circuits and pads due to structural weaknesses in the high pressure flush process introduced in the customer's assembly process, and structural weaknesses in the reliability evaluation. Lamination occurs. Therefore, in the present invention, the circuit is implemented through selective etching, and then, a structure for plating the upper and side surfaces of the circuit through the filling of a polymer material is formed to manufacture a semiconductor package substrate having improved dimensional stability and reliability.

도 3은 본 발명의 일 실시예에 의한 리드프레임 및 반도체 패키지의 제조방법을 보인 흐름도이다.3 is a flowchart illustrating a method of manufacturing a lead frame and a semiconductor package according to an embodiment of the present invention.

먼저 리드프레임(41) 원소재에 패턴을 형성한다(ST1). 즉, 반도체 기판의 금속 소재 코어의 한면/양면에 액상/필름형 포토 레지스터를 구성 및 노광/현상하며 한면/양면에 다열 I/O pad 및 반도체 칩이 실장될 다이 패드부(Die pad를 형성한 뒤 선택적인 에칭(half etching)을 진행한 후 포토레지스터를 제거한다. 한면/양면 노광/현상의 공정 조합을 통하여 대칭 또는 비대칭 구조를 갖는 회로를 구비한 구조를 구비한 반도체 회로 기판을 구현할 수 있다. 이 공정을 통해 반도체 칩은 반도체 기판의 상부 또는 내부에 위치 할 수 있는 구조를 형성하게 된다. 반도체 기판의 코어 소재가 에폭시와 유리 섬유가 함침되거나 폴리이미드 소재에 동박이 접합된 구성인 경우에는 상기의 회로 형성 공정 이후 에칭 및 레이저 가공을 통해 cavity 형태의 홀 및 공간을 가진 구조를 가공할 수 있다.First, a pattern is formed on the raw material of the lead frame 41 (ST1). That is, a liquid / film type photoresist is formed and exposed / developed on one side / both sides of a metal material core of a semiconductor substrate, and a die pad unit on which one side / both side is mounted with multi-row I / O pads and semiconductor chips is formed. After the etching process, the photoresist is removed, and the semiconductor circuit board having the structure having the symmetrical or asymmetrical structure can be realized through the process combination of one side / two side exposure / development. Through this process, the semiconductor chip forms a structure that can be located on or inside the semiconductor substrate.When the core material of the semiconductor substrate is impregnated with epoxy and glass fibers or copper foil is bonded to a polyimide material, After the circuit forming process, the structure having a cavity and a hole having a cavity may be processed by etching and laser processing.

그리고 형성된 패턴에 갭 필링(Gap Filling)(46)을 수행한다(ST2). 즉, 감광성 고분자 물질(에폭시 또는 아크릴 레이트를 주재로 하는 물질, 부재의 조성에 따 라 내 산성/알칼리에 대한 저항을 가지며 대표적인 물질로는 Solder resistor 물질이 있으며 이와 유사한 역할을 함)을 에칭된 부분에 갭 필링(46)을 한다. 갭 필링(46)되는 고분자 물질의 양과 건조를 통한 경화조건 조절을 통해 충진된 고분자 물질이 회로부분에 대해 단차를 갖도록 형성할 수 있다.Gap filling 46 is performed on the formed pattern (ST2). That is, the part etched the photosensitive polymer material (epoxy or acrylate based material, has a resistance to acid / alkali, depending on the composition of the member, the representative material is a solder resistor material and plays a similar role) Gap filling 46 is performed. The gap-filling 46 may be formed such that the filled polymer material has a step with respect to the circuit part by controlling the amount of the polymer material to be gap-filled and curing conditions through drying.

또한 리드프레임(41) 원소재의 상부 및 측면에 대해 도금 또는 유기 코팅을 수행한다(ST3). 그래서 고분자 물질 충진 이후에 다양한 표면처리 도금/유기 고분자 코팅을 통해 회로부의 상부 뿐만 아니라 측면까지도 도금/유기 고분자 코팅된 구조를 얻을 수 있다. 표면처리 도금은 전해/무전해 Ni/Pd/Au/Sn/Ag/Co/Cu 도금을 통해 각 원소의 금속층을 구현할 수 있으며, 이의 이원, 삼원 합금도금까지 수행할 수 있다. 특히 유기 고분자 코팅은 금속 소재 위에 유기 솔더 보존재와 유사한 조성 및 역할을 하는 것을 특징으로 하며, 대부분 이형도금 공정을 통해 솔더(주로 SnPb 및 Sn-Ag-Cu-Bi를 주 조성으로 갖는 금속 모재)가 접합되는 부분에 적용할 수 있다.In addition, plating or organic coating is performed on the upper and side surfaces of the raw material of the lead frame 41 (ST3). Thus, after the polymer material is filled, various surface treatment plating / organic polymer coatings can be used to obtain a plated / organic polymer-coated structure as well as the upper side of the circuit part. Surface treatment plating may implement a metal layer of each element through electrolytic / electroless Ni / Pd / Au / Sn / Ag / Co / Cu plating, and may perform binary and ternary alloy plating thereof. In particular, the organic polymer coating has a composition and role similar to that of an organic solder preservative on a metal material, and is mostly soldered through a release plating process (a metal base material mainly containing SnPb and Sn-Ag-Cu-Bi) Can be applied to the part to be joined.

이러한 공정을 통해 리드프레임을 제조할 수 있다.Through this process, a lead frame can be manufactured.

한편 상부 및 측면부에 대한 도금 또는 유기 코팅 후 칩을 패키징시켜 반도체 패키지를 제조한다(ST4). 즉, 고객사의 어셈블리 공정(와이어 본딩 및 에폭시 몰딩)을 통해 반도체 패키지용 기판은 소재의 산화를 촉진시키는 외부의 열이나 습기로부터 반도체 칩이 보호된다. 단차가 형성된 부분은 와이어 본딩 이후 에폭시 소재가 충진되어 앵커(anchor) 역할을 함으로써 특히 온도/습도 및 열충격 신뢰성 평가시 에폭시/반도체 회로 기판간의 디래미네이션(delamination)을 효율적으로 억 제시킬 수 있는 구조를 형성하게 된다. 여기서 디래미네이션(delamination)이란 접착력이 저하되어 반도체 칩 패키지가 떨어져 반도체 칩의 신뢰성이 낮아지게 되는 것을 말한다.Meanwhile, a semiconductor package is manufactured by packaging a chip after plating or organic coating on upper and side portions (ST4). That is, through the assembly process (wire bonding and epoxy molding) of the customer, the semiconductor package substrate is protected from the external heat or moisture to promote the oxidation of the material. The part where the step is formed is filled with epoxy material after wire bonding to act as an anchor, which can effectively suppress the delamination between epoxy / semiconductor circuit boards in the evaluation of temperature / humidity and thermal shock reliability. Will form. Here, the delamination means that the adhesive force is lowered so that the semiconductor chip package is dropped and the reliability of the semiconductor chip is lowered.

이때 연결된 I/O 및 반도체 칩 실장 Pad는 고객사의 디자인 및 내부 공정에 따라 하부를 완전히 에칭하는 공정을 사용함으로써 독립적으로 pad 가 형성되는 구조를 가질 수 있으며, 이후 레이저 또는 기계적인 가공을 통해 하부 반도체 기판에 실장할 수 있는 독립적인 패키지로써 존재하게 된다.In this case, the connected I / O and the semiconductor chip mounting pad may have a structure in which pads are formed independently by using a process of completely etching the lower part according to the design and internal process of the customer, and then the lower semiconductor through laser or mechanical processing. It exists as an independent package that can be mounted on a substrate.

도 4는 본 발명의 다른 실시예에 의한 리드프레임 및 반도체 패키지의 제조방법을 보인 흐름도이다.4 is a flowchart illustrating a method of manufacturing a lead frame and a semiconductor package according to another embodiment of the present invention.

그래서 리드프레임(41) 원소재를 준비한다(ST11). 그리고 리드프레임(41) 원소재에 대해 노광/현상을 수행하고(ST12), 에칭(13)을 수행한다(ST13).Thus, the raw material for the lead frame 41 is prepared (ST11). Exposure / development is performed on the raw material of the lead frame 41 (ST12), and etching is performed (ST13).

그런 다음 갭 필링(46)을 수행한다(ST14).Then, gap filling 46 is performed (ST14).

이러한 갭 필링(14) 후에 표면 처리 도금 및 유기 코팅을 수행한다(ST15). 또한 에칭을 수행한 후에 박리를 수행하거나 또는 유기 코팅 후에 박리를 수행하는 것이 가능하다.After such gap filling 14, surface treatment plating and organic coating are performed (ST15). It is also possible to carry out the peeling after the etching or to perform the peeling after the organic coating.

또한 칩 실장(ST16), 와이어 본딩(ST17), 에폭시 몰딩(ST18)을 수행하여 반도체 칩을 구성하고, 백에칭(또는 하부에칭, 이하 '백에칭'이라 함) (ST19)을 수행하게 된다.In addition, chip mounting (ST16), wire bonding (ST17), and epoxy molding (ST18) are performed to construct a semiconductor chip, and back etching (or lower etching, hereinafter referred to as back etching) (ST19) is performed.

도 5는 본 발명의 제 1 실시예에 의한 리드프레임 및 반도체 패키지의 제조공정을 보인 개념도이다.5 is a conceptual diagram illustrating a manufacturing process of a lead frame and a semiconductor package according to a first embodiment of the present invention.

먼저 도 5의 (a)에서 리드프레임(41) 원소재를 준비하고, 리드프레임(41) 원 소재에 액상 또는 드라이 필름상의 포토레지스터(42)를 도포한다.First, the lead frame 41 raw material is prepared in FIG. 5A, and the photoresist 42 in the form of a liquid or a dry film is applied to the raw material of the lead frame 41.

그런 다음 (b)에서 리드프레임(41) 원소재에 대해 마스크(43)를 이용하여 노광하고 현상(44)을 수행한다.Then, in (b), the raw material of the lead frame 41 is exposed using the mask 43 and development 44 is performed.

또한 (c)에서 에칭을 수행하고, 포토레지스터(42)를 박리(45)시킨다.In addition, etching is performed in (c), and the photoresist 42 is peeled off 45.

그리고 (d)에서 박리(45)된 부분에 고분자 물질을 갭 필링(46)한 후 건조한다. 이때 고분자 물질을 열 및 UV 경화 고분자 물질을 사용할 수 있다.And (d) after the gap peeling 46 the polymer material on the part peeled off (45) and dried. In this case, the polymer material may be a heat and UV curable polymer material.

또한 (e)에서 표면 처리 도금(47) 및 유기 코팅을 수행한다. 이때 도금(47)은 리드프레임(41)의 상부와 측면에서 이루어져 언더컷을 방지할 수 있게 된다. 갭 필링(46) 물질의 충전은 전체가 충전(full fill)되도록 하는 것이 아니라 부분적으로 채워짐으로써 표면 처리 도금시 상면(top) 뿐만 아니라 측면(side)까지 도금되어 회로를 보호하는 구조가 된다.Also in (e), surface treatment plating 47 and organic coating are performed. At this time, the plating 47 is made in the upper and side surfaces of the lead frame 41 to prevent the undercut. The filling of the gap filling 46 material is not partially filled, but partially filled, so that not only the top but also the side during the surface treatment plating are plated to protect the circuit.

또한 (f)에서 고분자 물질의 갭 필링(46)을 박리시킨다.Also in (f), the gap filling 46 of the polymer material is peeled off.

또한 (g)에서 접착재를 붙인 후 반도체 칩(48)을 다이 패드 부(61)에 실장한다.In addition, after attaching the adhesive in (g), the semiconductor chip 48 is mounted on the die pad portion 61.

또한 (h)에서 와이어 본딩(49)을 통해 리드프레임(41)과 반도체 칩(48)을 연결시킨다.In addition, in (h), the lead frame 41 and the semiconductor chip 48 are connected through the wire bonding 49.

또한 (i)에서 에폭시 몰딩(50)을 수행한다.Also in (i) the epoxy molding 50 is carried out.

또한 (j)에서 리드프레임(41)의 하부를 백에칭한다.Also in (j), the lower part of the lead frame 41 is back etched.

도 6은 본 발명의 제 2 실시예에 의한 리드프레임 및 반도체 패키지의 제조공정을 보인 개념도이다.6 is a conceptual diagram illustrating a manufacturing process of a lead frame and a semiconductor package according to a second embodiment of the present invention.

이러한 도 6은 도 5와 비교하여 (c)에서부터 차이점을 갖는다. 즉, 에칭 이후 포토레지스터(42)를 박리시킬 때, 리드프레임(41)에서 다이 패드 부(61)가 형성될 부분은 주변의 I/O 패드부(62)가 형성될 부분 보다 더 깊이 에칭되도록 한 것이다. 즉, 반도체 칩이 임베딩되는 부분까지 에칭하고, 갭 필링 공정을 진행하여 표면처리도금/유기코팅을 통해 측면(side)까지 보호할 수 있다. 도 6에서 이 이외의 공정은 도 5의 경우와 유사하게 진행되는 것으로, 그 상세설명은 생략한다.This FIG. 6 has a difference from (c) compared to FIG. That is, when the photoresist 42 is peeled off after etching, the portion where the die pad portion 61 is to be formed in the lead frame 41 is etched deeper than the portion where the peripheral I / O pad portion 62 is to be formed. It is. That is, the semiconductor chip may be etched up to the embedded portion, and the gap filling process may be performed to protect the side by surface treatment plating / organic coating. In FIG. 6, the other processes are similar to those of FIG. 5, and detailed descriptions thereof are omitted.

도 7은 본 발명의 제 3 실시예에 의한 리드프레임 및 반도체 패키지의 제조공정을 보인 개념도이다.7 is a conceptual diagram illustrating a manufacturing process of a lead frame and a semiconductor package according to a third embodiment of the present invention.

이러한 도 7은 도 5와 비교하여 리드프레임(41)의 상부만 에칭한 후 하부에 대한 에칭과 도금은 에폭시 몰딩(50) 후에 실시한 예를 보인 것이다. 도 7에서 이 이외의 공정은 도 5의 경우와 유사하게 진행되는 것으로, 그 상세설명은 생략한다.FIG. 7 shows an example in which only the upper part of the lead frame 41 is etched and the etching and plating on the lower part are performed after the epoxy molding 50 in comparison with FIG. 5. In FIG. 7, the other processes are similar to those of FIG. 5, and detailed descriptions thereof are omitted.

도 8은 본 발명의 제 4 실시예에 의한 리드프레임 및 반도체 패키지의 제조공정을 보인 개념도이다.8 is a conceptual diagram illustrating a manufacturing process of a lead frame and a semiconductor package according to a fourth embodiment of the present invention.

이러한 도 8은 도 5와 비교하여 에폭시 몰딩(50) 전에 리드프레임(41)의 하부에 대한 에칭 및 도금을 수행하고, 상부만 에칭을 수행한 후, 리드프레임(41)의 하부에 대한 에칭 및 도금은 에폭시 몰딩(50) 후에 실시한 예를 보인 것이다. 도 8에서 이 이외의 공정은 도 5의 경우와 유사하게 진행되는 것으로, 그 상세설명은 생략한다.FIG. 8 performs etching and plating on the lower portion of the leadframe 41 before the epoxy molding 50 compared to FIG. 5, and performs etching only on the upper portion, followed by etching and the lower portion of the leadframe 41. Plating shows an example performed after the epoxy molding 50. In FIG. 8, the other processes are similar to those of FIG. 5, and detailed descriptions thereof are omitted.

도 9는 본 발명의 제 5 실시예에 의한 리드프레임 및 반도체 패키지의 제조공정을 보인 개념도이다.9 is a conceptual diagram illustrating a manufacturing process of a lead frame and a semiconductor package according to a fifth embodiment of the present invention.

이러한 도 9는 도 5와 비교하여 상부의 갭 필링(46) 물질을 제거하지 않은 예를 보인 것이다. 도 9에서 이 이외의 공정은 도 5의 경우와 유사하게 진행되는 것으로, 그 상세설명은 생략한다.FIG. 9 shows an example in which the upper gap filling 46 material is not removed as compared to FIG. 5. In FIG. 9, other processes are performed similarly to the case of FIG. 5, and detailed description thereof will be omitted.

도 10은 본 발명에서 에폭시 몰드/반도체 패키지 기판과 앵커 역할을 통해 신뢰성이 향상되도록 한 예를 보인 개념도이다.10 is a conceptual view showing an example to improve the reliability through the role of the epoxy mold / semiconductor package substrate and the anchor in the present invention.

도 10에서 참조번호 52는 앵커 기능을 한 것을 보인 것이다.In FIG. 10, reference numeral 52 shows an anchor function.

그래서 어셈블리 공정 중에 반도체 칩(48) 실장 후 에폭시 몰딩(50)이 단차가 형성된 회로의 표면처리 층 하부에 위치하여 앵커(anchor) 역할을 수행함으로써 고객사의 신뢰성 평가 시 성능을 향상시켜 특히 에폭시와 반도체 기판 사이의 디래미네이션 현상을 최소화 할 수 있는 구조를 형성할 수 있다.Therefore, after the semiconductor chip 48 is mounted during the assembly process, the epoxy molding 50 is positioned under the surface treatment layer of the circuit where the step is formed to serve as an anchor, thereby improving performance when evaluating the reliability of the customer, especially epoxy and semiconductor. A structure capable of minimizing the lamination phenomenon between the substrates can be formed.

도 11은 본 발명의 일 실시예에 의한 리드프레임 및 반도체 장치의 구조를 보인 개념도이다.11 is a conceptual diagram illustrating the structure of a lead frame and a semiconductor device according to an embodiment of the present invention.

그래서 본 발명에 의해 다이 패드부(61) 및 I/O 패드부(62)를 포함한 반도체 패키지를 구성할 때, 다이 패드부(61) 또는 I/O 패드부(62)는 측면부가 일부 도금(47)되도록 한다. 이때 도금(47)층은 Ni, Pd, Au, Sn, Ag, Co, Cu 중에서 단일 성분 또는 2원이나 3원의 합금층을 사용하고, 단층 혹은 복층으로 도금되도록 할 수 있다.Thus, when the semiconductor package including the die pad portion 61 and the I / O pad portion 62 is constructed according to the present invention, the die pad portion 61 or the I / O pad portion 62 is partially plated ( 47). In this case, the plating 47 layer may be plated with a single layer or a double layer using a single component or a binary or ternary alloy layer among Ni, Pd, Au, Sn, Ag, Co, and Cu.

도 12는 본 발명에서 충진하는 예를 보인 개념도이다. 도 12에서 (a)는 충진 부분의 높이를 조절한 예를 일부만 보인 것이고, (b)는 충진 부분의 폭을 조절한 예를 일부만 보인 것이다.12 is a conceptual diagram showing an example of filling in the present invention. In FIG. 12, (a) shows only an example of adjusting the height of the filling portion, and (b) shows only an example of adjusting the width of the filling portion.

그래서 도 12의 (a)에서와 같이, 갭필링(46) 물질이 충진되는 부분의 높이를 조절한다. 즉, 충진 양과 경과 조건을 조절하여 단차를 두고 충진시킨다. 그래서 충진 부분을 낮게 형성함으로써 측면부가 도금(47) 되도록 한다.Thus, as shown in FIG. 12A, the height of the portion where the gap filling 46 material is filled is adjusted. That is, the filling amount and the elapsed conditions are adjusted to fill the gap. Thus, the filling portion is formed low so that the side portion is plated (47).

또한 도 12의 (b)에서와 같이, 갭필링(46) 물질을 양면 또는 단면에 도포하고, 노광/현상을 통해 충진부의 폭을 조정하여 충진시킨다. 즉, 갭필링(46) 물질이 충진되는 부분의 폭을 좁게 하여 측면부가 도금(47) 되도록 한다.In addition, as shown in (b) of FIG. 12, the gap filling 46 material is applied to both surfaces or one end, and the width of the filling portion is adjusted by the exposure / development to fill. That is, the width of the portion where the gap filling 46 material is filled is narrowed so that the side portion is plated 47.

이처럼 본 발명은 선택적인 에칭을 통해 회로를 구현하고 고분자 물질의 충진을 통해 회로의 상부 및 측면까지 도금되는 구조를 형성하여 치수 안정성과 신뢰성을 향상시키게 되는 것이다.As such, the present invention is to implement a circuit through the selective etching and to form a structure to be plated to the top and side of the circuit through the filling of the polymer material to improve the dimensional stability and reliability.

이상에서 실시예를 들어 본 발명을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서 본 발명에 개시된 실시예들은 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술적 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.Although the present invention has been described in more detail with reference to the examples, the present invention is not necessarily limited to these embodiments, and various modifications can be made without departing from the spirit of the present invention. Therefore, the embodiments disclosed in the present invention are not intended to limit the technical idea of the present invention but to describe the present invention, and the scope of the technical idea of the present invention is not limited by these embodiments. The protection scope of the present invention should be interpreted by the claims, and all technical ideas within the scope equivalent thereto should be construed as being included in the scope of the present invention.

도 1은 종래 반도체 장치의 제조방법에 의해 반도체 장치를 제조하는 공정을 보인 개념도이다.1 is a conceptual diagram showing a process of manufacturing a semiconductor device by a conventional method of manufacturing a semiconductor device.

도 2는 도 1과 같은 방법으로 반도체 장치를 제조할 경우 발생하는 대표 불량 예를 보인 도면이다.FIG. 2 is a diagram illustrating an exemplary defect occurring when a semiconductor device is manufactured in the same manner as in FIG. 1.

도 3은 본 발명의 일 실시예에 의한 리드프레임 및 반도체 패키지의 제조방법을 보인 흐름도이다.3 is a flowchart illustrating a method of manufacturing a lead frame and a semiconductor package according to an embodiment of the present invention.

도 4는 본 발명의 다른 실시예에 의한 리드프레임 및 반도체 패키지의 제조방법을 보인 흐름도이다.4 is a flowchart illustrating a method of manufacturing a lead frame and a semiconductor package according to another embodiment of the present invention.

도 5는 본 발명의 제 1 실시예에 의한 리드프레임 및 반도체 패키지의 제조공정을 보인 개념도이다.5 is a conceptual diagram illustrating a manufacturing process of a lead frame and a semiconductor package according to a first embodiment of the present invention.

도 6은 본 발명의 제 2 실시예에 의한 리드프레임 및 반도체 패키지의 제조공정을 보인 개념도이다.6 is a conceptual diagram illustrating a manufacturing process of a lead frame and a semiconductor package according to a second embodiment of the present invention.

도 7은 본 발명의 제 3 실시예에 의한 리드프레임 및 반도체 패키지의 제조공정을 보인 개념도이다.7 is a conceptual diagram illustrating a manufacturing process of a lead frame and a semiconductor package according to a third embodiment of the present invention.

도 8은 본 발명의 제 4 실시예에 의한 리드프레임 및 반도체 패키지의 제조공정을 보인 개념도이다.8 is a conceptual diagram illustrating a manufacturing process of a lead frame and a semiconductor package according to a fourth embodiment of the present invention.

도 9는 본 발명의 제 5 실시예에 의한 리드프레임 및 반도체 패키지의 제조공정을 보인 개념도이다.9 is a conceptual diagram illustrating a manufacturing process of a lead frame and a semiconductor package according to a fifth embodiment of the present invention.

도 10은 본 발명에서 에폭시 몰드/반도체 패키지 기판과 앵커 역할을 통해 신뢰성이 향상되도록 한 예를 보인 개념도이다.10 is a conceptual view showing an example to improve the reliability through the role of the epoxy mold / semiconductor package substrate and the anchor in the present invention.

도 11은 본 발명의 일 실시예에 의한 리드프레임 및 반도체 장치의 구조를 보인 개념도이다.11 is a conceptual diagram illustrating the structure of a lead frame and a semiconductor device according to an embodiment of the present invention.

도 12는 본 발명에서 충진하는 예를 보인 개념도이다.12 is a conceptual diagram showing an example of filling in the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

41 : 리드프레임41: leadframe

42 : 포토레지스트(PR)42: photoresist (PR)

43 : 마스크43: mask

44 : 현상44: phenomenon

45 : 박리45: peeling

46 : 갭 필링46: gap filling

47 : 도금47: Plating

48 : 반도체 칩48: semiconductor chip

49 : 와이어 본딩49: wire bonding

50 : 에폭시 몰딩50: epoxy molding

51 : 백에칭51: back etching

52 : 앵커 기능52: anchor function

61 : 다이 패드부61: die pad portion

62 : I/O 패드부62: I / O pad part

Claims (17)

리드프레임 원소재의 단면 또는 양면에 형성되는 다이패드패턴인 제1영역과 와이어 본딩이 되는 다수의 I/O패턴인 제2영역;A first region, which is a die pad pattern formed on one or both surfaces of the lead frame raw material, and a second region, which is a plurality of I / O patterns that are wire bonded; 상기 다이패드패턴 및 IO패드 패턴은 리드프레임 원소재의 오목한 에칭패턴으로 구분되며,The die pad pattern and the IO pad pattern are divided into concave etching patterns of the lead frame material, 상기 다이패드패턴 및 IO패드 패턴의 상부면 및 측면부를 둘러싸는 구조로 도금 또는 유기코팅이 형성되되,Plating or organic coating is formed in a structure surrounding the top and side portions of the die pad pattern and the IO pad pattern, 상기 측면부의 도금 또는 유기코팅은 상기 에칭패턴의 깊이보다 작은 길이로 구현되는 리드프레임.Plating or organic coating of the side portion is a lead frame implemented with a length less than the depth of the etching pattern. 청구항 1에 있어서,The method according to claim 1, 상기 도금 또는 유기 코팅 물질은,The plating or organic coating material, Ni, Pd, Au, Sn, Ag, Co, Cu 중에서 단일 성분 또는 2원이나 3원의 합금층을 사용하고, 단층 혹은 복층으로 형성된 물질인 것을 특징으로 하는 리드프레임. A lead frame comprising a single layer or a two- or three-membered alloy layer of Ni, Pd, Au, Sn, Ag, Co, Cu, and formed of a single layer or a plurality of layers. 청구항 1 또는 청구항 2에 있어서,The method according to claim 1 or 2, 상기 제 1 영역과 상기 제 2 영역 사이 또는 상기 제 2 영역들 사이의 에칭패턴에는 갭 필링(Gap filling) 물질이 충진되는 것을 특징으로 하는 리드프레임.A lead frame is filled with a gap filling material in the etching pattern between the first region and the second region or between the second regions. 청구항 3에 있어서,The method of claim 3, 상기 갭 필링 물질은,The gap filling material is, 에폭시 또는 아크릴 레이트를 주재로 하는 물질을 포함한 감광성 고분자 물질인 것을 특징으로 하는 리드프레임.A lead frame comprising a photosensitive polymer material including a material based on epoxy or acrylate. 리드프레임 원소재에 에칭패턴을 구현하여 다이패드패턴 및 IO패드 패턴을 형성하는 제 1 단계와;A first step of forming a die pad pattern and an IO pad pattern by implementing an etching pattern on the lead frame raw material; 상기 에칭패턴에 갭필링 물질을 충진하는 제 2 단계와;Filling a gap filling material into the etching pattern; 상기 다이패드패턴 및 IO패드 패턴의 상부면 및 측면부를 둘러싸는 구조로 도금 또는 유기코팅이 형성되되, 상기 측면부의 도금 또는 유기코팅은 상기 에칭패턴의 깊이보다 작은 길이로 구현하는 제 3 단계;A third step in which plating or organic coating is formed in a structure surrounding the top and side surfaces of the die pad pattern and the IO pad pattern, wherein the plating or the organic coating of the side part has a length smaller than the depth of the etching pattern; 를 포함하여 수행하는 것을 특징으로 하는 리드프레임의 제조방법.Lead frame manufacturing method characterized in that it comprises a. 청구항 5에 있어서,The method according to claim 5, 상기 제 1 단계는,The first step is, 상기 리드프레임 원소재의 양면 또는 단면에 감광성물질을 도포하고, 노광 현상, 에칭을 실시하는 것을 특징으로 하는 리드프레임의 제조방법.A photosensitive material is coated on both surfaces or end surfaces of the lead frame raw material, and exposure development and etching are performed. 청구항 5에 있어서,The method according to claim 5, 상기 제 2 단계는,The second step, 에폭시 또는 아크릴 레이트를 주재로 하는 물질을 포함한 감광성 고분자 물질을 도포하고 경화시켜 형성하는 것을 특징으로 하는 리드프레임의 제조방법.A method of manufacturing a lead frame, characterized in that the coating is formed by coating and curing a photosensitive polymer material including a material based on epoxy or acrylate. 청구항 5에 있어서,The method according to claim 5, 상기 제 2 단계는,The second step, 충진되는 부분의 높이를 충진 양과 경과 조건을 조절하여 단차를 두고 충진 시키는 것을 특징으로 하는 리드프레임의 제조방법.Lead frame manufacturing method characterized in that the filling step by adjusting the filling amount and the elapsed conditions the height of the portion to be filled. 청구항 5에 있어서,The method according to claim 5, 상기 제 2 단계는,The second step, 갭필링 물질을 양면 또는 단면에 도포하고, 노광/현상을 통해 충진되는 부분의 폭을 조정하여 충진 시키는 것을 특징으로 하는 리드프레임의 제조방법.A method of manufacturing a lead frame, characterized in that the gap filling material is applied to both sides or one end face and the width of the portion to be filled is adjusted by exposure / development. 청구항 5에 있어서,The method according to claim 5, 상기 제 3 단계는,The third step, 도금재로 Ni, Pd, Au, Sn, Ag, Co, Cu 중에서 단일 성분 또는 2원이나 3원의 합금층을 사용하고, 단층 혹은 복층으로 도금되도록 하는 것을 특징으로 하는 리드 프레임의 제조방법.A method for producing a lead frame, characterized in that a single component or a two- or three-membered alloy layer is used as a plating material in Ni, Pd, Au, Sn, Ag, Co, Cu, to be plated in a single layer or a double layer. 청구항 5에 있어서,The method according to claim 5, 상기 리드프레임의 제조방법은,The manufacturing method of the lead frame, 상기 제 3 단계 후 갭필링 재료를 제거하는 제 4 단계;A fourth step of removing the gapfill material after the third step; 를 더욱 포함하여 수행하는 것을 특징으로 하는 리드프레임의 제조방법.Lead frame manufacturing method characterized in that it further comprises. 청구항 11에 있어서,The method of claim 11, 상기 리드프레임의 제조방법은,The manufacturing method of the lead frame, 상기 제 3 단계 직후 또는 상기 제 4 단계 직후 하부에서 에칭하는 하부에칭단계;A lower etching step of etching immediately after the third step or immediately after the fourth step; 를 더욱 포함하여 수행하는 것을 특징으로 하는 리드프레임의 제조방법.Lead frame manufacturing method characterized in that it further comprises. 청구항 12에 있어서,The method according to claim 12, 상기 리드프레임의 제조방법은,The manufacturing method of the lead frame, 상기 하부에칭단계 직후 하부에 도금 및 유기 코팅을 하는 도금코팅단계;A plating coating step of plating and organic coating on the lower part immediately after the lower etching step; 를 더욱 포함하여 수행하는 것을 특징으로 하는 리드프레임의 제조방법.Lead frame manufacturing method characterized in that it further comprises. 리드프레임 원소재의 단면 또는 양면에 형성되는 다이패드패턴인 제1영역과 와이어 본딩이 되는 다수의 I/O패턴인 제2영역; 상기 다이패드패턴 및 IO패드 패턴은 리드프레임 원소재의 오목한 에칭패턴으로 구분되며, 상기 다이패드패턴 및 IO패드 패턴의 상부면 및 측면부를 둘러싸는 구조로 도금 또는 유기코팅이 형성되되, 상기 측면부의 도금 또는 유기코팅은 상기 에칭패턴의 깊이보다 작은 길이로 구현되는 리드프레임과,A first region, which is a die pad pattern formed on one or both surfaces of the lead frame raw material, and a second region, which is a plurality of I / O patterns that are wire bonded; The die pad pattern and the IO pad pattern are divided into concave etching patterns of the lead frame material, and the plating or organic coating is formed to surround the top and side portions of the die pad pattern and the IO pad pattern. Plating or organic coating is a lead frame implemented with a length less than the depth of the etching pattern, 상기 제 1 영역에 실장되는 반도체 칩과;A semiconductor chip mounted in the first region; 상기 제 2 영역에 연결되는 와이어 본딩부와;A wire bonding part connected to the second area; 상기 제 1 영역과 상기 제 2 영역의 상부, 상기 반도체 칩, 상기 와이어 본딩부를 덮도록 몰딩된 것을 특징으로 하는 반도체 패키지.The semiconductor package is molded to cover the upper portion of the first region and the second region, the semiconductor chip, and the wire bonding portion. 리드프레임 원소재에 에칭패턴을 구현하여 다이패드패턴 및 IO패드 패턴을 형성하는 제 1 단계와;A first step of forming a die pad pattern and an IO pad pattern by implementing an etching pattern on the lead frame raw material; 상기 에칭패턴에 갭필링 물질을 충진하는 제2단계와;Filling a gap filling material into the etching pattern; 상기 다이패드패턴 및 IO패드 패턴의 상부면 및 측면부를 둘러싸는 구조로 도금 또는 유기코팅이 형성되되, 상기 측면부의 도금 또는 유기코팅은 상기 에칭패턴의 깊이보다 작은 길이로 구현하는 제 3 단계;A third step in which plating or organic coating is formed in a structure surrounding the top and side surfaces of the die pad pattern and the IO pad pattern, wherein the plating or the organic coating of the side part has a length smaller than the depth of the etching pattern; 상기 제 3 단계 후 칩을 실장하는 제 4 단계와;A fourth step of mounting the chip after the third step; 상기 제 4 단계 후 와이어 본딩하는 제 5 단계와;A fifth step of wire bonding after the fourth step; 상기 제 5 단계 후 몰딩하는 제 6 단계;A sixth step of molding after the fifth step; 를 포함하여 수행하는 것을 특징으로 하는 반도체 패키지의 제조방법.Method of manufacturing a semiconductor package comprising the step of performing. 청구항 15에 있어서,16. The method of claim 15, 상기 반도체 패키지의 제조방법은,The manufacturing method of the semiconductor package, 상기 제 6 단계 후 하부를 도금 하는 제 7 단계;A seventh step of plating a lower part after the sixth step; 를 더욱 포함하여 수행하는 것을 특징으로 하는 반도체 패키지의 제조방법.Method of manufacturing a semiconductor package, characterized in that further comprising. 청구항 16에 있어서,18. The method of claim 16, 상기 반도체 패키지의 제조방법은,The manufacturing method of the semiconductor package, 상기 제 3 단계 직후 또는 상기 제 6 단계 직후 하부에서 에칭하는 하부에칭단계;A lower etching step of etching at the bottom immediately after the third step or immediately after the sixth step; 를 더욱 포함하여 수행하는 것을 특징으로 하는 반도체 패키지의 제조방법.Method of manufacturing a semiconductor package, characterized in that further comprising.
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US7060535B1 (en) * 2003-10-29 2006-06-13 Ns Electronics Bangkok (1993) Ltd. Flat no-lead semiconductor die package including stud terminals

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