KR101168412B1 - Leadframe and method of manufacturig same - Google Patents

Leadframe and method of manufacturig same Download PDF

Info

Publication number
KR101168412B1
KR101168412B1 KR1020090114287A KR20090114287A KR101168412B1 KR 101168412 B1 KR101168412 B1 KR 101168412B1 KR 1020090114287 A KR1020090114287 A KR 1020090114287A KR 20090114287 A KR20090114287 A KR 20090114287A KR 101168412 B1 KR101168412 B1 KR 101168412B1
Authority
KR
South Korea
Prior art keywords
lead
die pad
metal
horizontal
plating
Prior art date
Application number
KR1020090114287A
Other languages
Korean (ko)
Other versions
KR20110057747A (en
Inventor
박충식
이형의
천현아
엄새란
Original Assignee
엘지이노텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지이노텍 주식회사 filed Critical 엘지이노텍 주식회사
Priority to KR1020090114287A priority Critical patent/KR101168412B1/en
Priority to TW099137792A priority patent/TWI430418B/en
Priority to PCT/KR2010/007730 priority patent/WO2011055984A2/en
Publication of KR20110057747A publication Critical patent/KR20110057747A/en
Application granted granted Critical
Publication of KR101168412B1 publication Critical patent/KR101168412B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은, 수직부와 수평부로 구성된 리드부; 절연재료로 구성된 지지부에 의해 상기 리드부와 단락된 다이패드부; 상기 다이패드부와 인접한 위치이며, 상기 리드부의 수평부 상면에 형성된 이너 리드; 상기 리드부의 수직부 하면에 형성된 아우터 리드; 및 상기 리드부와 인접한 위치이며, 상기 다이패드부 상에 형성된 금속부를 포함하되, 상기 이너리드는, 상기 다이패드부 방향의 수평부 측면을 감싸도록 연장되거나, 상기 수평부 측면과 갭 (gap)을 두고 형성된 것을 특징으로 하는 리드 프레임 및 그 제조 방법에 관한 것이다. 이에 의해, 미세한 회로패턴으로 인한 와이어 길이 감소 및 라우터빌리티 (Routability) 로 인한 플립칩 본딩을 가능하게 한다. 특히, 환경에 따른 변화로 인한 리드 부재로 사용되는 구리의 인접 부재와의 전기적 도통을 방지하고, 양면 에칭으로 패키지의 두께를 감소시키며, 리드부와 몰딩재 사이의 절연층에 의해 워페이지 방지 및 내구성을 향상시킨다. 또한, 공정중 무전해 도금층을 형성하여 정류기를 사용할 필요없이, 도금 편차가 적고 도금 막 조직이 우수한 미세패턴 도금을 구현할 수 있다.The present invention, the lead portion consisting of a vertical portion and a horizontal portion; A die pad section shorted to the lead section by a support section made of an insulating material; An inner lead positioned adjacent the die pad portion and formed on an upper surface of the horizontal portion of the lead portion; An outer lead formed on a lower surface of the vertical portion of the lead portion; And a metal part formed on the die pad part adjacent to the lead part, wherein the inner lead extends to surround a horizontal part side in the direction of the die pad part, or a gap with the horizontal part side. The present invention relates to a lead frame and a method of manufacturing the same. This enables flip chip bonding due to wire length reduction and routerability due to the fine circuit pattern. In particular, it prevents electrical conduction with adjacent members of copper used as lead members due to changes in the environment, reduces the thickness of the package by double-sided etching, and prevents warpage by the insulating layer between the lead portion and the molding material. Improves durability. In addition, an electroless plating layer may be formed during the process, thereby eliminating the need for using a rectifier, thereby achieving micropattern plating with less plating variation and excellent plating film structure.

반도체 칩 패키지, 지지부, 와이어, 리드 프레임 Semiconductor Chip Packages, Supports, Wires, Lead Frames

Description

리드 프레임 및 그 제조 방법{LEADFRAME AND METHOD OF MANUFACTURIG SAME}LEAD FRAME AND METHOD OF MANUFACTURING THEREOF {LEADFRAME AND METHOD OF MANUFACTURIG SAME}

본 발명은 리드 프레임 및 그 제조 방법에 관한 것이다.The present invention relates to a lead frame and a method of manufacturing the same.

반도체 패키징이란 웨이퍼 공정에 의해 만들어진 개개의 칩 (Chip)을 실제 전자 부품으로써 사용할 수 있도록 전기적 연결을 해주고, 외부의 충격에 보호되도록 밀봉 포장해 주는 공정을 말한다.Semiconductor packaging refers to a process in which individual chips made by the wafer process are electrically connected so that they can be used as actual electronic components, and sealed and packaged to protect against external impact.

보통 웨이퍼 한 장에는 동일한 전기 회로가 인쇄된 칩이 수십 개에서 혹은 수백개까지 만들어진다. 이러한 개개의 칩은 그 자체만으로는 전자 부품으로서의 역할을 수행할 수 없다. 따라서 외부로부터 전기 신호를 공급받아 칩 내부에서 가동된 전기 신호를 전달해 주기 위해 외부와 연결되는 전기선을 만들어 주어야 한다. 또한, 칩은 매우 미세한 회로를 담고 있기 때문에 습기, 먼지 및 외부의 충격에 쉽게 손상될 수 있다. 결국, 웨이퍼 표면에 형성된 칩 자체는 전자 부품으로 인쇄 회로 기판 (PCB)에 실장 되지 전까지 완전한 제품이라고 볼 수 없다. 따라서 웨이퍼 상의 칩에 전기적 연결선을 만들어 주고 외부 충격에 견디도록 밀봉 포장해 주어 완전한 개별 전자 소자로서의 역할을 수행할 수 있도록 칩을 최종 제품화하는 공정이 패키징 공정이다. Typically, a single wafer is made from dozens or even hundreds of chips printed with the same electrical circuit. These individual chips cannot, by themselves, serve as electronic components. Therefore, it is necessary to make an electric cable connected to the outside in order to receive the electrical signal from the outside to deliver the electrical signal operated inside the chip. In addition, chips contain very fine circuitry, which can be easily damaged by moisture, dust and external shocks. After all, the chip itself on the wafer surface is not a complete product until it is mounted on a printed circuit board (PCB) as an electronic component. Therefore, the packaging process is to finalize the chip to make electrical connections to the chip on the wafer and seal the packaging to withstand external shocks so that the chip can serve as a complete individual electronic device.

또한, 반도체 패키지 제조에 있어 리드 프레임은 칩 실장 및 신호 전달 역할을 하는 입출력 수단을 공급하는 중요한 역할을 하고 있으며, 고집적된 신호 전달을 위한 다양한 리드 프레임의 형태가 개발되고 있다.In addition, in manufacturing a semiconductor package, a lead frame plays an important role in supplying input / output means for chip mounting and signal transmission, and various types of lead frames for highly integrated signal transmission have been developed.

일반적으로 제작되는 리드 프레임의 형태는 에칭 기법 혹은 스탬핑법을 이용하여 다이패드 및 리드부를 형성한다. 그러나 기존의 리드 프레임의 제작방법으로는 반도체의 고집적화를 위하여 필요한 다열 리드 형성이 용이하지 않다.In general, the shape of a lead frame manufactured is a die pad and a lead portion using an etching method or a stamping method. However, the conventional method of manufacturing the lead frame is not easy to form a multi-row lead required for high integration of the semiconductor.

또한, 최근에 개발되고 있는 2단 에칭을 이용하여 제조된 리드 프레임은 이너리드의 구현 피치를 감소시키는 데 한계가 존재하여 구현할 수 있는 리드 핀 (lead pin) 의 수가 제한된다. 더욱이 다이패드부와 리드부와의 간격을 유지시키며 리드 프레임을 지지하는 지지부가 얇은 폴리이미드 막으로 구성되어 지지력이 약한 단점이 있다. In addition, a lead frame manufactured using a recently developed two-stage etching has a limit in reducing an implementation pitch of an inner lead, thereby limiting the number of lead pins that can be implemented. Furthermore, there is a disadvantage in that the supporting force is weak because the support portion for supporting the lead frame while keeping the gap between the die pad portion and the lead portion is composed of a thin polyimide film.

특히, 도금을 수행한 후, 에칭을 하는 경우, 속도가 빠른 전해 도금을 실시하게 되는데, 이러한 전해도금은 미세도금 패턴이 어렵고 도금 막 조직이 우수하지 못하며, 도금 편차를 줄일 수 없었으며, 정류기가 필요하였다.Particularly, in the case of etching after plating, high-speed electroplating is performed. Such electroplating is difficult to form a fine plating pattern, is not excellent in the structure of the plating film, and the plating variation cannot be reduced. Needed.

더욱이, 리드 프레임의 회로패턴, 즉 리드부의 재료로 일반적으로 사용되는 구리는, 주변의 온도, 습도 등의 환경 변화에 대해 길이가 팽창되는 경우가 있다. 그러나 반도체 패키지와 같은 정밀한 구조에 있어서, 이러한 리드부의 길이 팽창은 서로 단락되어야 하는 다이패드부 또는 다른 리드부에 전기적으로 도통될 수 있는 위험이 발생시킨다.Moreover, the copper pattern generally used as a circuit pattern of the lead frame, that is, the material of the lead portion, may be expanded in length with respect to environmental changes such as ambient temperature and humidity. However, in a precise structure such as a semiconductor package, such length expansion of the lead portion creates a risk of being electrically connected to the die pad portion or another lead portion to be shorted to each other.

본 발명은 상술한 문제를 해결하기 위하여 안출된 것으로, 본 발명의 목적은, 더욱 미세한 회로패턴을 구현하며, 환경변화에 따른 리드부의 팽창을 방지하고, 도금 편차가 적고 도금 막 조직이 우수한 미세패턴 도금을 구현하는 리드 프레임 및 그 제조 방법을 제공하는 데 있다.The present invention has been made to solve the above-described problems, the object of the present invention, to implement a finer circuit pattern, to prevent the expansion of the lead portion due to environmental changes, the micro-pattern excellent in the plating film thickness and excellent plating film structure The present invention provides a lead frame for implementing plating and a method of manufacturing the same.

본 발명에 따른 리드 프레임은, 수직부와 수평부로 구성된 리드부; 절연재료로 구성된 지지부에 의해 상기 리드부와 단락된 다이패드부; 상기 다이패드부와 인접한 위치이며, 상기 리드부의 수평부 상면에 형성된 이너 리드; 상기 리드부의 수직부 하면에 형성된 아우터 리드; 및 상기 다이패드부 상면 또는 하면에 형성된 금속부를 포함하되, 상기 이너리드는, 상기 다이패드부 방향의 수평부 측면을 감싸도록 연장되거나, 상기 수평부 측면과 갭 (gap)을 두고 형성된 것을 특징으로 하여, 리드부의 팽창을 막아 인접한 다이패드부 또는 다른 리드부의 전기적 접속을 방지한다.Lead frame according to the invention, the lead portion consisting of a vertical portion and a horizontal portion; A die pad section shorted to the lead section by a support section made of an insulating material; An inner lead positioned adjacent the die pad portion and formed on an upper surface of the horizontal portion of the lead portion; An outer lead formed on a lower surface of the vertical portion of the lead portion; And a metal part formed on an upper surface or a lower surface of the die pad part, wherein the inner lead extends to surround the horizontal part side in the direction of the die pad part, or is formed to have a gap with the horizontal part side. This prevents expansion of the lead portion and prevents electrical connection of adjacent die pad portions or other lead portions.

특히, 상기 금속부는, 상기 다이패드부 상면의 금속부는, 상기 리드부 방향의 다이패드부의 측면을 감싸도록 연장되거나, 상기 다이패드부의 측면과 갭을 두고 형성된 것을 특징으로 하여, 다이패드부의 팽창을 막아 인접한 다른 리드부의 전기적 접속을 방지한다.In particular, the metal portion, the metal portion on the upper surface of the die pad portion is extended to surround the side of the die pad portion in the direction of the lead portion, or formed with a gap with the side surface of the die pad portion, the expansion of the die pad portion To prevent electrical connection of other adjacent leads.

또한, 상기 다이패드부는 단차부를 가지며, 상기 다이패드부 상면의 금속부 는 상기 단차부의 상부에 형성되며, 상기 리드 프레임은, 상기 다이패드부의 단차부의 하부에 형성된 금속부를 더 포함하는 것을 특징으로 하여, 반도체 칩을 실장시 부피를 줄일 수 있으며, 열전도도를 향상시킨다.In addition, the die pad portion has a stepped portion, the metal portion of the upper surface of the die pad portion is formed on the stepped portion, the lead frame further comprises a metal portion formed below the stepped portion of the die pad portion In addition, the semiconductor chip can be reduced in volume and improve thermal conductivity.

여기서, 상기 리드 프레임은, 상기 단차부 상부의 금속부와 단차부 하부의 금속부를 연결하도록 상기 단차부에 형성된 금속부를 더 포함하는 것을 특징으로 하여, 열전도도를 더욱 향상시킬 수 있다.Here, the lead frame may further include a metal part formed on the stepped portion to connect the metal part of the upper portion of the stepped portion to the metal part of the lower portion of the stepped portion, thereby further improving thermal conductivity.

또한, 상기 리드 프레임은, 상기 리드부의 수평부 및 지지부의 상면에 형성된 절연층을 더 포함하는 것을 특징으로 하여, 내구성을 향상시키고 워페이지 현상을 방지할 수 있다.In addition, the lead frame may further include an insulating layer formed on the horizontal portion of the lead portion and the upper surface of the support portion, thereby improving durability and preventing warpage phenomenon.

본 발명에 따른 리드 프레임 제조 방법은, (a) 금속기판 하면에 하프 에칭을 수행하여 절연부홈, 다이패드부, 및 리드부를 형성하는 단계; (b) 상기 절연부홈에 절연재료를 채워 지지부를 형성하는 단계; (c) 상기 금속기판의 상면을 에칭하여 상기 리드부와 상기 다이패드부를 단락시키는 단계; (d) 상기 리드부 및 다이패드부의 상, 하면에 무전해 도금을 실시하여 이너리드, 아우터 리드, 및 다이패드 금속부를 형성하는 단계를 포함하는 것을 특징으로 한다.According to the present invention, a method of manufacturing a lead frame includes: (a) forming an insulating part groove, a die pad part, and a lead part by performing half etching on a lower surface of a metal substrate; (b) forming a supporting part by filling an insulating material in the insulating part groove; (c) etching the upper surface of the metal substrate to short-circuit the lead portion and the die pad portion; (d) electroless plating the upper and lower surfaces of the lead portion and the die pad portion to form an inner lead, an outer lead, and a die pad metal portion.

또한, 상기 (d) 단계는, 상기 리드부, 절연부, 및 다이패드부의 상면에 절연재를 도포하여 포토리소그래피 공정을 통해 도금 마스크를 형성한 후, 무전해 도금을 실시하는 단계인 것을 특징으로 한다.The step (d) may include applying an insulating material to the upper surface of the lead part, the insulating part, and the die pad part to form a plating mask through a photolithography process, and then performing electroless plating. .

또한, 상기 (d) 단계는, 상기 다이패드부에 인접한 상기 리드부의 측면을 감싸거나, 상기 측면과 갭을 두도록 도금하여 이너리드를 형성하는 단계인 것을 특징 으로 한다.In addition, the step (d) is characterized in that the step of forming an inner lead by wrapping the side of the lead portion adjacent to the die pad portion, or plated to leave a gap with the side.

그리고 상기 (b) 단계와 (c) 단계 사이에, 상기 금속기판의 상하면을 에칭하여 두께를 감소시키는 단계를 더 포함하는 것을 특징으로 한다.And between the step (b) and (c), further comprising the step of reducing the thickness by etching the upper and lower surfaces of the metal substrate.

본 발명에 의해, 미세한 회로패턴으로 인한 와이어 길이 감소 및 라우터빌리티 (Routability) 로 인한 플립칩 본딩을 가능하게 한다. 특히, 환경에 따른 변화로 인한 리드 부재로 사용되는 구리의 인접 부재와의 전기적 도통을 방지하고, 양면 에칭으로 패키지의 두께를 감소시키며, 리드부와 몰딩재 사이의 절연층에 의해 워페이지 방지 및 내구성을 향상시킨다. 또한, 공정중 무전해 도금층을 형성하여 정류기를 사용할 필요없이, 도금 편차가 적고 도금 막 조직이 우수한 미세패턴 도금을 구현할 수 있다.By the present invention, it is possible to reduce the wire length due to the fine circuit pattern and flip chip bonding due to the routerability. In particular, it prevents electrical conduction with adjacent members of copper used as lead members due to changes in the environment, reduces the thickness of the package by double-sided etching, and prevents warpage by the insulating layer between the lead portion and the molding material. Improves durability. In addition, an electroless plating layer may be formed during the process, thereby eliminating the need for using a rectifier, thereby achieving micropattern plating with less plating variation and excellent plating film structure.

이하에서는 첨부한 도면을 참조하여 바람직한 일 실시형태에 따른 리드 프레임 및 그 제조 방법에 대해서 상세히 설명한다. 다만, 실시형태를 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다.Hereinafter, with reference to the accompanying drawings will be described in detail a lead frame and a manufacturing method according to a preferred embodiment. In the following description, well-known functions or constructions are not described in detail to avoid unnecessarily obscuring the subject matter of the present invention.

또한, 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다. In addition, the size of each component in the drawings may be exaggerated for the sake of explanation and does not mean a size actually applied.

도 1a 내지 도 1l 는 본 발명의 일 실시형태에 따른 리드 프레임을 이용한 반도체 칩 패키징 제조 방법의 순서도이다.1A to 1L are flowcharts of a method for manufacturing a semiconductor chip packaging using a lead frame according to an embodiment of the present invention.

도 1a에 도시된 바와 같이, 회로 주체가 되는 금속기판 (110)을 준비한다. 이 금속기판 (110)은 구리 (Cu)가 바람직하나. 전도성 물질인 구리 합금, 철 (Fe), 철 합금 등의 금속부재를 사용할 수도 있다. 여기서 사용될 금속기판 (110)의 두께는 10mil (1mil = 1,000분의 1인치) 이하가 바람직하며, 5mil 이하가 더욱 바람직하다. As shown in FIG. 1A, a metal substrate 110 serving as a circuit main body is prepared. The metal substrate 110 is preferably copper (Cu). Metal members, such as copper alloy, iron (Fe), and an iron alloy which are conductive materials, can also be used. The thickness of the metal substrate 110 to be used here is preferably 10 mils (1 mil = 1 / 1,000 inch) or less, more preferably 5 mils or less.

여기서, 금속기판 (110)의 상부 및 하부에 포토 레지스트 (120)가 형성된다. 이 경우, 포토 레지스트 (120)는 액체 타입의 포토 레지스트 (120) (LPR: Liquid Photo Resist), 필름 타입의 포토 레지스트 (120) (DFR: Dry Film Resist) 등으로 형성될 수 있다. 이러한 금속기판 (110)의 상부 및 하부 각각에 포토마스크를 이용한 포토리소그래피 공정으로 포토 레지스트 (120)가 노광 및 현상된다.Here, photoresist 120 is formed on the upper and lower portions of the metal substrate 110. In this case, the photoresist 120 may be formed of a liquid type photoresist 120 (LPR: Liquid Photo Resist), a film type photoresist 120 (DFR: Dry Film Resist), or the like. The photoresist 120 is exposed and developed by a photolithography process using a photomask on each of the upper and lower portions of the metal substrate 110.

또한, 포토 레지스트 (120)의 도포는 금속기판 (110)의 하면에만 도포할 수도 있으나, 상면의 부재를 보호하기 위해 양면 도포가 바람직하다.In addition, although the application of the photoresist 120 may be applied only to the lower surface of the metal substrate 110, in order to protect the upper surface member, double-sided coating is preferable.

그 후, 도 1b에 도시된 바와 같이 하프 에칭을 수행하여 절연부홈 (130), 다이패드부 (140), 및 리드부 (150)를 형성한다. 도시된 절연부홈 (130), 다이패드부 (140), 및 리드부 (150)는 아직 분리된 상태가 아니다. 여기서 하프 에칭의 깊이는 공정의 안정성을 위해 금속기판의 3분의 2 이상의 두께를 에칭하는 것이 바람직하다. Thereafter, as shown in FIG. 1B, half etching is performed to form the insulation part groove 130, the die pad part 140, and the lead part 150. The insulator groove 130, the die pad portion 140, and the lead portion 150 are not separated yet. Here, the depth of the half etching is preferably etched more than two thirds of the thickness of the metal substrate for the stability of the process.

그리고 도 1c에 도시된 바와 같이, 절연부홈에 RCC, PSR 과 같은 절연재 (160)를 도포한 후, RCC 를 프레스 공정 후 연마하거나 PSR 도포 후 노광 현상하여 도 1d와 같이 지지부 (170)를 형성한다. As shown in FIG. 1C, after applying an insulating material 160 such as RCC and PSR to the insulating groove, the RCC is polished after the pressing process or exposed after the PSR coating to form the support 170 as shown in FIG. 1D. .

그 후, 도 1e 에 도시된 바와 같이, 금속기판 (110)의 양면을 전체 에칭하여 두께를 감소시킨다. 이와 같이 금속기판 (110)의 두께를 감소시켜 미세회로패턴을 구현한다. Thereafter, as shown in FIG. 1E, both surfaces of the metal substrate 110 are etched to reduce thickness. As described above, the thickness of the metal substrate 110 is reduced to realize the fine circuit pattern.

그 후, 금속기판 (110)의 상면에 회로패턴을 형성하기 위해 포토레지스트 (120) 를 금속기판 (110)의 상면과 하면 (또는 상면에만 도포가능)에 도포하고, 포토마스크를 이용한 포토리소그래피 공정 (노광, 현상)을 수행하여, 도 1f 에 도시된 바와 같이, 원하는 회로패턴에 대응하는 포토레지스트(120) 패턴을 형성한다. Thereafter, in order to form a circuit pattern on the upper surface of the metal substrate 110, the photoresist 120 is applied to the upper and lower surfaces (or only to the upper surface) of the metal substrate 110, and a photolithography process using a photomask. (Exposure, development) is performed to form a photoresist 120 pattern corresponding to the desired circuit pattern, as shown in Fig. 1F.

그리고 에칭을 수행하고 포토레지스트 (120)를 박리하여, 도 1g 에 도시된 바와 같이, 회로패턴을 형성하고 다이패드부에 일정 깊이의 홈을 형성한다. 또한, 이러한 에칭을 통해 리드부 (150)와 다이패드부 (140)를 절연부 (170)를 사이에 두고 이격 (또는 단락이라고 지칭할 수도 있음) 시킨다. 이와 같이 에칭된 리드 프레임을 상부에서 보는 경우, 리드부 상면의 형태가 회로패턴을 구성하게 된다. 또한, 리드부 (150)는 다이패드부 (140)와 이격되고 수평방향으로 연장된 구조를 갖는 수평부 (150a) 및 수평부(150a)와 일체를 이루며 수직방향으로 연장된 구조를 갖는 수직부 (150b)로 구성되며, 다이패드부 (140)는 반도체 홈에 의해 단차부를 형성함으로써 단차부 상부 (140a) 및 단차부 하부 (140b)로 이루어진 형태를 갖는다. 이로 인해, 다이패드부 (140)의 홈, 즉 단차부 하부 (140b) 상에 반도체 칩 (220) 이 실장되는 경우, 반도체 패키지의 사이즈를 감소시키고, 내구성을 증가시킬 수 있다.Then, etching is performed and the photoresist 120 is peeled off, as shown in FIG. 1G, a circuit pattern is formed, and grooves having a predetermined depth are formed in the die pad portion. In addition, through the etching, the lead part 150 and the die pad part 140 are spaced apart (or may be referred to as a short circuit) with the insulating part 170 interposed therebetween. When the lead frame etched in this way is viewed from above, the shape of the upper surface of the lead portion constitutes a circuit pattern. In addition, the lead portion 150 is a vertical portion having a structure extending in the vertical direction integral with the horizontal portion 150a and the horizontal portion 150a having a structure spaced apart from the die pad portion 140 and extending in the horizontal direction. The die pad 140 is formed of a stepped portion formed by a semiconductor groove, and has a form consisting of a stepped portion upper portion 140a and a stepped portion lower portion 140b. For this reason, when the semiconductor chip 220 is mounted on the groove of the die pad part 140, that is, the lower part of the stepped part 140b, the size of the semiconductor package may be reduced and durability may be increased.

그 다음, 도 1h에 도시된 바와 같이, 리드부 (150)의 수평부 (150a), 다이패드부 (140), 및 지지부 (170) 중 노출된 부분상에 PSR 을 도포하여 절연층 (180)을 형성한다. 이와 같이 형성된 절연층은 리드 프레임의 물리적 강도를 증가시키고 몰 딩이 디라미네이션 되는 것을 방지한다. Next, as shown in FIG. 1H, the PSR is applied to the exposed portion of the horizontal portion 150a, the die pad portion 140, and the support portion 170 of the lead portion 150 to form the insulating layer 180. To form. The insulating layer thus formed increases the physical strength of the lead frame and prevents the molding from being laminated.

그 후, 절연층 (180)을 포토리소그래피 공정 (노광, 현상)을 통해 도 1i에 도시된 바와 같이, 도금 마스크를 형성한다. Thereafter, the insulating layer 180 is formed through a photolithography process (exposure, development) to form a plating mask, as shown in FIG. 1I.

그리고 도 1j에 도시된 바와 같이, 리드부 (150) 및 다이패드부 (140)의 상, 하면에 무전해 도금을 실시하여 이너리드 (190a), 아우터 리드 (190b), 및 다이패드 금속부 (195a, 195b, 및 195c)를 형성한다. 구체적으로, 본 단계는 전 단계에서 에칭으로 인해 리드부 (150)와 다이패드부 (140)가 이격 되어 있기 때문에, 전해 도금은 가능하지 않으며, 무전해 도금만이 가능하다. 따라서, 무전해 도금으로 인해 전해 도금에 쓰이는 정류기가 필요 없으며, 무전해 도금의 특성으로 인해 미세패턴 도금에 유리하며, 도금 막 조직이 우수하고 도금 편차를 줄일 수 있다. 또한, 도금 처리는 니켈 (Ni) 도금 후, 금 (Au) 도금을 형성할 수도 있다. 또한, Ni 도금층 위로 팔라듐 (Pd), Au 을 순차로 도금할 수도 있다. 또한, Ni, Pd, Au 중 하나 이상을 Ag 로 대치할 수 있다.As shown in FIG. 1J, electroless plating is applied to the upper and lower surfaces of the lead part 150 and the die pad part 140 to form an inner lead 190a, an outer lead 190b, and a die pad metal part ( 195a, 195b, and 195c). Specifically, since the lead part 150 and the die pad part 140 are separated from each other by etching in the previous step, electrolytic plating is not possible, and only electroless plating is possible. Therefore, it is not necessary to use a rectifier for electrolytic plating due to electroless plating, and is advantageous for micropattern plating due to the characteristics of electroless plating. The plating film structure is excellent and plating deviation can be reduced. In addition, the plating treatment may form gold (Au) plating after nickel (Ni) plating. Further, palladium (Pd) and Au may be sequentially plated on the Ni plating layer. In addition, one or more of Ni, Pd and Au can be replaced with Ag.

특히, 이너리드 (190a)와 다이패드 금속부 (195a 및 195b)의 다양한 구조를 도 2에 나타낸다.In particular, various structures of the inner lead 190a and the die pad metal portions 195a and 195b are shown in FIG.

도 2를 참조하면, 우선 도 2a 는 이너리드 (190a) 가 리드부 (150)의 수평부 (150a) 일 단의 측면을 감싸는 구조와, 다이패드 금속부 (195a)가 다이패드부 (140)의 일 단 또는 양단 (미도시)의 측면을 감싸도록 다이패드부 단차부 상부 (140a) 상에 형성된 구조를 나타낸다. 여기서, 리드부 (150)의 수평부 (150a)의 일 단은 다이패드부 (140) 방향의 일 단이다. 또한, 다이패드부 (140)의 일 단은 리드부 (150) 방향의 일단이며, 양단은 리드부 (150)가 다이패드부 (140)의 양 방향에 존재하는 경우이다. 이러한 구조는, 제조 공정 1i에서 도금 마스크를 형성하는 경우, 상기 수평부 (150a)의 일단과 다이패드부 (140)의 일단 또는 양단의 측면 부분을 더 노출시키도록 형성한 후, 공정 1j에서 이와 같이 노출된 측면을 무전해 도금함으로써 형성할 수 있다. Referring to FIG. 2, first, FIG. 2A illustrates a structure in which an inner lead 190a surrounds a side surface of one end of a horizontal portion 150a of the lead portion 150, and a die pad metal portion 195a includes a die pad portion 140. It shows a structure formed on the upper portion of the die pad stepped portion 140a so as to surround the side of one or both ends (not shown). Here, one end of the horizontal portion 150a of the lead portion 150 is one end in the direction of the die pad portion 140. In addition, one end of the die pad part 140 is one end in the direction of the lead part 150, and both ends are cases where the lead part 150 is present in both directions of the die pad part 140. When the plating mask is formed in the manufacturing process 1i, such a structure is formed so as to further expose one end of the horizontal portion 150a and one or both side portions of the die pad portion 140, and then in step 1j. The exposed side can be formed by electroless plating.

이와 같이 리드부 (140)와 다이패드부 (140)의 측면을 감싸도록 도금을 하는 경우, 리드 프레임의 신뢰성을 향상시킬 수 있다. 왜냐하면, 금속기판 (110)의 재료로서 통상 사용되는 구리는 주변의 환경, 예를 들어, 온도, 습도 등에 의해 열팽창되어 길이가 늘어나 리드부 (150)와 다이패드부 (140) 간, 또는 인접한 또 다른 리드부 (140) 간의 전기적 도통으로 인해 고장이 나는 위험이 있기 때문이다. 따라서, 구리의 측면부를 도금층으로 고정시킴으로써 이와 같은 고장을 방지할 수 있다.As described above, in the case where plating is performed to surround side surfaces of the lead part 140 and the die pad part 140, the reliability of the lead frame can be improved. This is because copper, which is usually used as a material of the metal substrate 110, is thermally expanded due to the surrounding environment, for example, temperature, humidity, etc., so that its length is increased, so that the lead portion 150 and the die pad portion 140 are adjacent or adjacent to each other. This is because there is a risk of failure due to electrical conduction between different lead portions 140. Therefore, such a failure can be prevented by fixing the side surface part of copper with a plating layer.

또한, 도 2b 의 구조는 이너리드 (190a)와 다이패드 금속부 (195a)가 상기 측면으로부터 일정한 갭 (gap)을 두고 형성된 경우이다. 이러한 구조는 제조 공정 중 1i 의 도금 마스크의 패턴 구조의 조절 및 ij의 무전해 도금을 통해 을 형성할 수 있다.2B is a case where the inner lead 190a and the die pad metal portion 195a are formed with a predetermined gap from the side surface. Such a structure can be formed by controlling the pattern structure of the plating mask of 1i and electroless plating of ij during the manufacturing process.

또한, 도 2c 는 다이패드 금속부 (195b)가 다이패드 (140)의 단차부 하부 (140b)에 형성된 구조를 도시하며, 도 2d 는 다이패드 금속부 (195d)가 다이패드 (140)의 단차부에 형성되어 다이패드 금속부 (195a)와 다이패드 금속부 (195b)를 연결하는 구조를 도시한다. 이러한 구조 또한, 제조 공정 중 1i 의 도금 마스크의 패턴 구조의 조절 및 ij의 무전해 도금을 통해 형성할 수 있다.2C shows a structure in which the die pad metal portion 195b is formed on the lower portion 140b of the stepped portion of the die pad 140, and FIG. 2D shows that the die pad metal portion 195d is a step of the die pad 140. The structure which is formed in the part and connects the die pad metal part 195a and the die pad metal part 195b is shown. Such a structure can also be formed through adjustment of the pattern structure of the plating mask of 1i and electroless plating of ij during the manufacturing process.

이와 같이, 다이패드부 (140)에 금속부 (195a, 195b, 및 195d)를 형성함으로써 열전도를 향상시킬 수 있다.In this way, the thermal conductivity can be improved by forming the metal portions 195a, 195b, and 195d in the die pad portion 140.

다시 도 1을 참조하여, 도 1k에 도시된 바와 같이, 반도체 칩 (220)을 실장하고 와이어 (210)로 반도체 칩 (220)과 이너리드 (190a) 및 다이패드 금속부 (195a)를 연결한다. 이러한 와이어 본딩을 통해 반도체 칩 (220)은 리드 프레임이 부착될 PCB 기판과 전기적으로 연결된다. 더욱 상세하게는, 회로패턴을 구성하는 리드부 (150)의 수평부 (150a) 상면에 형성된 도금부인 이너리드 (190a)를 통해, 리드부 (150)의 수직부 (150b) 하면에 형성된 도금부인 아우터 리드 (190b)로 전기적으로 연결된다. 그 결과, 본 발명의 미세한 회로패턴을 통해 많은 수의 입출력 신호를 송수신할 수 있다. 또한, 미세회로패턴으로 인해 반도체 칩과 리드부의 길이가 줄어들어, 와이어 길이를 감소시킴으로써 제조 비용을 절감시킨다.Referring back to FIG. 1, as shown in FIG. 1K, a semiconductor chip 220 is mounted and a wire 210 connects the semiconductor chip 220, the inner lead 190a, and the die pad metal portion 195a. . Through the wire bonding, the semiconductor chip 220 is electrically connected to the PCB substrate to which the lead frame is attached. More specifically, the plating portion formed on the lower surface of the vertical portion 150b of the lead portion 150 through the inner lead 190a, which is a plating portion formed on the upper surface of the horizontal portion 150a of the lead portion 150 constituting the circuit pattern. It is electrically connected to the outer lead 190b. As a result, a large number of input and output signals can be transmitted and received through the fine circuit pattern of the present invention. In addition, the length of the semiconductor chip and the lead portion is reduced due to the microcircuit pattern, thereby reducing the manufacturing cost by reducing the wire length.

그 후, 최종적으로 도 1l 에 도시된 바와 같이, 리드 프레임과 반도체 칩을 일괄적으로 봉지재를 이용하여 몰드 수지, EMC (Epoxy Mold Compound) (230)로 패킹처리된다.Then, finally, as shown in FIG. 1L, the lead frame and the semiconductor chip are collectively packed with a mold resin and an EMC (Epoxy Mold Compound) 230 using an encapsulant.

전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 전술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.In the foregoing detailed description of the present invention, specific examples have been described. However, various modifications are possible within the scope of the present invention. The technical spirit of the present invention should not be limited to the above-described embodiments of the present invention, but should be determined by the claims and equivalents thereof.

도 1은 본 발명의 일 실시형태에 따른 리드 프레임을 이용한 반도체 칩 패키징 제조 방법의 순서도1 is a flow chart of a semiconductor chip packaging manufacturing method using a lead frame according to an embodiment of the present invention.

도 2는 이너리드와 다이패드 금속부의 다양한 구조를 나타내는 단면도 2 is a cross-sectional view showing various structures of an inner lead and a die pad metal part;

<도면의 주요 부분에 대한 부호 설명>Description of the Related Art [0002]

110: 금속기판 115: 다이패드부110: metal substrate 115: die pad portion

120: 포토 레지스트 130: 리드부홈120: photoresist 130: lead portion groove

140: 다이패드부 140a: 다이패드 단차부 상부140: die pad portion 140a: die pad stepped portion upper portion

140b: 다이패드 단차부 하부 150: 리드부140b: lower portion of the die pad stepped portion 150: lead portion

160: 절연재 170: 지지부160: insulation material 170: support portion

180: 절연층 190a: 이너리드180: insulating layer 190a: inner lead

190b: 아우터 리드 195a, 195b, 195c,195d: 다이패드 금속부190b: outer lead 195a, 195b, 195c, 195d: die pad metal part

210: 와이어 220: 반도체 칩210: wire 220: semiconductor chip

230: EMC (Epoxy Mold Compound)230: EMC (Epoxy Mold Compound)

Claims (9)

수직방향으로 연장된 구조를 갖는 수직부 및 상기 수직부와 일체를 이루며 수평방향으로 연장된 구조를 갖는 수평부로 구성된 리드부;A lead portion comprising a vertical portion having a structure extending in a vertical direction and a horizontal portion integral with the vertical portion and having a structure extending in a horizontal direction; 절연재료로 구성된 지지부;A support made of an insulating material; 상기 지지부에 의해 상기 리드부와 이격된 다이패드부;A die pad part spaced apart from the lead part by the support part; 상기 리드부의 수평부 상면에 형성된 이너 리드; An inner lead formed on an upper surface of the horizontal portion of the lead portion; 상기 리드부의 수직부 하면에 형성된 아우터 리드; 및An outer lead formed on a lower surface of the vertical portion of the lead portion; And 상기 다이패드부 상면 또는 하면에 형성된 금속부를 포함하되,Including a metal portion formed on the upper or lower surface of the die pad portion, 상기 이너리드는, The inner lead, 상기 다이패드부 방향의 수평부 측면을 감싸도록 연장되어 형성되거나, 상기 수평부 측면과 갭 (gap)을 두고 형성된 것을 특징으로 하는 리드 프레임.The lead frame is formed to extend to surround the side of the horizontal portion in the direction of the die pad portion, or formed with a gap with the horizontal side. 제 1항에 있어서,The method of claim 1, 상기 다이패드부 상면의 금속부는, The metal portion of the upper surface of the die pad portion, 상기 리드부 방향의 다이패드부의 측면을 감싸도록 연장되어 형성되거나, 상기 다이패드부의 측면과 갭을 두고 형성된 것을 특징으로 하는 리드 프레임.The lead frame is formed to extend to surround the side of the die pad portion in the direction of the lead portion, or formed with a gap with the side of the die pad portion. 제 2항에 있어서,3. The method of claim 2, 상기 다이패드부는 단차부를 갖도록 형성되고,The die pad portion is formed to have a stepped portion, 상기 다이패드부 상면의 금속부는 상기 단차부의 상부에 형성되며,The metal portion of the upper surface of the die pad portion is formed on the stepped portion, 상기 리드 프레임은,The lead frame, 상기 단차부의 하부에 형성된 금속부를 더 포함하는 것을 특징으로 하는 리드 프레임.The lead frame further comprises a metal portion formed under the stepped portion. 제 3항에 있어서,The method of claim 3, 상기 리드 프레임은,The lead frame, 상기 단차부 상부의 금속부와 상기 단차부 하부의 금속부를 연결하도록 상기 단차부에 형성된 금속부를 더 포함하는 것을 특징으로 하는 리드 프레임.The lead frame further comprises a metal portion formed in the step portion to connect the metal portion of the upper portion and the step portion lower portion. 제 1항 내지 제 4항 중 어느 한 항에 있어서,5. The method according to any one of claims 1 to 4, 상기 리드 프레임은,The lead frame, 상기 리드부의 수평부 상면 중 상기 이너리드가 형성되지 않은 영역 및 상기 지지부의 상면에 형성된 절연층을 더 포함하는 것을 특징으로 하는 리드 프레임.And an insulating layer formed on an upper surface of the support part and a region where the inner lead is not formed among the upper surface of the horizontal part of the lead part. (a) 금속기판 하면에 하프 에칭을 수행하여 절연부홈, 다이패드부, 및 리드부를 형성하는 단계;(a) forming a dielectric part groove, a die pad part, and a lead part by performing half etching on the bottom surface of the metal substrate; (b) 상기 절연부홈에 절연재료를 채워 지지부를 형성하는 단계;(b) forming a supporting part by filling an insulating material in the insulating part groove; (c) 상기 금속기판의 상면을 에칭하여 상기 지지부를 사이에 두고 상기 리드부와 상기 다이패드부를 이격시키는 단계; 및(c) etching the upper surface of the metal substrate to space the lead portion and the die pad portion between the support portions; And (d) 상기 리드부 및 상기 다이패드부의 상, 하면에 무전해 도금을 실시하여 이너리드, 아우터 리드, 및 다이패드 금속부를 형성하는 단계를 포함하되,(d) electroless plating the upper and lower surfaces of the lead portion and the die pad portion to form an inner lead, an outer lead, and a die pad metal portion; 상기 (d) 단계에서,In step (d), 상기 이너리드의 형성은, 상기 리드부 상면에 무전해 도금을 실시하되,The inner lead may be formed by electroless plating on an upper surface of the lead portion, 상기 다이패드부를 향하는 상기 리드부의 측면을 더 감싸도록 도금하거나, 상기 다이패드부를 향하는 상기 리드부의 측면과 갭을 두도록 도금하는 것을 특징으로 하는 리드 프레임 제조 방법.Plating so as to surround the side of the lead portion toward the die pad portion, or plated so as to have a gap with the side of the lead portion facing the die pad portion. 제 6항에 있어서,The method according to claim 6, 상기 (d) 단계는,The step (d) 상기 리드부, 절연부, 및 다이패드부의 상면에 절연재를 도포하여 절연층을 형성하고, 상기 절연층을 포토리소그래피 공정을 통해 도금 마스크로 형성한 후, 무전해 도금을 실시하는 단계인 것을 특징으로 하는 것을 특징으로 하는 리드 프레임 제조 방법.Forming an insulating layer by coating an insulating material on upper surfaces of the lead part, the insulating part, and the die pad part, and forming the insulating layer with a plating mask through a photolithography process, and then performing electroless plating. Lead frame manufacturing method characterized in that. 제 6항에 있어서,The method according to claim 6, 상기 (c) 단계는,In step (c), 상기 다이패드부의 상면을 에칭하여 상기 다이패드부의 상면에 반도체 칩이 실장될 홈을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 리드 프레임 제조 방법.And etching a top surface of the die pad part to form a groove in which the semiconductor chip is mounted on the top surface of the die pad part. 제 6항 내지 제 8항 중 어느 한 항에 있어서,The method according to any one of claims 6 to 8, 상기 (b) 단계와 (c) 단계 사이에,Between steps (b) and (c), 상기 금속기판의 상하면을 에칭하여 두께를 감소시키는 단계를 더 포함하는 것을 특징으로 하는 리드 프레임 제조 방법.And etching the upper and lower surfaces of the metal substrate to reduce the thickness.
KR1020090114287A 2009-11-04 2009-11-25 Leadframe and method of manufacturig same KR101168412B1 (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020090114287A KR101168412B1 (en) 2009-11-25 2009-11-25 Leadframe and method of manufacturig same
TW099137792A TWI430418B (en) 2009-11-04 2010-11-03 Leadframe and method of manufacuring the same
PCT/KR2010/007730 WO2011055984A2 (en) 2009-11-04 2010-11-04 Leadframe and method of manufacuring the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090114287A KR101168412B1 (en) 2009-11-25 2009-11-25 Leadframe and method of manufacturig same

Publications (2)

Publication Number Publication Date
KR20110057747A KR20110057747A (en) 2011-06-01
KR101168412B1 true KR101168412B1 (en) 2012-07-25

Family

ID=44393322

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090114287A KR101168412B1 (en) 2009-11-04 2009-11-25 Leadframe and method of manufacturig same

Country Status (1)

Country Link
KR (1) KR101168412B1 (en)

Also Published As

Publication number Publication date
KR20110057747A (en) 2011-06-01

Similar Documents

Publication Publication Date Title
JP6057190B2 (en) Method for manufacturing semiconductor element or package
US7638879B2 (en) Semiconductor package and fabrication method thereof
US8569082B2 (en) Semiconductor package with a mold material encapsulating a chip and a portion of a lead frame
US8618641B2 (en) Leadframe-based semiconductor package
JP2010165992A (en) Semiconductor device and method for manufacturing the same
TWI430418B (en) Leadframe and method of manufacuring the same
JPH11354572A (en) Semiconductor chip package and its manufacture
KR101186879B1 (en) Leadframe and method of manufacturig same
JP2012069690A (en) Bga semiconductor package and method of manufacturing the same
US20130181351A1 (en) Semiconductor Device Package with Slanting Structures
KR101168412B1 (en) Leadframe and method of manufacturig same
KR101168890B1 (en) Leadframe and method of manufacturig same
KR101168413B1 (en) Leadframe and method of manufacturig same
KR101128999B1 (en) Manufacturing method for chip package and chip package produced by the method
JPH09116045A (en) Resin-sealed semiconductor device of bga type using lead frame and its manufacture
KR101107756B1 (en) Leadframe and method of manufacturig same
KR20130059580A (en) Semiconductor package and method for manufacturing the same
US20170018487A1 (en) Thermal enhancement for quad flat no lead (qfn) packages
KR101095527B1 (en) Leadframe and method of manufacturig same
KR100456482B1 (en) Bga package using patterned leadframe to reduce fabricating cost as compared with bga package using substrate having stacked multilayered interconnection pattern layer
KR101197777B1 (en) Leadframe and method of manufacturig same
TWI669993B (en) Electronic chip module for double-sided mounting parts
KR101047874B1 (en) Lead frame and semiconductor package and manufacturing method thereof
JPH07326690A (en) Package for semiconductor device and semiconductor device
KR101168414B1 (en) Leadframe and method of manufacturig same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150702

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160701

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170703

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180702

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190701

Year of fee payment: 8