KR101047282B1 - 타이밍 발생 회로 및 타이밍 발생 방법 - Google Patents

Abstract

타이밍 발생 회로는 오프셋 데이터 산출 회로, 오프셋 데이터 보상기, 및 지연기를 포함한다. 오프셋 데이터 산출 회로는 데이터 산출 제어 신호에 기초하여 타이밍 신호를 지연시켜 타이밍 신호의 오프셋 시간을 감지하여 오프셋 데이터를 생성한다. 오프셋 데이터 보상기는 오프셋 데이터를 환경 계수와 곱하여 보상 오프셋 데이터를 생성한다. 지연기는 보상 오프셋 데이터에 기초하여 타이밍 신호의 오프셋을 보상하여 보상 타이밍 신호를 생성한다. 타이밍 발생 회로는 환경의 영향에 따른 오프셋을 보상하여 타이밍 신호의 정확성을 향상시킬 수 있다.

Description

타이밍 발생 회로 및 타이밍 발생 방법 {Timing generating circuit and method of generating timing signal}

본 발명은 타이밍 발생 회로에 관한 것으로서, 더욱 상세하게는 타이밍 발생 과정에서 발생하는 오프셋을 보상하는 동시에 장치 주변 환경에 따라 오프셋 계수를 조절하여 정확한 타이밍 신호를 발생할 수 있는 타이밍 발생 회로 및 신호 오프셋 및 환경 영향 보상을 동시에 수행하는 타이밍 발생 방법에 관한 것이다.

반도체 집적 회로와 같은 피시험 장치(Device Under Test, DUT)를 테스트하기 위해서는 테스트 장치의 동작을 제어하는 기초가 되기 위한 타이밍 펄스 신호를 생성하는 타이밍 발생 회로가 필요하다.

도 1 은 테스트 장치를 포함하는 반도체 메모리 장치를 나타내는 블록도이다.

도 1을 참조하면, 반도체 메모리 장치(10)는 패턴 생성기(100), 타이밍 발생회로(200), 파형 정형기(300), 비교기(400), 및 피시험 장치(500)를 포함한다. 일반적으로 반도체 메모리 장치(10)는 피시험 장치(500)와 패턴 생성기(100), 타이밍 발생회로(200), 파형 정형기(300), 비교기(400)를 포함하는 테스트 장치가 함께 실 장되어 있는 BIST(Built in self test) 장치로 생산된다. 테스트 장치는 피시험 장치(500)와 독립적으로 구현될 수도 있다.

패턴 생성기(100)는 패턴 데이터(PD)를 입력 받아 테스트에 필요한 패턴 신호(PS)를 생성한다. 타이밍 발생 회로(200)는 기준 클럭(RCLK)에 동기하여 동작하며, 패턴 신호(PS)를 일정 타이밍에 부합하도록 하는 타이밍 신호(TP)를 생성한다. 파형 정형기(300)는 타이밍 신호(TP) 및 패턴 신호에 기초하여(PS) 피시험 장치(500)를 테스트하기 위한 정형 타이밍 패턴 신호(STP)를 생성한다. 피시험 장치(500)는 정형 타이밍 패턴 신호(STP)를 수신하여 이를 기록한 다음, 기록된 데이터를 독출하여 독출 타이밍 패턴 신호(RTP)로 비교기(400)에 제공한다. 비교기(400)는 타이밍 신호(TP), 패턴 신호(PS) 및 독출 타이밍 패턴 신호(RTP)를 비교하여 피시험 장치(500)의 정상 동작 여부를 판단한다.

타이밍 발생 회로(200)는 피시험 장치(500)의 동작 속도가 증가함에 따라 빠른 속도로 타이밍 신호(TP)를 생성할 것이 요구된다. 그러나 복수의 타이밍 신호들(TP)은 동일하게 제조된 타이밍 발생 회로에서 생성되었다고 하더라도 반도체 메모리 장치(10)의 동작 전압, 주위 온도, 로트 격차와 같은 요인에 의해 상이해질 수 있다. 타이밍 신호(TP)의 타이밍 오프셋은 타이밍 발생 회로(200)의 동작 주파수가 클수록 동작에 미치는 영향이 커지게 되어 테스트 장치가 안정적인 동작 마진을 가지고 동작할 수 있도록 하기 위하여 상기한 바와 같은 환경 요인의 영향을 줄일 수 있도록 타이밍 패턴 신호의 주기를 일정하게 유지하기 위한 보상을 필요로 한다.

상기 문제점을 해결하기 위한 본 발명의 목적은 테스트 환경의 영향에 따른 타이밍 신호의 오차를 줄일 수 있는 보상 수단을 구비하는 타이밍 발생 회로를 제공하는 것이다.

본 발명의 다른 일 목적은 타이밍 신호의 오차를 줄이는 보상단계를 포함하는 타이밍 발생 방법을 제공하는 것이다.

상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 타이밍발생 회로는 오프셋 데이터 산출 회로, 오프셋 데이터 보상기, 및 지연기를 포함한다. 상기 오프셋 데이터 산출 회로는 데이터 산출 제어 신호에 기초하여 타이밍 신호를 지연시켜 상기 타이밍 신호의 오프셋 시간을 감지하여 오프셋 데이터를 생성한다. 상기 오프셋 데이터 보상기는 상기 오프셋 데이터를 환경 계수와 곱하여 보상 오프셋 데이터를 생성한다. 상기 지연기는 상기 보상 오프셋 데이터에 기초하여 타이밍 신호의 오프셋을 보상하여 상기 보상 타이밍 신호를 생성한다. 예를 들어, 상기 환경 계수는 피시험 로트(lot), 전원 전압, 온도 변화에 따라 상이한 값을 가질 수 있으며 0.7 내지 1.3사이의 값을 가질 수 있다.

일 실시예에 있어서, 상기 오프셋 데이터 산출 회로는 복수의 오프셋 시간 검출 회로들, 합산기, 및 산출기를 포함할 수 있다. 상기 복수의 오프셋 시간 검출 회로들은 상기 데이터 산출 제어 신호에 기초하여 상기 타이밍 신호를 지연시켜 지 연 타이밍 신호를 생성하고 상기 지연 타이밍 신호의 기설정된 주기의 시간을 검출하여 복수의 오프셋 시간을 출력한다. 상기 합산기는 상기 복수의 오프셋 시간들을 합산하여 합산 오프셋 시간을 출력한다. 상기 산출기는 상기 합산 오프셋 시간을 기초로 하여 상기 오프셋 데이터를 생성한다. 상기 오프셋 데이터는 상기 지연 타이밍 신호의 이상적인 지연 시간에 기초하여 생성될 수 있다. 상기 오프셋 시간은 버퍼 오프셋 시간 및 제어 오프셋 시간을 포함할 수 있다. 상기 데이터 산출 제어 신호의 모든 비트가 논리 상태 '로우'에 상응하는 경우, 상기 지연 타이밍 신호의 기설정된 주기의 시간은 상기 버퍼 오프셋 시간에 상응한다. 반대로 상기 데이터 산출 제어 신호의 모든 비트가 논리 상태 '하이'에 상응하는 경우, 상기 지연 타이밍 신호의 기설정된 주기의 시간은 상기 제어 오프셋 시간에 상응한다. 상기 합산 오프셋 시간은 합산 버퍼 오프셋 시간 및 합산 제어 오프셋 시간을 포함할 수 있으며, 상기 합산기는 상기 복수의 오프셋 시간들 중에서 가장 큰 값을 가지는 최장 오프셋 시간 및 가장 작은 값을 가지는 최단 오프셋 시간을 제외한 오프셋 시간들을 합산하여 상기 합산 오프셋 시간을 출력할 수 있다.

상기 산출부는 상기 합산 오프셋 시간을 평균 내어 평균 버퍼 오프셋 시간 및 평균 제어 오프셋 시간을 포함하는 평균 오프셋 시간을 산출하며, 상기 데이터 산출 제어 신호의 모든 비트가 논리 상태 '로우'에 상응하는 경우, 지연 타이밍 신호의 이상적인 지연 시간에 상응하는 게이트 지연 시간을 상기 평균 버퍼 오프셋 시간으로 나누어 오프셋 계수를 산출한다. 반대로 상기 데이터 산출 제어 신호의 모든 비트가 논리 상태 '하이'에 상응하는 경우, 상기 지연 타이밍 신호의 이상적 인 지연 시간에 상응하는 지연 수단 지연 시간을 상기 평균 제어 오프셋 시간에서 상기 평균 버퍼 오프셋 시간을 뺀 값으로 나누어 이득 계수를 산출하여 오프셋 데이터를 생성할 수 있다.

일 실시예에 있어서, 상기 복수의 오프셋 시간 검출 회로들은 각각 지연셀 부를 포함하는 발진기, 카운터, 비교기, 및 타이머를 포함할 수 있다. 상기 발진기에 포함된 지연셀 부는 상기 데이터 산출 제어 신호에 기초하여 상기 보상 타이밍 신호를 지연시켜 상기 지연 보상 타이밍 신호를 생성할 수 있다. 상기 발진기의 출력단과 입력단은 서로 연결되어 있는 링 발진기 구조를 가질 수 있다. 상기 카운터는 상기 지연 보상 타이밍 신호의 엣지를 카운트 하여 엣지 카운트 신호를 생성할 수 있다. 상기 비교기는 상기 엣지 카운트 신호와 기설정된 카운트 신호를 비교하여 비교 완료 신호를 생성할 수 있다. 상기 타이머는 상기 비교 완료 신호에 응답하여 상기 기준 클럭 신호에 기초하여 상기 지연 보상 타이밍 신호의 기설정된 주기의 시간을 검출하여 상기 오프셋 시간으로 생성할 수 있다. 상기 지연셀 부는 직렬로 연결되어 상기 타이밍 신호를 지연시켜 지연 타이밍 신호를 생성하는 복수의 지연셀들을 포함할 수 있다. 상기 각 지연셀은 상기 데이터 산출 제어 신호의 상응하는 비트를 입력 받아 동작하는 스위치, 상기 스위치의 제 1 단자와 접지 전압 사이에 연결된 지연 수단, 및 상기 스위치의 제 2 단자와 연결된 출력단을 포함하는 버퍼를 포함할 수 있다.

상기 다른 일 목적을 달성하기 위한 본 발명의 타이밍 발생 방법은 데이터 산출 제어 신호에 기초하여 타이밍 신호를 지연시켜 상기 타이밍 신호의 오프셋 시 간을 검출하고, 검출된 오프셋 시간을 기초로 오프셋 데이터를 생성하는 단계, 환경 계수에 기초하여 상기 오프셋 데이터를 보상하여 보상 오프셋 데이터를 생성하는 단계, 및 상기 보상 오프셋 데이터를 기초로 상기 타이밍 신호의 오프셋이 보상되도록 상기 타이밍 신호를 지연시켜 상기 보상 타이밍 신호를 생성하는 단계를 포함한다.

상기 오프셋 데이터를 생성하는 단계는 상기 데이터 산출 제어 신호에 기초하여 상기 보상 타이밍 신호를 지연시켜 지연 타이밍 신호를 생성하는 단계, 기준 클럭 신호에 기초하여 상기 지연 타이밍 신호의 기설정된 주기의 시간을 상기 오프셋 시간으로 검출하는 단계, 및 상기 오프셋 시간 및 상기 지연 타이밍 신호의 이상적인 지연 시간을 기초로 하여 상기 오프셋 데이터를 생성하는 단계를 포함할 수 있다.

본 발명의 일 실시예에 따른 타이밍 발생 회로는 타이밍 신호의 오프셋 오차를 산출하고 산출된 오프셋을 환경 요인에 따라 보상하여 오차가 최소화된 타이밍 신호를 발생할 수 있다.

본 발명의 일 실시예에 따른 타이밍 발생 방법은 타이밍 신호의 오프셋 시간을 감지하여 생성한 오프셋 데이터를 환경 계수를 통하여 보상함으로써 최적화된 타이밍 신호의 오차 보상을 가능하게 한다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기 능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 2는 본 발명의 일 실시예에 따른 타이밍 발생 회로를 나타내는 블록도이다.

도 2를 참조하면, 타이밍 발생 회로(200)는 카운터(2100), 비교기(2200), 주 지연 회로(2300), 보조 지연 회로(2400), 및 보상 회로(3000)를 포함할 수 있다.

카운터(2100)는 기준 클럭 신호(RCLK) 및 타이밍 데이터(TMD)를 입력 받는다. 타이밍 데이터(TMD)는 사용자가 원하는 패턴 신호(PS)의 지연 시간에 대한 정보를 포함한다. 예를 들어, 기준 클럭 신호(RCLK)가 1GHz의 주파수를 가지며, 타이밍 데이터(TMD)가 5비트로 구성되어 있는 디지털 데이터인 경우, 사용자가 12ns만큼 지연된 타이밍 신호를 최종적으로 얻고자 한다면, 타이밍 데이터(TMD)는 01100의 값을 가질 수 있다. 카운터(2100)는 기준 클럭 신호(RCLK)의 엣지를 검출하여 각 엣지를 카운트 한다. 따라서, 이러한 엣지 카운팅을 통하여 엣지 카운트 신호(CNT)를 생성한다. 비교기(2200)는 타이밍 데이터(TMD)와 엣지 카운트 신호(CNT)를 비교하여, 동일한 값을 가지는 경우, 지연 제어 신호(DCON)를 생성하여 주 지연기(2300)에 제공한다.

주 지연기(2300)는 수신한 지연 제어 신호(DCON)에 기초하여 12ns만큼 지연 시킨 시점에서의 타이밍 신호(TP)를 생성한다. 상기한 바와 같이 사용자가 원하는 지연 시간만큼 지연된 타이밍 신호(TP)일 지라도, 회로 내부에 의한 지연이나, 환경적 요인에 의한 영향을 받아 정확히 사용자가 원하는 시점에서 타이밍 신호(TP)가 생성되지 않을 수 있다. 따라서 보상 회로(3000)는 기준 클럭 신호(RCLK) 타이밍 신호(TP)를 수신하여 보상 오프셋 데이터(COD)를 생성한다. 보상 오프셋 데이터(COD)는 회로의 내부적 요인에 의하여 발생한 오프셋, 온도, 로트(LOT) 환경, 및 전원 전압과 같은 환경적 요인을 고려하여 생성된다. 보상 오프셋 데이터(COD)의 생성에 대해서는 이하에서 자세히 설명하도록 한다.

보조 지연기(2400)는 보상 오프셋 데이터(COD)에 기초하여 주 지연기(2300)에서 생성된 타이밍 신호(TP)를 보상 타이밍 신호(CTP)로 출력한다. 보상 타이밍 신호(CTP)는 실제 회로 내부적 요인 및 환경적 요인을 보상함으로써 타이밍 데이터(TMD)에 의한 이상적인 시점에 오프셋을 최소화하여 생성될 수 있다.

도 3은 본 발명의 일 실시예에 따른 보상 회로를 나타내는 블록도이다.

도 3을 참조하면, 보상 회로(3000)는 보상 제어기(3100), 오프셋 데이터 산출 회로(3200), 및 오프셋 데이터 보상기(3300)를 포함할 수 있다.

보상 제어기(3100)는 기준 클럭 신호(RCLK)를 수신하고, 오프셋 데이터 산출 회로(3200), 및 오프셋 데이터 보상기(3300)를 제어하기 위한 데이터 산출 제어 신호(OCON) 및 보상 제어 신호(CCON)를 생성한다.

오프셋 데이터 산출 회로(3200)는 타이밍 신호(TP)의 오프셋 시간을 검출하고 이를 평균적으로 산출하여 오프셋 계수 및 이득 계수를 포함하는 오프셋 데이터(OD)를 생성한다.

오프셋 데이터 보상기(3300)는 수신된 오프셋 데이터(OD)에 기초하여, 환경적 요인을 고려한 환경 계수에 따라 오프셋 데이터(OD)를 보상하여 보상 오프셋 데이터(COD)를 생성한다.

보상 오프셋 데이터(COD)는 도 2의 보조 지연기(2400)에 제공되어 타이밍 신호(TP)를 지연시켜 보상 타이밍 신호(CTP)가 보다 정확성을 가지면서 생성될 수 있도록 한다.

도 4는 도 3의 오프셋 데이터 산출 회로의 하나의 예를 나타내는 블록도이 다.

도 4를 참조하면, 오프셋 데이터 산출 회로(3200)는 적어도 하나 이상의 오프셋 시간 감지 회로(3210a, 3210b, ..., 3210n), 합산기(3220), 및 산출기(3230)를 포함할 수 있다.

오프셋 시간 감지 회로(3210)는 데이터 산출 제어 신호(OCON)에 기초하여 타이밍 신호(TP)를 지연시키고 지연된 타이밍 신호(TP)의 기설정된 주기의 시간에 상응하는 오프셋 시간을 출력한다(TIME1, TIME2, ..., TIMEn).

합산기(3220)는 복수의 오프셋 시간 감지 회로(3210a, 3210b, ..., 3210n)로부터 오프셋 시간(TIME1, TIME2, ..., TIMEn)을 수신하여 합산한다. 따라서 합산 오프셋 시간(ACTIME)은 복수의 오프셋 시간들의 합에 상응한다. 다만, 합산 오프셋 시간(ACTIME)을 산출하는 경우에 있어, 오프셋 계수 산출 시의 오차를 줄이기 위한 하나의 방법으로, 각각의 오프셋 시간들 중에서 가장 작은 값을 가지는 최단 오프셋 시간 및 가장 큰 값을 가지는 최장 오프셋 시간을 제외한 오프셋 시간들을 합산하여 합산 오프셋 시간(ACTIME)을 생성할 수도 있다.

산출기(3230)는 데이터 산출 제어 신호(OCON)에 따라 상이하게 측정된 오프셋 시간들에 기초한 합산 오프셋 시간(ACTIME)에 따라 오프셋 계수 및 이득 계수를 산출하고 이를 기초로 하여 오프셋 데이터를 생성한다.

도 5는 도 4의 오프셋 시간 감지 회로의 하나의 예를 나타내는 블록도이다.

도 5를 참조하면, 오프셋 시간 감지 회로(3210)는 발진기(3211), 카운터(3213), 비교기(3215), 및 타이머(3217)를 포함할 수 있다.

발진기(3211)는 지연셀 부(3212)를 포함한다. 지연셀 부(3212)는 데이터 산출 제어 신호(OCON)에 기초하여 타이밍 신호(TP)를 상이한 지연량을 가지고 지연시켜 지연 타이밍 신호(DTP)를 생성한다. 지연셀 부(3212)는 발진기(3211)에 입력된 타이밍 신호(TP)를 발진기(3211) 내부에 포함되어 있는 지연셀 부(3212)를 제외한 회로 요소를 통과한 신호를 입력 받을 수 있다. 따라서 지연셀 부(3212)에 입력되는 신호는 타이밍 신호(TP)와 정확하게 일치하지 않을 수 있다. 또한, 발진기(3211)는 일반적으로 링 발진기의 구조를 가질 수 있으므로 발진기(3211)의 출력단은 입력단과 전기적으로 연결된다. 따라서 지연 타이밍 신호(DTP)는 발진기의 입력 신호로서 피드백 된다.

카운터(3213)는 지연 타이밍 신호(DTP)를 수신하여 상승 엣지, 혹은 하강 엣지를 감지하고 감지된 엣지를 카운트하여 엣지 카운트 신호(CNT)를 생성한다.

비교기(3215)는 카운트 신호(CNT) 및 기설정된 카운트 신호(PCNT)를 비교하여 카운트 신호(CNT)가 기설정된 카운트 신호(PCNT)와 동일해졌을 경우, 비교 완료 신호(CMP)를 생성하여 타이머(3217)에 제공한다. 기설정된 카운트 신호(PCNT)는 오프셋 시간 측정을 위하여 지연 타이밍 신호(DTP)의 일정한 구간의 시간을 측정하는 경우를 위하여 생성된다. 즉, 기설정된 카운트 신호(PCNT)는 기설정된 주기 값에 상응할 수 있다.

타이머(3217)는 발진기(3211)에 입력되는 기준 클럭 신호(RCLK)를 동일하게 수신하여 최초 발진기(3211)에 의하여 입력된 시점부터 비교 완료 신호(CMP)를 수신할 때까지의 시간을 감지하여 오프셋 시간(TIME)을 출력한다.

도 6은 도 5의 지연셀 부의 하나의 예를 나타내는 회로도이다.

도 5를 참조하면, 지연셀 부(3212)는 타이밍 신호(TP)를 입력 받아 지연 타이밍 신호(DTP)를 출력한다. 지연셀 부(3212)는 직렬로 연결된 복수의 지연셀들(3212a, 3212b, ..., 3212n)을 포함한다.

제 1 지연셀(3212a)은 타이밍 신호(TP)를 입력 받는 입력단 및 제 2 지연셀(3212b)의 입력단에 연결된 출력단을 포함한다. 제 1 버퍼(BUF1)의 입력단 및 출력단은 제 1 지연셀(3212a)의 입력단 및 출력단에 각각 상응하며, 제 1 스위치(SW1)는 제 1 버퍼(BUF1)의 출력단에 연결된 제 1 단자를 포함한다. 제 1 지연 수단(C1)은 제 1 스위치(SW1)의 제 2 단자와 접지 전압(GND)사이에 연결되며, 캐패시터, 트랜지스터와 같은 소자에 의하여 구현될 수 있다.

각 스위치들(SW1, SW2, ..., SWn)은 데이터 산출 제어 신호(OCON)의 상응하는 비트에 의하여 연결되거나 연결을 해제한다. 따라서 복수 개의 버퍼들(BUF1, BUF2, ..., BUFn), 복수개의 스위치들(SW1, SW2, ...SWn), 및 복수개의 캐패시터들(C1, C2, ..., Cn)은 데이터 산출 제어 신호(OCON)의 비트 수에 상응하는 개수일 수 있다. 스위치(SW)가 연결되면 상응하는 지연 수단이 버퍼 사이의 노드에 연결되어 타이밍 신호(TP)의 전달 과정에서 지연 요소로 작용한다.

도 4 내지 도 6을 참조하여, 본 발명에 의한 오프셋 계수 산출 방법에 의하여 설명하도록 한다.

데이터 산출 제어 신호(OCON)의 모든 비트가 로직 상태 '로우'에 상응하는 경우, 복수 개의 스위치들(SW1, SW2, ...SWn)은 모두 연결 해제되어, 타이밍 신 호(TP)는 지연 요소들의 영향 없이 복수 개의 버퍼(BUF1, BUF2, ..., BUFn)를 통과하여 지연 타이밍 신호(DTP) 출력된다. 이 경우의 지연 타이밍 신호(DTP)는 이상적으로 버퍼를 통과하는 과정에서 발생하는 지연 시간, 즉, 게이트 지연 시간, 만큼 지연될 것이나, 버퍼를 통과하는 과정에서 소정의 오프셋이 발생하게 된다. 데이터 산출 제어 신호(OCON)의 모든 비트가 로직 상태 '로우'에 상응하는 경우, 지연 타이밍 신호(DTP)의 오프셋 시간을 버퍼 오프셋 시간이라고 한다.

카운터(3213)는 지연 타이밍 신호(DTP)의 엣지를 검출하여 엣지 카운트 신호(CNT)를 생성한다. 예를 들어, 지연 타이밍 신호(DTP)의 128주기를 기준으로 오프셋 데이터(OD)를 산출하고자 하는 경우, 엣지는 상승 엣지 혹은 하강 엣지에 관계없이 128번 검출될 것이므로 기설정된 카운트 신호(PCNT)는 128일 것이다. 지연 타이밍 신호(DTP)의 128 주기가 지나게 되면, 비교기(3215) 비교 완료 신호(CMP)를 생성하여 타이머(3217)에 제공한다. 타이머(3217)는 비교 완료 신호(CMP)에 응답하여 지연 타이밍 신호(DTP)가 처음 입력될 때부터 지연 타이밍 신호(DTP)의 128 주기가 지날 때까지의 시간을 기준 클럭 신호(RCLK)에 기초하여 측정하여 버퍼 오프셋 시간(BTIME)을 출력한다.

합산기(3220)는 각 오프셋 시간 감지 회로(3210a, 3210b, ..., 3210n)로부터 버퍼 오프셋 시간들(BTIMEa, BTIMEb, ..., BTIMEn)을 수신하여 합산 버퍼 오프셋 시간(ACBTIME)을 출력한다. 상기한 바와 같이 합산 버퍼 오프셋 시간(ACBTIME)은 복수의 버퍼 오프셋 시간들(BTIMEa, BTIMEb, ..., BTIMEn)을 모두 합산할 수도 있으나, 복수의 버퍼 오프셋 시간들(BTIMEa, BTIMEb, ..., BTIMEn)중에서 최장 버퍼 오프셋 시간 및 최단 버퍼 오프셋 시간을 제외하고 합산 버퍼 오프셋 시간(ACBTIME)을 생성할 수도 있다.

산출기(3230)는 합산 버퍼 오프셋 시간(ACBTIME)을 수신하여, 이를 평균 내어 평균 버퍼 오프셋 시간(AVBTIME)을 생성한다. 발진기(3211)에 포함된 지연셀 부(3212)의 지연셀 각각의 게이트 지연 시간을 평균 버퍼 오프셋 시간으로 나누면, 오프셋 계수를 획득할 수 있다.

오프셋 계수를 획득하게 되면, 오프셋 계수를 통하여 보조 지연기(2400)를 통하여 오프셋을 보상하기 위하여 입력할 입력 신호를 구체적으로 어떠한 값으로 지정하여야 할지 결정하여야 하므로, 이득 계수를 산출하여야 할 필요가 있다.

발진기(3211)에 포함되어 있는 복수 개의 스위치들(SW1, SW2, ..., SWn)를 모두 닫아 지연 요소의 영향에 따른 지연 시간을 측정하여야 한다. 데이터 산출 제어 신호(OCON)의 모든 비트들이 로직 상태 '하이'에 상응하는 경우, 복수 개의 스위치들(SW1, SW2, ..., SWn)은 모두 연결되어, 타이밍 신호(TP) 가 각 버퍼들(BUF1, BUF2, ..., BUFn)을 통과할 때마다 지연 수단들(C1, C2, ..., Cn)의 영향을 받게 된다. 최종적으로 생성된 지연 타이밍 신호(DTP)는 카운터(3213)에 입력되어 지연 타이밍 신호(DTP)의 각 엣지를 검출하여 생성된 엣지 카운트 신호(CNT)는 비교기(3215)에 의하여 기설정된 카운트 신호(PCNT), 예를 들어 128, 와 비교된다. 타이머(3217)는 비교 완료 신호(CMP)에 응답하여 기준 클럭 신호(RCLK)에 기초하여 지연 타이밍 신호(DTP)의 128주기 동안의 시간을 제어 오프셋 시간(CTIME)으로 출력한다. 합산기(3220)는 복수의 오프셋 시간 검출 회로들(3210a, 3210b, ..., 3210n)로부터 수신한 복수의 제어 오프셋 시간들(CTIMEa, CTIMEb, ..., CTIMEn)을 합산하여 합산 제어 오프셋 시간(ACCTIME)을 생성한다. 따라서, 데이터 산출 제어 신호(OCON)에 따라 상이한 값을 가지는 버퍼 오프셋 시간(BTIME) 및 제어 오프셋 시간(CTIME)은 오프셋 시간(TIME)에 포함되며, 합산 버퍼 오프셋 시간(ACBTIME) 및 합산 제어 오프셋 시간(ACCTIME)은 합산 오프셋 시간(ACTIME)에 포함된다.

산출기(3230)는 합산 제어 오프셋 시간(ACCTIME)을 수신하고 이를 평균내어 평균 제어 오프셋 시간(AVCTIME)을 산출한다. 지연셀 부(3212)의 설계 당시에 모든 지연 수단들(C1, C2, ...,Cn)에 의한 이상적인 지연 시간에 상응하는 시간을 지연 수단 지연 시간이라고 한다. 산출기(3230)는 지연 수단 지연 시간을 평균 제어 오프셋 시간(AVCTIME)에서 평균 버퍼 오프셋 시간(AVBTIME)을 뺀 값으로 나누면, 지연 수단들을 이용함에 따라 지연 타이밍 신호(DTP)가 지연되는 정도에 상응하는 이득 계수를 구할 수 있다.

오프셋 데이터(OD)는 상기한 바와 같이 산출된 오프셋 계수 및 이득 계수를 포함한다. 생성된 오프셋 데이터(OD)는 도 3의 오프셋 데이터 보상기(3300)에 제공된다.

도 7은 본 발명의 일 실시예에 따른 오프셋 데이터 및 보상 오프셋 데이터의 관계를 나타내는 도면이다.

도 7을 참조하면, 오프셋 데이터는 피시험 로트, 전원 전압, 온도 변화등의 환경적 요인에 따라 세가지 경우 방법으로 보상 오프셋 데이터가 생성되는 과정이 도시되어 있다.

상기한 환경적 요인에 따라 환경 계수가 정해지며, 도 7에서는 -30~+30%의 범위에서 환경 계수가 정해지는 것으로 판단하여 오프셋 데이터를 보상한다. MIN은 환경적 영향에 의하여 최소한의 오프셋 데이터 보상이 필요한 경우, TYP는 일반적인 환경적 영향에 따른 오프셋 데이터 보상이 필요한 경우, MAX는 환경적 영향이 가장 커서 최대의 오프셋 데이터 보상이 필요한 경우를 나타낸다. 예를 들어, MIN의 경우, 오프셋 데이터(OD)에는 0.7의 환경 계수가 곱해져 보상 오프셋 데이터(COD)가 생성되고, TYP의 경우는 1의 환경 계수, MAX의 경우는 1.3의 환경 계수가 곱해져 보상 오프셋 데이터(COD)가 생성된다. 이는 예시적인 경우이며, 환경 및 타이밍 발생 회로의 구성에 의하여 환경 계수는 상이하게 설정될 수 있다.

보상 오프셋 데이터(COD)는 도 1의 보조 지연기(2400)에 입력된다. 보조 지연기(2400)는 주 지연기(2300)에 의하여 지연된 타이밍 신호(TP)를 환경 영향에 따른 보상을 통하여 보상하여 보상 타이밍 신호(CTP)를 생성함으로써, 오프셋 발생을 최소화 하며 원하는 타이밍에서의 신호를 발생할 수 있다. 보조 지연기(2400)는 도 6의 지연셀 부(3212)와 실질적으로 동일한 구조를 가질 수 있다.

도 8은 본 발명의 일 실시예에 따른 타이밍 발생 방법을 나타내는 흐름도이다.

도 8을 참조하면, 타이밍 신호의 오프셋 시간은 데이터 산출 제어 신호에 기초하여 타이밍 신호를 지연 시켜 검출되며, 검출된 오프셋 시간을 기초로 오프셋 데이터가 생성된다(단계 S801).

생성된 오프셋 데이터는 환경 계수에 기초하여 보상 오프셋 데이터로 생성된 다(단계 S803). 환경 계수는 피시험 로트, 전원 전압, 온도 변화에 따라 상이한 값을 가지며, 예를 들어 0.7에서 1.3 사이의 값을 가질 수 있다. 환경 계수는 사용자의 설정에 의하여 상이하게 변경될 수 있다.

사용자의 입력에 의하여 설정된 타이밍 데이터에 의하여 소정 시간 지연되어 생성된 타이밍 신호는 보상 오프셋 데이터에 기초하여 타이밍 신호의 오프셋이 보상되도록 지연되어 보상 타이밍 신호로 생성된다(단계 S805).

도 9는 도 8의 오프셋 데이터가 생성되는 과정의 하나의 예를 나타내는 흐름도이다.

도 9를 참조하면, 보상 타이밍 신호는 데이터 산출 제어 신호에 기초하여 상이한 방법으로 지연되어 지연 보상 타이밍 신호로 생성된다(단계 S901).

기준 클럭 신호에 기초하여 상이한 방법으로 생성된 지연 보상 타이밍 신호의 기설정된 주기의 시간이 오프셋 시간으로 검출된다. 오프셋 시간은 기준 클럭 신호에 기초하여 검출될 수 있다. 예를 들어, 데이터 산출 제어 신호의 모든 비트가 논리 상태 '로우'에 상응하는 경우, 생성된 지연 보상 타이밍 신호의 기설정된 주기의 시간은 버퍼 오프셋 시간에 상응한다. 데이터 산출 제어 신호의 모든 비트가 논리 상태 '하이'에 상응하는 경우, 생성된 지연 보상 타이밍 신호의 기설정된 주기의 시간은 제어 오프셋 시간에 상응한다(단계 S903). 오프셋 시간은 복수의 오프셋 시간 검출 회로 등을 통하여 복수의 오프셋 시간으로 검출될 수 있다. 복수의 오프셋 시간들을 평균하여 평균 오프셋 시간을 산출하여 오프셋 데이터를 생성할 수도 있다.

오프셋 시간 및 이상적으로 설계된 상태에서의 지연 보상 타이밍 신호의 지연 시간들을 기초로 하여 오프셋 계수 및 이득 계수를 포함하는 오프셋 데이터를 생성한다(단계 S905). 예를 들어, 데이터 산출 제어 신호의 모든 비트가 논리 상태 '하이'에 상응하는 경우, 이상적인 지연 보상 타이밍 신호의 지연 시간을 게이트 지연 시간이라고 하고, 데이터 산출 제어 신호의 모든 비트가 논리 상태 '로우'에 상응하는 경우, 이상적인 지연 보상 타이밍 신호의 지연 시간을 지연 수단 지연 시간이라고 한다. 오프셋 계수는 게이트 지연 시간을 버퍼 오프셋 시간으로 나누어 산출하고, 이득 계수는 지연 수단 지연 시간을 제어 지연 시간에서 게이트 지연 시간을 뺀 값으로 나누어 산출한다.

본 발명의 타이밍 발생 회로 및 타이밍 발생 방법은 피시험 장치를 테스트 하기 위한 테스트 신호를 발생하기 위한 기초가 되기 위한 것으로 설명되었으나, 이에 한정되지 않는다.

타이밍 발생 회로는 종래의 타이밍 발생 회로의 특정한 부분으로부터 신호를 수신하여 오프셋 시간을 검출하고 환경 계수와의 연산을 통하여 정밀하게 오프셋 조정을 할 수 있으므로, 도 2의 주 지연기(2300)의 출력을 입력 받는 경우뿐만 아니라 임의의 회로 부분에 연결되어 오프셋을 측정할 수 있다.

본 발명에 따른 타이밍 발생 회로는 회로 내부의 요인에 의한 오프셋시간을 검출하여 환경적 요소를 보상하여 보상 타이밍 신호를 생성함으로써 환경에 따른 오프셋의 변화를 보상하여 정확한 타이밍에 타이밍 신호를 발생시켜 테스트 장치의 동작 마진을 확보할 수 있다.

또한, 본 발명에 따른 타이밍 발생 방법은 오프셋 시간을 검출하여 오프셋 데이터를 생성하고, 환경 영향에 따른 보상을 통하여 보상 오프셋 데이터를 생성하여 타이밍 신호를 보상함으로써 정확성을 가지는 타이밍 신호를 발생할 수 있다.

상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

도 1 은 테스트 장치를 포함하는 반도체 메모리 장치를 나타내는 블록도이다.

도 2는 본 발명의 일 실시예에 따른 타이밍 발생 회로를 나타내는 블록도이다.

도 3은 본 발명의 일 실시예에 따른 보상 회로를 나타내는 블록도이다.

도 4는 도 3의 오프셋 데이터 산출 회로의 하나의 예를 나타내는 블록도이다.

도 5는 도 4의 오프셋 시간 감지 회로의 하나의 예를 나타내는 블록도이다.

도 6은 도 5의 지연셀 부의 하나의 예를 나타내는 회로도이다.

도 7은 본 발명의 일 실시예에 따른 오프셋 데이터 및 보상 오프셋 데이터보상 오프셋 데이터의 관계를 나타내는 도면이다.

도 8은 본 발명의 일 실시예에 따른 타이밍 발생 방법을 나타내는 흐름도이다.

도 9는 도 8의 오프셋 데이터가 생성되는 과정의 하나의 예를 나타내는 흐름도이다.

Claims (10)

1. 데이터 산출 제어 신호에 기초하여 타이밍 신호를 지연시켜 상기 타이밍 신호의 오프셋 시간을 감지하여 오프셋 데이터를 생성하는 오프셋 데이터 산출 회로;

   상기 오프셋 데이터를 환경 계수와 곱하여 보상 오프셋 데이터를 생성하는 오프셋 데이터 보상기; 및

   상기 보상 오프셋 데이터에 기초하여 상기 타이밍 신호의 오프셋을 보상하여 보상 타이밍 신호를 생성하는 지연기를 포함하고,

   상기 환경 계수는 피시험 로트(lot), 전원 전압, 온도 변화에 따라 상이한 값을 가지는 것을 특징으로 하는 타이밍 발생 회로.
2. 삭제
3. 제1항에 있어서, 상기 오프셋 데이터 산출 회로는

   상기 데이터 산출 제어 신호에 기초하여 상기 타이밍 신호를 지연시켜 지연 타이밍 신호를 생성하고, 상기 지연 타이밍 신호의 기설정된 주기의 시간을 검출하여 복수의 오프셋 시간을 출력하는 복수의 오프셋 시간 검출 회로들;

   상기 복수의 오프셋 시간들을 합산하여 합산 오프셋 시간을 출력하는 합산기; 및

   상기 합산 오프셋 시간을 기초로 하여 상기 오프셋 데이터를 생성하는 산출 기를 포함하는 것을 특징으로 하는 타이밍 발생 회로.
4. 제3항에 있어서, 상기 오프셋 시간은 버퍼 오프셋 시간 및 제어 오프셋 시간을 포함하며,

   상기 데이터 산출 제어 신호의 모든 비트가 논리 상태 '로우'에 상응하는 경우, 상기 지연 타이밍 신호의 기설정된 주기의 시간은 상기 버퍼 오프셋 시간에 상응하며,

   상기 데이터 산출 제어 신호의 모든 비트가 논리 상태 '하이'에 상응하는 경우, 상기 지연 타이밍 신호의 기설정된 주기의 시간은 상기 제어 오프셋 시간에 상응하는 것을 특징으로 하는 타이밍 발생 회로.
5. 제4항에 있어서, 상기 합산 오프셋 시간은 합산 버퍼 오프셋 시간 및 합산 제어 오프셋 시간을 포함하며,

   상기 합산기는 상기 복수의 오프셋 시간들 중에서 가장 큰 값을 가지는 최장 오프셋 시간 및 가장 작은 값을 가지는 최단 오프셋 시간을 제외한 오프셋 시간들을 합산하여 상기 합산 오프셋 시간을 출력하는 것을 특징으로 하는 타이밍 발생 회로.
6. 제5항에 있어서, 상기 산출기는

   상기 합산 오프셋 시간을 평균 내어 평균 버퍼 오프셋 시간 및 평균 제어 오프셋 시간을 포함하는 평균 오프셋 시간을 산출하며,

   상기 데이터 산출 제어 신호의 모든 비트가 논리 상태 '로우'에 상응하는 경우, 지연 타이밍 신호의 이상적인 지연 시간에 상응하는 게이트 지연 시간을 상기 평균 버퍼 오프셋 시간으로 나누어 오프셋 계수를 산출하고,

   상기 데이터 산출 제어 신호의 모든 비트가 논리 상태 '하이'에 상응하는 경우, 지연 타이밍 신호의 이상적인 지연 시간에 상응하는 지연 수단 지연 시간을 상기 평균 제어 오프셋 시간에서 상기 평균 버퍼 오프셋 시간을 뺀 값으로 나누어 이득 계수를 산출하여 오프셋 데이터를 생성하는 것을 특징으로 하는 타이밍 발생 회로.
7. 제3항에 있어서, 상기 복수의 오프셋 시간 검출 회로들은 각각

   상기 데이터 산출 제어 신호에 기초하여 상기 타이밍 신호를 지연시켜 상기 지연 타이밍 신호를 생성하는 지연셀 부를 포함하는 발진기;

   상기 지연 타이밍 신호의 엣지를 카운트 하여 엣지 카운트 신호를 생성하는 카운터;

   상기 엣지 카운트 신호와 기설정된 카운트 신호를 비교하여 비교 완료 신호를 생성하는 비교기; 및

   상기 비교 완료 신호에 응답하여 기준 클럭 신호에 기초하여 상기 지연 타이밍 신호의 상기 기설정된 주기의 시간을 검출하여 상기 오프셋 시간으로 생성하는 타이머를 포함하는 것을 특징으로 하는 타이밍 발생 회로.
8. 제7항에 있어서, 상기 지연셀 부는

   직렬로 연결되어 상기 타이밍 신호를 지연시켜 지연 타이밍 신호를 생성하는 복수의 지연셀들을 포함하며, 상기 각 지연셀은

   상기 데이터 산출 제어 신호의 상응하는 비트를 입력 받아 동작하는 스위치;

   상기 스위치의 제 1 단자와 접지 전압 사이에 연결된 지연 수단; 및

   상기 스위치의 제 2 단자와 연결된 출력단을 포함하는 버퍼를 포함하는 것을 특징으로 하는 타이밍 발생 회로.
9. 데이터 산출 제어 신호에 기초하여 타이밍 신호를 지연시켜 상기 타이밍 신호의 오프셋 시간을 검출하고, 검출된 오프셋 시간을 기초로 오프셋 데이터를 생성하는 단계;

   환경 계수에 기초하여 상기 오프셋 데이터를 보상하여 보상 오프셋 데이터를 생성하는 단계; 및

   상기 보상 오프셋 데이터를 기초로 상기 타이밍 신호의 오프셋이 보상되도록 상기 타이밍 신호를 지연시켜 상기 보상 타이밍 신호를 생성하는 단계를 포함하고,

   상기 환경 계수는 피시험 로트(lot), 전원 전압, 온도 변화에 따라 상이한 값을 가지는 것을 특징으로 하는 타이밍 발생 방법.
10. 제9항에 있어서, 상기 오프셋 데이터를 생성하는 단계는

    상기 데이터 산출 제어 신호에 기초하여 상기 타이밍 신호를 지연시켜 지연 타이밍 신호를 생성하는 단계;

    기준 클럭 신호에 기초하여 상기 지연 타이밍 신호의 기설정된 주기의 시간을 상기 오프셋 시간으로 검출하는 단계; 및

    상기 오프셋 시간 및 상기 지연 타이밍 신호의 이상적인 지연 시간을 기초로 하여 상기 오프셋 데이터를 생성하는 단계를 포함하는 것을 특징으로 하는 타이밍 발생 방법.

Images