KR101039931B1 - 발광 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 발광 소자 및 그 제조방법에 관한 것이다.
실시예에 따른 발광 소자는 제1 도전형의 반도체층, 활성층, 및 제2 도전형의 반도체층을 포함하는 발광 반도체층; 상기 발광 반도체층을 포위하는 패시베이션층; 상기 제1 도전형의 반도체층 상에 제1 패드층; 및 상기 제1 패드층 및 상기 패시베이션층 상에 제2 패드층을 포함한다.
발광 소자

Description

발광 소자 및 그 제조방법{LIGHT EMITTING DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 발광 소자 및 그 제조방법에 관한 것이다.
발광 소자의 예로써 발광 다이오드가 많이 사용되고 있다.
발광 다이오드는 제1 도전형의 반도체층과, 활성층과, 제2 도전형의 반도체층을 포함하는 발광 반도체층이 적층되어 인가되는 전원에 따라 상기 활성층에서 빛이 발생된다.
최근 발광 다이오드(Light Emitting Diode; LED)는 휘도가 점차 증가하게 되어 디스플레이용 광원, 자동차용 광원 및 조명용 광원으로 사용되어 지고 있으며, 형광 물질을 이용하거나 다양한 색의 LED를 조합함으로써 효율이 우수한 백색 광을 발광하는 LED도 구현이 가능하다.
한편, 발광 다이오드의 휘도는 활성층의 구조, 빛을 외부로 효과적으로 추출할 수 있는 광 추출 구조, 칩의 크기, 발광 다이오드를 포위하는 몰딩부재의 종류 등 다양한 조건들에 의해 좌우된다.
실시예는 새로운 구조를 갖는 발광 소자 및 그 제조방법을 제공한다.
실시예는 광 추출 효율이 향상된 발광 소자 및 그 제조방법을 제공한다.
실시예에 따른 발광 소자는 제1 도전형의 반도체층, 활성층, 및 제2 도전형의 반도체층을 포함하는 발광 반도체층; 상기 발광 반도체층을 포위하는 패시베이션층; 상기 제1 도전형의 반도체층 상에 제1 패드층; 및 상기 제1 패드층 및 상기 패시베이션층 상에 제2 패드층을 포함한다.
실시예에 따른 발광 소자는 제1 도전형의 반도체층, 활성층, 및 제2 도전형의 반도체층을 포함하는 발광 반도체층; 상기 발광 반도체층을 포위하는 패시베이션층; 상기 제1 도전형의 반도체층 상에 제1 면적을 갖는 제1 패드층; 및 상기 제1 패드층 및 상기 패시베이션층 상에 상기 제1 면적보다 큰 제2 면적을 갖는 제2 패드층을 포함한다.
실시예에 따른 발광 소자는 제1 도전형의 반도체층, 활성층, 및 제2 도전형의 반도체층을 포함하는 발광 반도체층; 상기 발광 반도체층을 포위하는 패시베이션층; 상기 제1 도전형의 반도체층 상에 복수의 제1 패드층; 및 상기 패시베이션층 상에 상기 복수의 제1 패드층을 서로 전기적으로 연결하는 제2 패드층을 포함한다.
실시예에 따른 발광 소자 제조방법은 지지 기판 상에 배치된 발광 반도체층이 준비되는 단계; 상기 발광 반도체층을 포위하도록 패시베이션층을 형성하는 단 계; 상기 발광 반도체층 상에 형성된 상기 패시베이션층을 선택적으로 제거하여 상기 발광 반도체층 상에 제1 패드층을 형성하는 단계; 및 상기 제1 패드층 및 패시베이션층 상에 제2 패드층을 형성하는 단계를 포함한다.
실시예는 새로운 구조를 갖는 발광 소자 및 그 제조방법을 제공할 수 있다.
실시예는 광 추출 효율이 향상된 발광 소자 및 그 제조방법을 제공할 수 있다.
본 발명에 따른 실시예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
이하, 첨부된 도면들을 참조하여 실시예에 따른 발광 소자 및 그 제조방법에 대해 상세히 설명하도록 한다.
도 1은 실시예에 따른 발광 소자의 단면도이고, 도 2는 실시예에 따른 발광 소자를 일부분 절단한 구조의 사시도이고, 도 3은 실시예에 따른 발광 소자에서 제1 도전형의 반도체층 상에 형성된 제1 패드층의 평면도이고, 도 4는 실시예에 따른 발광 소자에서 패시베이션층 상에 형성된 제2 패드층의 평면도이다.
먼저, 도 1과 도 2를 참조하면, 실시예에 따른 발광 소자는 지지 기판(60) 상에 제2 도전형의 반도체층(50), 활성층(40), 및 제1 도전형의 반도체층(30)을 포함하는 발광 반도체층이 형성되고, 상기 발광 반도체층을 상면 및 측면에서 포위하는 패시베이션층(70)이 형성된다.
그리고, 상기 제1 도전형의 반도체층(30) 상에 상기 패시베이션층(70)이 선택적으로 제거된 영역에는 제1 패드층(91)이 형성되고, 상기 제1 패드층(91) 및 상기 패시베이션층(70) 상에는 제2 패드층(92)이 형성된다.
실시예에 따른 발광 소자는 상기 제1 도전형의 반도체층(30) 상에 제1 패드층(91)이 배치되고, 상기 제1 패드층(91) 상에 제2 패드층(92)이 배치된다.
상기 제1 패드층(91)은 상기 제1 도전형의 반도체층(30)에 직접 접촉하여 형성될 수 있으며, 상기 제2 패드층(92)은 상기 제1 패드층(91)에 직접 접촉하여 형성될 수 있다.
상기 제1 패드층(91)은 상기 제1 도전형의 반도체층(30) 상에서 제1 면적으로 형성되며, 상기 제2 패드층(92)은 상기 제1 패드층(91) 및 패시베이션층(70) 상에서 상기 제1 면적보다 큰 제2 면적으로 형성된다.
상기 제1 패드층(91)과 상기 제2 패드층(92)은 적어도 일부분이 수직 방향으로 오버랩되어 전기적으로 연결된다. 예를 들어, 상기 제2 패드층(92)은 상기 제1 패드층(91) 및 상기 제1 패드층(91)에 인접한 상기 패시베이션층(70)을 덮도록 형성될 수 있다.
상기 제1 패드층(91)은 상기 제1 도전형의 반도체층(30) 상에 한개 또는 복수개가 배치될 수 있다.
상기 제1 패드층(91)이 상기 제1 도전형의 반도체층(30) 상에 한개만 배치되는 경우, 상기 제2 패드층(92)은 상기 제1 패드층(91) 보다 넓은 면적으로 상기 제1 패드층(91)을 덮도록 형성될 수 있다.
상기 제1 패드층(91)이 상기 제1 도전형의 반도체층(30) 상에 복수개가 배치되는 경우, 상기 제2 패드층(92)은 상기 제1 패드층(91)을 모두 전기적으로 연결할 수 있도록 배치되며, 상기 제2 패드층(92)의 적어도 일부분은 상기 복수개의 제1 패드층들(91) 중 적어도 하나를 상측방향에서 완전히 덮을 수 있도록 넓은 면적으로 형성될 수 있다.
도 3에 도시된 바와 같이, 상기 제1 패드층(91)은 상기 제1 도전형의 반도체층(30) 상에 복수개가 배치될 수 있으며, 도 4에 도시된 바와 같이, 상기 제2 패드층(92)은 상기 복수개의 제1 패드층들(91)을 전기적으로 연결할 수 있도록 배치된다. 이때, 도 4에서 상기 제2 패드층(92)은 라인 형태와 원 형태가 조합된 형태로 형성될 수 있으며, 상기 라인 형태의 제2 패드층(92)은 상기 복수개의 제1 패드층들(91)을 전기적으로 연결하는 역할을 하고, 상기 원 형태의 제2 패드층(92)은 상기 제1 패드층(91)을 완전히 덮으면서 와이어(미도시)가 용이하게 연결될 수 있도록 한다.
상기 제1 패드층(91)은 적어도 일부분이 상기 패시베이션층(70)과 동일 수평면 상에 배치되며, 상기 제2 패드층(92)은 적어도 일부분이 상기 패시베이션층(70)의 상면과 접촉한다.
실시예에 따른 발광 소자에서는, 상기 제1 도전형의 반도체층(30) 상에 배치되는 제1 패드층(91)의 면적을 최소화하고, 상기 제1 패드층(91) 상에 상기 제1 패드층(91)을 전기적으로 연결하고 와이어와 접속될 수 있는 제2 패드층(92)을 형성한다.
상기 제1 도전형의 반도체층(30) 상에 상기 제1 패드층(91)을 넓은 면적으로 형성하면 저항을 감소시키고 전류 퍼짐의 효과를 얻을 수 있는 장점이 있으나, 상기 제1 도전형의 반도체층(30) 상에 형성된 제1 패드층(91)은 상기 활성층(40)에서 방출된 빛을 흡수하여 발광 소자의 광 추출 효율을 감소시키는 문제가 있다.
따라서, 실시예에서는 상기 제1 패드층(91) 및 상기 패시베이션층(70) 상에 제2 패드층(92)을 형성함으로써, 상기 제2 패드층(92)을 상기 제1 도전형의 반도체층(30) 또는 상기 활성층(40)으로부터 상기 패시베이션층(70)의 두께 만큼 더 멀리 이격시킨다. 결과적으로, 상기 제2 패드층(92)에 의해 흡수 또는 반사됨에 따라 소실되는 빛은 감소되어 발광 소자의 광 추출 효율을 증가될 수 있다.
제1 도전형의 반도체층과 패드층이 오버랩되는 면적을 포함한 시뮬레이션 조건을 동일하게 설정한 후 시뮬레이션을 실시한 결과, 실시예에 따른 발광 소자와 같이 제1 도전형의 반도체층(30) 상에 제1 패드층(91) 및 패시베이션층(70)을 형성하고, 상기 제1 패드층(91) 및 패시베이션층(70) 상에 제2 패드층(92)을 형성하는 경우가 제1 도전형의 반도체층 상에 패드층 및 패시베이션층을 형성하는 경우에 비해 5% 정도의 광 추출 효율이 향상되는 것을 확인할 수 있었다. 즉, 제1 도전형의 반도체층에 직접 접촉하도록 패드층을 형성하는 것에 비해 패드층을 제1 패드층과 제2 패드층으로 구분하고 제1 패드층만 상기 제1 도전형의 반도체층에 직접 접촉하도록 하는 것이 광 추출 효율을 증가시킬 수 있다.
한편, 상기 지지 기판(60)은 전기 전도성 물질로 형성될 수 있으며, 구리(Cu), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 또는 전기 전도성 반도체 기판 중 적어도 어느 하나로 형성될 수 있다. 비록 도시되지는 않았지만, 상기 지지 기판(60) 상에는 은(Ag) 또는 알루미늄(Al)을 포함하는 반사층과 상기 제2 도전형의 반도체층(50)과 오믹 접촉을 형성하는 오믹 접촉층이 형성될 수 있다.
상기 제2 도전형의 반도체층(50), 활성층(40) 및 제1 도전형의 반도체층(30)을 포함하는 발광 반도체층은 GaN 기반 반도체층으로 형성될 수 있으며, 예를 들어, GaN층, InGaN층, AlGaN층 등을 포함하여 형성될 수 있다.
상기 제2 도전형의 반도체층(50)은 Mg와 같은 p형 불순물을 포함하는 반도체층으로 형성될 수 있으며, 상기 제1 도전형의 반도체층(30)은 Si와 같은 n형 불순물을 포함하는 반도체층으로 형성될 수 있다. 그리고, 상기 활성층(40)은 단일 양자 우물 구조 또는 다중 양자 우물 구조로 형성될 수 있으며, 예를 들어 InGaN 우물층/GaN 장벽층의 적층 구조로 형성될 수 있다.
상기 패시베이션층(70)은 광 투과율이 높은 전기 절연성 물질로 형성될 수 있다. 상기 패시베이션층(70)은 상기 발광 반도체층을 측면 및 상면에서 포위하며, 상기 발광 반도체층을 외부의 충격, 습기, 이물질 등으로부터 보호한다. 예를 들어, 상기 패시베이션층(70)은 SiO2, Al2O3, 또는 SiN 중 어느 하나를 포함할 수 있다.
상기 제1 패드층(91) 및 제2 패드층(92)은 동일한 물질로 형성되거나 서로 상이한 물질로 형성될 수 있다. 예를 들어, 상기 제1 패드층(91)은 상기 제1 도전형의 반도체층(30)과 오믹 접촉을 형성하는 물질로 형성될 수 있으며, Cr 또는 Ni을 포함할 수 있다. 예를 들어, 상기 제2 패드층(92)은 Cr, Al, Ag, Ni, 또는 Au 중 적어도 어느 하나를 포함할 수 있고, Cr/Al/Ni/Au 적층 구조 또는 Cr/Ag/Ni/Au 적층 구조로 형성될 수 있다.
도 5 내지 도 13은 실시예에 따른 발광 소자 제조방법을 설명하는 도면이다.
도 5를 참조하면, 성장 기판(10) 상에 Un-doped GaN층(20), 제1 도전형의 반도체층(30), 활성층(40), 제2 도전형의 반도체층(50)을 형성한다.
상기 성장 기판(10)은 사파이어(Al2O3), Si, SiC, GaAs, ZnO, MgO, GaN, Ga2O3, Glass 중 적어도 어느 하나로 형성될 수도 있고, 상기 Un-doped GaN층(20)은 트리메틸 갈륨(TMGa)을 수소 가스 및 암모니아 가스와 함께 챔버에 주입하여 성장시킬 수 있다.
또한, 상기 성장 기판(10)과 상기 Un-doped GaN층(20) 사이에는 버퍼층이 형성될 수 있으며, 상기 버퍼층은 AlInN/GaN, InxGa1-xN/GaN, AlxInyGa1-x-yN/InxGa1- xN/GaN 등과 같은 적층 구조를 이루는 멀티층으로 형성될 수도 있고, 예를 들어, 트리메틸 갈륨(TMGa)과 트리메틸 인듐(TMIn) 및 트리메틸 알루미늄(TMAl)을 수소 가스 및 암모니아 가스와 함께 상기 챔버 내부로 주입시킴으로써 성장시킬 수 있다.
상기 제1 도전형의 반도체층(30)은 트리메틸 갈륨(TMGa), n형 불순물(예를 들어, Si)을 포함하는 사이렌 가스(SiN4)를 수소 가스 및 암모니아 가스와 함께 상기 챔버에 주입하여 성장시킬 수 있다. 그리고, 상기 제1 도전형의 반도체층(30) 상에 활성층(40) 및 제2 도전형의 반도체층(50)을 형성한다.
상기 활성층(40)은 단일 양자 우물 구조 또는 다중 양자 우물(Multi-Quantum Well) 구조로 형성될 수 있고, 예를 들어, InGaN 우물층/GaN 장벽층의 적층구조로 형성될 수도 있다.
상기 제2 도전형의 반도체층(50)은 트리메틸 갈륨(TMGa), p형 불순물(예를 들어, Mg)을 포함하는 비세틸 사이클로 펜타디에닐 마그네슘(EtCp2Mg){Mg(C2H5C5H4)2}을 수소 가스 및 암모니아 가스와 함께 상기 챔버에 주입하여 성장시킬 수 있다.
도 6을 참조하면, 상기 제2 도전형의 반도체층(50) 상에 상기 지지 기판(60)을 형성한다. 상기 지지 기판(60)은 전기도금 방법 또는 웨이퍼 본딩 방법으로 상기 제2 도전형의 반도체층(50) 상에 형성된다.
도 7을 참조하면, 상기 지지 기판(60)이 형성된 발광 반도체층으로부터 상기 성장 기판(10) 및 Un-doped GaN층(20)을 식각 방법 또는 레이저 리프트 오프 방법으로 분리하고, 칩 분리를 위한 아이솔레이션 식각을 진행한다.
도 8을 참조하면, 상기 지지 기판(60) 상에 형성된 상기 발광 반도체층을 포위하도록 상기 패시베이션층(70)을 형성한다.
도 9 내지 도 11을 참조하면, 상기 패시베이션층(70) 상에 상기 제1 마스크 패턴(80)을 형성하고, 상기 제1 마스크 패턴(80)을 마스크로 하여 상기 제1 도전형의 반도체층(30) 상면에 배치된 상기 패시베이션층(70)를 선택적으로 제거한다. 그리고, 상기 패시베이션층(70)이 제거됨에 따라 노출된 상기 제1 도전형의 반도체층(30) 상에 상기 제1 패드층(91)을 형성한다.
도 12와 도 13을 참조하면, 상기 패시베이션층(70) 상에 제2 마스크 패턴(100)을 형성하고, 상기 제2 마스크 패턴(100)이 형성되지 않은 상기 제1 패드층(91) 및 패시베이션층(70) 상에 제2 패드층(92)을 형성한다.
따라서, 도 1 내지 도 4에서 설명된 바와 같은 발광 소자가 제작될 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 실시예에 따른 발광 소자의 단면도.
도 2는 실시예에 따른 발광 소자를 일부분 절단한 구조의 사시도.
도 3은 실시예에 따른 발광 소자에서 제1 도전형의 반도체층 상에 형성된 제1 패드층의 평면도.
도 4는 실시예에 따른 발광 소자에서 패시베이션층 상에 형성된 제2 패드층의 평면도.
도 5 내지 도 13은 실시예에 따른 발광 소자 제조방법을 설명하는 도면.

Claims (15)

  1. 제1 도전형의 반도체층, 활성층, 및 제2 도전형의 반도체층을 포함하는 발광 반도체층;
    상기 발광 반도체층을 포위하는 패시베이션층;
    상기 제1 도전형의 반도체층 상에 제1 패드층; 및
    상기 제1 패드층 및 상기 패시베이션층 상에 제2 패드층을 포함하는 발광 소자.
  2. 제1 도전형의 반도체층, 활성층, 및 제2 도전형의 반도체층을 포함하는 발광 반도체층;
    상기 발광 반도체층을 포위하는 패시베이션층;
    상기 제1 도전형의 반도체층 상에 제1 면적을 갖는 제1 패드층; 및
    상기 제1 패드층 및 상기 패시베이션층 상에 상기 제1 면적보다 큰 제2 면적을 갖는 제2 패드층을 포함하는 발광 소자.
  3. 제 1항 또는 제 2항에 있어서,
    상기 제1 패드층은 복수의 제1 패드층이 서로 이격되어 배치되고, 상기 제2 패드층은 상기 복수의 제1 패드층을 서로 전기적으로 연결하는 발광 소자.
  4. 제 1항 또는 제 2항에 있어서,
    상기 발광 반도체층 아래에 전기 전도성을 갖는 지지 기판을 포함하는 발광 소자.
  5. 제 4항에 있어서,
    상기 지지 기판은 상기 제2 도전형의 반도체층과 접촉하는 발광 소자.
  6. 제 4항에 있어서,
    상기 지지 기판, 발광 반도체층, 제1 패드층 및 제2 패드층은 적어도 일부분이 수직 방향에서 오버랩되는 발광 소자.
  7. 제 4항에 있어서,
    상기 지지 기판, 발광 반도체층, 패시베이션층 및 제2 패드층은 적어도 일부분이 수직 방향에서 오버랩되는 발광 소자.
  8. 제 1항 또는 제 2항에 있어서,
    상기 제1 패드층은 상기 제1 도전형의 반도체층과 접촉하는 발광 소자.
  9. 제 1항 또는 제 2항에 있어서,
    상기 제1 패드층은 적어도 일부분이 상기 패시베이션층과 동일 수평면 상에 배치되는 발광 소자.
  10. 제 1항 또는 제 2항에 있어서,
    상기 패시베이션층은 광 투과성을 갖는 전기 절연성 물질로 형성된 발광 소자.
  11. 제 1항 또는 제 2항에 있어서,
    상기 패시베이션층은 SiO2, Al2O3, 또는 SiN 중 어느 하나를 포함하는 발광 소자.
  12. 제 1항 또는 제 2항에 있어서,
    상기 제2 패드층은 적어도 일부분이 상기 패시베이션층에 의해 상기 제1 도전형의 반도체층과 이격되어 배치되는 발광 소자.
  13. 지지 기판 상에 배치된 발광 반도체층이 준비되는 단계;
    상기 발광 반도체층을 포위하도록 패시베이션층을 형성하는 단계;
    상기 발광 반도체층 상에 형성된 상기 패시베이션층을 선택적으로 제거하여 상기 발광 반도체층 상에 제1 패드층을 형성하는 단계; 및
    상기 제1 패드층 및 패시베이션층 상에 제2 패드층을 형성하는 단계를 포함하는 발광 소자 제조방법.
  14. 제 13항에 있어서,
    상기 제1 패드층은 상기 발광 반도체층 상에 이격되어 복수개가 형성되고, 상기 제2 패드층은 상기 복수의 제1 패드층을 서로 전기적으로 연결하는 발광 소자 제조방법.
  15. 제 13항에 있어서,
    상기 제1 패드층은 제1 면적을 갖고, 상기 제2 패드층은 상기 제1 면적보다 큰 제2 면적을 갖는 발광 소자 제조방법.
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