KR101039329B1 - Manufacturing method for printed circuit board - Google Patents

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Abstract

인쇄회로기판 제조방법이 개시된다. 표면처리가 수행되는 패드를 포함하는 회로패턴을 구비하는 인쇄회로기판을 제조하는 방법으로서, 기판의 표면에 상기 회로패턴에 상응하는 제1 도금레지스트를 형성하는 단계; 도금을 통하여 상기 기판의 표면에 상기 패드를 포함하는 회로패턴을 형성하는 단계; 상기 회로패턴이 형성된 기판의 상측에 상기 패드가 선택적으로 노출되도록 제2 도금레지스트를 형성하는 단계; 전해도금을 통해 상기 패드의 표면에 표면처리층을 형성하는 단계; 상기 제1 도금레지스트 및 상기 제2 도금레지스트를 제거하는 단계; 및 노출된 상기 시드층을 제거하는 단계를 포함하는 인쇄회로기판 제조방법은, 도금 인입선과 같은 전기적 도통을 부여하기 위한 별도의 도금 인입선을 형성할 필요가 없어, 회로의 손실을 최소화 할 수 있으며, 설계 자유도를 높여 고밀도 회로 제품 제작에 유리하다. 또한, 도금 인입선 잔류로 인한 신호 노이즈 발생을 방지함으로써 패키지 기판의 전기적 특성을 향상시킬 수 있다.Disclosed is a method of manufacturing a printed circuit board. A method of manufacturing a printed circuit board having a circuit pattern including a pad on which surface treatment is performed, the method comprising: forming a first plating resist corresponding to the circuit pattern on a surface of a substrate; Forming a circuit pattern including the pad on the surface of the substrate through plating; Forming a second plating resist to selectively expose the pad on the upper side of the substrate on which the circuit pattern is formed; Forming a surface treatment layer on the surface of the pad through electroplating; Removing the first plating resist and the second plating resist; And the printed circuit board manufacturing method comprising the step of removing the exposed seed layer, there is no need to form a separate plating lead wire for imparting electrical conduction such as plating lead wire, it is possible to minimize the loss of the circuit, It is advantageous to manufacture high density circuit products by increasing design freedom. In addition, it is possible to improve the electrical characteristics of the package substrate by preventing the occurrence of signal noise due to the residual plating lead.

인쇄회로기판, 도금인입선, 표면처리 Printed Circuit Board, Plating Lead Wire, Surface Treatment

Description

인쇄회로기판 제조방법{Manufacturing method for printed circuit board}Manufacturing method for printed circuit board

본 발명은 인쇄회로기판 제조방법에 관한 것이다.The present invention relates to a printed circuit board manufacturing method.

최근 집적회로가 경박단소화 됨에도 불구하고 집적회로 패키지에서 나오는 리드(lead)수는 오히려 증가되고 있다. 이를 해결하기 위한 방법으로 최근 BGA(ball grid array) 및 CSP(chip scale package)의 패키지 기판의 사용이 일반화되고 있다. solder ball을 사용함으로써 기판의 고밀도화가 용이하기 때문에, 대부분 반도체 칩을 실장하는 패키지 기판으로서 사용되고 있다. 반도체 칩과 접속되는 와이어 본딩, 플립칩 본딩과　솔더볼이 접속되는 패드의 전기적인 접속상태를 향상시키기 위한 금도금 작업을 수행할 경우 금도금 인입선을 형성하는데, 이러한 도금 인입선에 의해 회로의 고밀도화가 제한을 받게 되고, 도금 인입선을 제거해야 하는 추가 공정이 필요하며, 도금 인입선 잔류로 인한 신호 노이즈 발생을 야기한다. Despite the recent miniaturization of integrated circuits, the number of leads from integrated circuit packages is increasing. Recently, the use of a package substrate of a ball grid array (BGA) and a chip scale package (CSP) has become common. Since the use of solder balls facilitates high density of the substrate, it is mostly used as a package substrate for mounting semiconductor chips. When gold plating is performed to improve the electrical connection between the wire bonding, flip chip bonding and pad solder ball connected to the semiconductor chip, the gold plating lead wire is formed, and the plating lead wire limits the density of the circuit. And additional processing is required to remove the plating lead wires, causing signal noise generation due to the plating lead wires remaining.

본 발명은 변형된 에디티브 방식을 이용하여 도금 인입선을 사용하지 않는 패키지 기판 및 그 제조방법을 제공하는 것이다.The present invention provides a package substrate and a method of manufacturing the same, which do not use a plating lead wire using a modified additive method.

본 발명의 일 측면에 따르면, 표면처리가 수행되는 패드를 포함하는 회로패턴을 구비하는 인쇄회로기판을 제조하는 방법으로서, 기판의 표면에 상기 회로패턴에 상응하는 제1 도금레지스트를 형성하는 단계; 도금을 통하여 상기 기판의 표면에 상기 패드를 포함하는 회로패턴을 형성하는 단계; 상기 회로패턴이 형성된 기판의 상측에 상기 패드가 선택적으로 노출되도록 제2 도금레지스트를 형성하는 단계; 전해도금을 통해 상기 패드의 표면에 표면처리층을 형성하는 단계; 상기 제1 도금레지스트 및 상기 제2 도금레지스트를 제거하는 단계; 및 노출된 상기 시드층을 제거하는 단계를 포함하는 인쇄회로기판 제조방법이 제공된다.According to an aspect of the present invention, a method of manufacturing a printed circuit board having a circuit pattern including a pad on which surface treatment is performed, comprising: forming a first plating resist corresponding to the circuit pattern on a surface of a substrate; Forming a circuit pattern including the pad on the surface of the substrate through plating; Forming a second plating resist to selectively expose the pad on the upper side of the substrate on which the circuit pattern is formed; Forming a surface treatment layer on the surface of the pad through electroplating; Removing the first plating resist and the second plating resist; And there is provided a printed circuit board manufacturing method comprising the step of removing the exposed seed layer.

상기 표면처리층은 상기 패드의 표면에 순차로 적층되는 니켈층 및 금층을 포함할 수 있으며, 상기 제1 도금레지스트를 형성하는 단계 이전에 무전해 도금을 통하여 상기 기판의 표면에 시드층을 형성하는 단계를 더 포함할 수도 있다.The surface treatment layer may include a nickel layer and a gold layer sequentially stacked on the surface of the pad, and before forming the first plating resist, forming a seed layer on the surface of the substrate through electroless plating. It may further comprise a step.

한편, 상기 패드는 상기 기판의 일면에 마련되는 와이어본딩 패드와, 상기 기판의 타면에 마련되는 솔더볼 패드를 포함할 수 있으며, 노출된 상기 시드층을 제거하는 단계는 습식에칭을 통해 수행될 수 있다.The pad may include a wire bonding pad provided on one surface of the substrate and a solder ball pad provided on the other surface of the substrate, and the removing of the exposed seed layer may be performed by wet etching. .

본 발명의 바람직한 실시예에 따르면, 도금 인입선과 같은 전기적 도통을 부여하기 위한 별도의 도금 인입선을 형성할 필요가 없어, 회로의 손실을 최소화 할 수 있으며, 설계 자유도를 높여 고밀도 회로 제품 제작에 유리하다. 또한, 도금 인입선 잔류로 인한 신호 노이즈 발생을 방지함으로써 패키지 기판의 전기적 특성을 향상시킬 수 있다.According to a preferred embodiment of the present invention, there is no need to form a separate plating lead wire for imparting electrical conduction, such as a plating lead wire, it is possible to minimize the loss of the circuit, it is advantageous to manufacture high-density circuit products by increasing the design freedom . In addition, it is possible to improve the electrical characteristics of the package substrate by preventing the occurrence of signal noise due to the residual plating lead.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. As the invention allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the written description. However, this is not intended to limit the present invention to specific embodiments, it should be understood to include all transformations, equivalents, and substitutes included in the spirit and scope of the present invention.

이하, 본 발명에 따른 인쇄회로기판 제조방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, a preferred embodiment of a method for manufacturing a printed circuit board according to the present invention will be described in detail with reference to the accompanying drawings, and in the following description with reference to the accompanying drawings, the same or corresponding components are given the same reference numbers. Duplicate explanations will be omitted.

도 1은 본 발명의 일 실시예에 따른 인쇄회로기판 제조방법을 나타내는 순서도이고, 도 2 내지 도 8은 본 발명의 일 실시예에 따른 인쇄회로기판 제조방법의 각 공정을 나타내는 도면이다. 도 2 내지 도 8을 참조하면, 기판(110), 동박(112), 홀(114), 제1 도금레지스트(120), 시드층(130), 배선(140a), 비아(140b), 본딩 패 드(140C), 솔더볼 패드(140d), 제2 도금레지스트(150), 표면처리층(160), 솔더레지스트층(170)이 도시되어 있다.1 is a flowchart illustrating a method of manufacturing a printed circuit board according to an embodiment of the present invention, and FIGS. 2 to 8 are views illustrating respective processes of the method of manufacturing a printed circuit board according to an embodiment of the present invention. 2 to 8, the substrate 110, the copper foil 112, the holes 114, the first plating resist 120, the seed layer 130, the wiring 140a, the vias 140b, and the bonding pads. The chip 140C, the solder ball pad 140d, the second plating resist 150, the surface treatment layer 160, and the solder resist layer 170 are illustrated.

우선, 기판(110)을 준비한 다음, 기판(110)에 홀(114)을 가공한다(S10, 도 2 참조). 기판(110)은 글래스가 함침된 에폭시 수지 등과 같이 인쇄회로기판에 널리 사용되는 재질을 이용할 수 있다. 본 실시예에서는 도 2에 도시된 바와 같이 양면에 동박(112)이 적층된 동박적층판(CCL)을 기판(110)으로 제시하였으나, 표면에 동박이 형성되어 있지 않은 절연체도 이용될 수 있음은 물론이다.First, the substrate 110 is prepared, and then the holes 114 are processed in the substrate 110 (S10, see FIG. 2). The substrate 110 may be made of a material that is widely used for printed circuit boards such as epoxy resin impregnated with glass. In the present embodiment, as shown in FIG. 2, a copper clad laminate (CCL) having copper foils 112 stacked on both surfaces thereof is presented as the substrate 110, but an insulator having no copper foil formed on its surface may be used. to be.

기판(110)에 홀(114)을 가공하기 위하여, 기계적인 드릴 또는 레이저 드릴 등을 이용할 수 있으며, 이러한 홀(114)의 내벽 또는 내부 전체에 도전성 물질이 충전됨으로써, 추후 기판(110)의 상하 양면이 전기적으로 도통될 수 있게 된다.In order to process the hole 114 in the substrate 110, a mechanical drill or a laser drill may be used. The conductive material is filled in the inner wall or the entire interior of the hole 114, so that the upper and lower portions of the substrate 110 are later formed. Both sides can be electrically conducted.

그리고 나서, 무전해 도금을 통하여 기판(110)의 표면에 시드층(130)을 형성하고(S20), 제1 도금레지스트(120)를 형성한다(S30, 도 3 참조). 시드층(130)은 추후 도금법을 이용하여 회로패턴을 형성하기 위한 밑바탕이 되는 것으로서, 화학동도금과 같은 무전해 도금을 통해 형성될 수 있다. 시드층(130)은 기판(110)의 상하 표면은 물론 홀(114)의 내벽에도 형성될 수 있다.Then, the seed layer 130 is formed on the surface of the substrate 110 through electroless plating (S20), and the first plating resist 120 is formed (S30, see FIG. 3). The seed layer 130 is used as a base for forming a circuit pattern later using the plating method, and may be formed through electroless plating such as chemical copper plating. The seed layer 130 may be formed on the inner wall of the hole 114 as well as the upper and lower surfaces of the substrate 110.

제1 도금레지스트(120)는 기판(110)의 표면, 보다 구체적으로는 시드층(130)의 표면에 형성되어, 추후 전해도금 시 도금층이 선택적으로 형성될 수 있도록 하는 수단이다. 즉, 제1 도금레지스트(120)에 의해 커버된 부분에는 도금층이 형성되지 못하고, 개방된 부분에만 도금층이 형성되도록 함으로써, 결과적으로 시드층(130) 상에 소정의 패턴이 형성되도록 하는 것이다.The first plating resist 120 is formed on the surface of the substrate 110, more specifically, on the surface of the seed layer 130, so that the plating layer may be selectively formed during the later electroplating. That is, the plating layer is not formed on the portion covered by the first plating resist 120, and the plating layer is formed only on the open portion, so that a predetermined pattern is formed on the seed layer 130.

이러한 제1 도금레지스트(120)를 형성하기 위하여, 시드층(130)의 표면에 감광성 잉크 또는 필름을 도포한 다음, 패터닝 된 마스크를 이용하여 노광 및 현상하는 공정(포토리소그래피)을 이용할 수 있다.In order to form the first plating resist 120, a process (photolithography) of applying a photosensitive ink or a film to the surface of the seed layer 130 and then exposing and developing using a patterned mask may be used.

그리고 나서, 도금을 통하여 패드를 포함하는 회로패턴을 형성한다(S40, 도 4 참조). 제1 도금레지스트(120)를 시드층(130)의 표면에 형성한 후 도금을 수행하게 되면, 도 4에 도시된 바와 같이, 제1 도금레지스트(120)에 의해 커버되지 않고 개방된 부분에만 도금층이 형성된다. 도 4를 참조하면, 도금에 의해 배선(140a), 비아(140b), 본딩 패드(140C), 솔더볼 패드(140d)가 형성된 모습이 도시되어 있다. 여기서 배선(140a)은 전기적인 신호가 전달되는 경로를 의미하며, 비아(140b)는 기판(110)의 층간 도통을 구현하는 수단을 말한다. 또한 본딩 패드(140c)는 추후 기판(110)에 실장될 전자소자 등과 와이어를 통해 전기적으로 연결되는 와이어본딩 패드 또는 플립칩 방식으로 연결되는 플립칩본딩 패드를 통칭하는 것이며, 솔더볼 패드(140d)는 추후 메인보드 등과의 플립칩 방식으로의 접속을 위해 솔더볼이 형성되는 패드를 의미한다. 본 명세서에서는 전술한 배선(140a), 비아(140b), 본딩 패드(140C), 솔더볼 패드(140d)를 총칭하여 회로패턴이라 하기로 한다. 한편, 본 실시예에서는 기판(110)에 본딩 패드(140C) 와 솔더볼 패드(140d)가 모두 형성된 모습이 제시되어 있으나, 이들 중 어느 하나만이 선택적으로 형성되어 있을 수도 있음은 물론이다.Then, a circuit pattern including a pad is formed through plating (S40, see FIG. 4). When plating is performed after the first plating resist 120 is formed on the seed layer 130, as shown in FIG. 4, the plating layer is not covered by the first plating resist 120 and is only open. Is formed. Referring to FIG. 4, the wiring 140a, the via 140b, the bonding pad 140C, and the solder ball pad 140d are formed by plating. Here, the wiring 140a refers to a path through which an electrical signal is transmitted, and the via 140b refers to a means for implementing interlayer conduction of the substrate 110. In addition, the bonding pad 140c collectively refers to a wire bonding pad electrically connected to an electronic device or the like to be mounted on the substrate 110 or a flip chip bonding pad connected in a flip chip manner, and the solder ball pad 140d may be referred to as a bonding ball pad 140d. It means a pad in which solder balls are formed to be connected to the main board later in a flip chip method. In the present specification, the wiring 140a, the via 140b, the bonding pad 140C, and the solder ball pad 140d are collectively referred to as a circuit pattern. Meanwhile, in this embodiment, although the bonding pad 140C and the solder ball pad 140d are both formed on the substrate 110, only one of them may be selectively formed.

다음으로, 회로패턴이 형성된 기판(110)의 상측에 패드가 선택적으로 노출되도록 제2 도금레지스트(150)를 형성한다(S50. 도 5 참조). 전술한 회로패턴 중, 외 부와의 접속이 이루어지는 본딩 패드(140C) 와 솔더볼 패드(140d) 등은 그 접속의 신뢰성이 확보될 필요가 있다. 이를 위해 그 표면에 니켈/금층을 순차로 도금하는 것과 같은 표면처리를 수행할 필요가 있으며, 이러한 표면처리를 위해 본딩 패드(140C) 와 솔더볼 패드(140d)와 같이 표면처리의 대상이 되는 부분만이 선택적으로 개방되도록 제2 도금레지스트(150)를 형성하는 것이다.Next, the second plating resist 150 is formed to selectively expose the pad on the upper side of the substrate 110 on which the circuit pattern is formed (S50. FIG. 5). Among the above-described circuit patterns, the bonding pads 140C, the solder ball pads 140d, and the like, which are connected to the outside, need to ensure the reliability of the connection. For this purpose, it is necessary to perform a surface treatment such as sequentially plating a nickel / gold layer on the surface thereof, and only the portions to be subjected to the surface treatment such as the bonding pad 140C and the solder ball pad 140d for this surface treatment. The second plating resist 150 is formed to selectively open.

종래기술에 따르면, 표면처리를 위해 별도의 도금인입선을 마련하는 방법을 이용하였으나, 본 실시예에 따르면, 추가적인 도금인입선을 마련하지 않고 회로패턴 형성에 이용되었던 시드층(130)을 다시 활용할 수 있어, 공정을 단순화할 수 있게 되고, 기판(110) 표면의 설계 자유도를 향상시킬 수 있게 된다. 제2 도금레지스트(150)를 형성하는 방법은 제1 도금레지스트(120)의 경우와 동일하므로, 이에 대한 구체적인 설명은 생략하도록 한다.According to the prior art, a method of providing a separate plating lead wire for surface treatment was used, but according to the present embodiment, the seed layer 130 used to form a circuit pattern may be reused without providing an additional plating lead wire. As a result, the process may be simplified and the degree of freedom of design of the surface of the substrate 110 may be improved. Since the method of forming the second plating resist 150 is the same as that of the first plating resist 120, a detailed description thereof will be omitted.

이렇게 제2 도금레지스트(150)를 형성한 다음, 전해도금을 통해 패드(140c, 140d)의 표면에 표면처리층(160)을 형성한다(S60, 도 6 참조). 표면처리층(160)을 형성하기 위해 본딩 패드(140C) 와 솔더볼 패드(140d)의 표면에 니켈층과 금층을 순차적으로 도금하는 방법을 이용할 수 있으며, 이 밖의 다른 재질을 이용할 수도 있음은 물론이다.After forming the second plating resist 150, the surface treatment layer 160 is formed on the surfaces of the pads 140c and 140d through electroplating (S60, see FIG. 6). In order to form the surface treatment layer 160, a method of sequentially plating a nickel layer and a gold layer on the surfaces of the bonding pad 140C and the solder ball pad 140d may be used, and other materials may be used. .

이 후, 제1 도금레지스트(120) 및 제2 도금레지스트(150)를 제거하고(S70), 노출된 시드층(130)을 제거한다(S80, 도 7 참조). 제1 도금레지스트(120)와 제2 도금레지스트(150)를 모두 제거하게 되면, 제1 도금레지스트(120)에 의해 커버되었던 시드층(130)의 일부가 외부에 노출되게 되는데, 플래시 에칭과 같은 습식에칭을 통 해 이러한 시드층(130)을 제거하게 되면, 도금을 통해 형성된 각각의 패턴들은 서로 전기적으로 분리되어 각자의 기능을 수행할 수 있게 된다.Thereafter, the first plating resist 120 and the second plating resist 150 are removed (S70), and the exposed seed layer 130 is removed (S80, see FIG. 7). When the first plating resist 120 and the second plating resist 150 are removed, a part of the seed layer 130 covered by the first plating resist 120 is exposed to the outside, such as flash etching. When the seed layer 130 is removed through wet etching, the respective patterns formed through the plating may be electrically separated from each other to perform their respective functions.

한편, 본 실시예에 따르면, 본딩 패드(140C) 와 솔더볼 패드(140d)의 경우 플래시 에칭을 수행하기 전에 이미 그 표면에 표면처리층(160)이 형성되므로, 플래시 에칭 과정에서 그 표면이 식각되어 상부 면적이 감소되는 문제를 해소할 수 있게 된다. 이로 인해, 보다 더 미세한 와이어본딩 패드(140c)와 솔더볼 패드(140d)를 설계할 수 있게 된다.Meanwhile, according to the present embodiment, since the surface treatment layer 160 is already formed on the surface of the bonding pad 140C and the solder ball pad 140d before performing the flash etching, the surface is etched during the flash etching process. It is possible to solve the problem that the upper area is reduced. As a result, even finer wire bonding pads 140c and solder ball pads 140d can be designed.

그리고 나서, 솔더레지스트층(170)을 형성한다(S90, 도 8 참조). 솔더레지스트층(170)은 기판(110)의 표면에 노출된 배선(140a)패턴 등을 커버하여 이들이 솔더링 또는 기타 외부환경으로부터 손상되는 것을 방지하는 기능을 수행한다. 이 때, 외부와의 접속을 위한 본딩 패드(140C) 와 솔더볼 패드(140d) 등이 솔더레지스트에 의해 커버되지 않고 노출됨은 물론이다.Then, the solder resist layer 170 is formed (S90, see FIG. 8). The solder resist layer 170 covers the wiring pattern 140a exposed on the surface of the substrate 110 to prevent them from being damaged from soldering or other external environments. At this time, the bonding pad 140C and the solder ball pad 140d for connection with the outside are exposed without being covered by the solder resist, of course.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the appended claims. It will be understood that the invention may be varied and varied without departing from the scope of the invention.

전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.Many embodiments other than the above-described embodiments are within the scope of the claims of the present invention.

도 1은 본 발명의 일 실시예에 따른 인쇄회로기판 제조방법을 나타내는 순서도.1 is a flow chart showing a printed circuit board manufacturing method according to an embodiment of the present invention.

도 2 내지 도 8은 본 발명의 일 실시예에 따른 인쇄회로기판 제조방법의 각 공정을 나타내는 도면.2 to 8 are views showing each step of the method for manufacturing a printed circuit board according to an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

110: 기판 112: 동박110: substrate 112: copper foil

114: 홀 120: 제1 도금레지스트114: hole 120: first plating resist

130: 시드층 140a: 배선130: seed layer 140a: wiring

140b: 비아 140c: 본딩 패드140b: via 140c: bonding pad

140d: 솔더볼 패드 150: 제2 도금레지스트140d: solder ball pad 150: second plating resist

160: 표면처리층 170: 솔더레지스트층 160: surface treatment layer 170: solder resist layer

Claims (5)

표면처리가 수행되는 패드를 포함하는 회로패턴을 구비하는 인쇄회로기판을 제조하는 방법으로서,A method of manufacturing a printed circuit board having a circuit pattern including a pad on which surface treatment is performed, 무전해 도금을 통하여 절연 기판의 표면에 시드층을 형성하는 단계;Forming a seed layer on the surface of the insulated substrate through electroless plating; 상기 절연 기판의 표면에 상기 회로패턴에 상응하는 제1 도금레지스트를 형성하는 단계;Forming a first plating resist on the surface of the insulating substrate corresponding to the circuit pattern; 도금을 통하여 상기 절연 기판의 표면에 상기 패드를 포함하는 회로패턴을 형성하는 단계;Forming a circuit pattern including the pad on a surface of the insulating substrate through plating; 상기 회로패턴이 형성된 절연 기판의 상측에 상기 패드가 선택적으로 노출되도록 제2 도금레지스트를 형성하는 단계;Forming a second plating resist on the upper side of the insulating substrate on which the circuit pattern is formed to expose the pad selectively; 전해도금을 통해 상기 패드의 표면에 표면처리층을 형성하는 단계;Forming a surface treatment layer on the surface of the pad through electroplating; 상기 제1 도금레지스트 및 상기 제2 도금레지스트를 제거하는 단계; 및Removing the first plating resist and the second plating resist; And 노출된 상기 시드층을 제거하는 단계를 포함하는 인쇄회로기판 제조방법.Removing the exposed seed layer. 제1항에 있어서,The method of claim 1, 상기 표면처리층은 상기 패드의 표면에 순차로 적층되는 니켈층 및 금층을 포함하는 것을 특징으로 하는 인쇄회로기판 제조방법.The surface treatment layer is a printed circuit board manufacturing method comprising a nickel layer and a gold layer sequentially stacked on the surface of the pad. 삭제delete 제1항에 있어서,The method of claim 1, 상기 패드는,The pad, 상기 절연 기판의 일면에 마련되는 와이어본딩 패드와, 상기 절연 기판의 타면에 마련되는 솔더볼 패드를 포함하는 것을 특징으로 하는 인쇄회로기판 제조방법.Printed circuit board manufacturing method comprising a wire bonding pad provided on one surface of the insulating substrate, and a solder ball pad provided on the other surface of the insulating substrate. 제1항에 있어서,The method of claim 1, 노출된 상기 시드층을 제거하는 단계는 습식에칭을 통해 수행되는 것을 특징으로 하는 인쇄회로기판 제조방법.Removing the exposed seed layer is a printed circuit board manufacturing method, characterized in that is carried out by wet etching.
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