JP5989329B2 - Method for manufacturing printed circuit board - Google Patents

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Description

本発明は、プリント回路基板の製造方法に関する。 The present invention relates to a method for manufacturing a printed circuit board.

電子産業の発達につれて電子部品の高機能化及び小型化が要求されており、特に、ポータブル電子機器の様々な分野における技術的な発達が最も急速に進んでいる。   With the development of the electronic industry, there is a demand for higher functionality and miniaturization of electronic components, and in particular, technical development in various fields of portable electronic devices is most rapidly advanced.

既存のＩＣとメインボードとを連結するためのインターポーザー（ｉｎｔｅｒｐｏｓｅｒ）としてリードフレームが使用されていたが、ＩＣのＩ／Ｏ数がますます増加するにつれて、インターポーザー（ｉｎｔｅｒｐｏｓｅｒ）として、プリント回路基板を使用するようになった。しかし、近年、ＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）というパッケージが注目される傾向にある。   A lead frame was used as an interposer for connecting the existing IC and the main board. However, as the number of I / Os in the IC increases, printed circuit boards can be used as the interposer. Came to use. However, in recent years, a package called CSP (Chip Scale Package) tends to be noted.

そして、初期には、いくつかのＩＣのみがインターポーザー（ｉｎｔｅｒｐｏｓｅｒ）としてＣＳＰを使用したが、現在は、ポータブル機器の小型化の傾向が加速化しており、ほとんどのインターポーザーがＣＳＰ基板を適用する傾向に変化している。   Initially, only some ICs used CSP as an interposer, but nowadays, the trend toward miniaturization of portable devices is accelerating, and most interposers use CSP boards. The trend has changed.

このような変化の中、多層基板の需要が増加し、二層以上の基板において薄板化が要求されている。   Amid such changes, the demand for multilayer substrates is increasing, and thinning is required for substrates having two or more layers.

一方、特許文献１には、従来技術による半導体パッケージが開示されている。   On the other hand, Patent Document 1 discloses a conventional semiconductor package.

従来技術による半導体パッケージは、基板上に半導体チップが実装された構造を有している。   A conventional semiconductor package has a structure in which a semiconductor chip is mounted on a substrate.

しかし、このような従来技術による半導体パッケージの構造は、最近要求されている高機能化及び薄板化を同時に満たすには無理がある。   However, the structure of the semiconductor package according to such a conventional technique is impossible to satisfy simultaneously the high performance and thinning required recently.

韓国登録特許第０１２７０３４号Korean Registered Patent No.0127034

本発明は、前記従来技術の問題点を解決するためのものであって、本発明の一側面は、高機能化及び薄板化を同時に満すことができるプリント回路基板の製造方法を提供することを目的とする。 The present invention is for solving the problems of the prior art, and one aspect of the present invention is to provide a printed circuit board manufacturing method capable of satisfying both high performance and thinning. With the goal.

本発明の他の側面は、内部下面に平坦な半導体チップが挿入されるキャビティを有するプリント回路基板の製造方法を提供することを目的とする。 It is another object of the present invention to provide a method for manufacturing a printed circuit board having a cavity into which a flat semiconductor chip is inserted on an inner lower surface.

本発明の一実施例によるプリント回路基板の製造方法は、第１絶縁材及び前記第１絶縁材上に形成された第２絶縁材を含む絶縁層と、前記絶縁層の内層及び外層に形成された回路パターンと、前記第１絶縁材又は第２絶縁材に複数個形成された半導体チップ挿入用キャビティと、を含むプリント回路基板を製造する方法であり、前記半導体チップ挿入用キャビティの内部底面は、前記第１絶縁材上に形成されたキャビティ形成用ストッパー層が除去されて、前記第１絶縁材が露出されるように形成される段階を含む、プリント回路基板の製造方法である。 A method of manufacturing a printed circuit board according to an embodiment of the present invention includes: a first insulating material; an insulating layer including a second insulating material formed on the first insulating material; and an inner layer and an outer layer of the insulating layer. a circuit pattern, wherein the semiconductor chip insertion cavities formed in plural in the first insulating member or the second insulating member, a a method for producing including printed circuit board, the internal bottom surface of said semiconductor chip insertion cavity Is a method of manufacturing a printed circuit board, including a step of removing the cavity-forming stopper layer formed on the first insulating material and exposing the first insulating material.

ここで、前記回路パターンは、三層からなることができるプリント回路基板の製造方法である。 Here, the circuit pattern is a method of manufacturing a printed circuit board that can be composed of three layers.

また、前記絶縁層上に形成され、前記外層に形成された回路パターンのうち一部を露出させる開口部を有するソルダレジスト層をさらに含むことができるプリント回路基板の製造方法である。 The printed circuit board manufacturing method may further include a solder resist layer formed on the insulating layer and having an opening exposing a part of the circuit pattern formed on the outer layer.

また、前記外層に形成された回路パターンは、ワイヤボンディング用パッド及びバンプ形成用パッドを含むことができるプリント回路基板の製造方法である。 The circuit pattern formed on the outer layer is a method of manufacturing a printed circuit board that can include a wire bonding pad and a bump forming pad.

また、前記ワイヤボンディング用パッド及びバンプ形成用パッドの上に形成された表面処理層をさらに含むことができるプリント回路基板の製造方法である。 The printed circuit board manufacturing method may further include a surface treatment layer formed on the wire bonding pad and the bump forming pad.

本発明の特徴及び利点は、添付図面に基づいた以下の詳細な説明によってさらに明らかになるであろう。   The features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.

本発明の詳細な説明に先立ち、本明細書及び特許請求の範囲に用いられた用語や単語は、通常的かつ辞書的な意味に解釈されてはならず、発明者が自らの発明を最善の方法で説明するために用語の概念を適切に定義することができるという原則にしたがって本発明の技術的思想にかなう意味と概念に解釈されるべきである。   Prior to the detailed description of the invention, the terms and words used in the specification and claims should not be construed in a normal and lexicographic sense, and the inventor shall best understand his invention. It should be construed as meaning and concept in accordance with the technical idea of the present invention in accordance with the principle that the concept of terms can be appropriately defined to explain in a method.

本発明は、三層構造を有するプリント回路基板に半導体チップ挿入用キャビティを加工することにより、積層される半導体チップの個数を増加させて高機能化を果たすとともに、薄板化の要求を満すことができるという効果を有する。   In the present invention, by processing a cavity for inserting a semiconductor chip on a printed circuit board having a three-layer structure, the number of semiconductor chips to be stacked is increased to achieve high functionality and satisfy the demand for thinning. Has the effect of being able to.

また、本発明は、絶縁層の内層にキャビティ形成用ストッパー層を形成した後、レーザ及びエッチング工程を用いてキャビティを形成することにより、キャビティの内部下面を平坦化してキャビティに挿入される半導体チップを容易に整列できるようにする効果を有する。   In addition, the present invention provides a semiconductor chip in which a cavity forming stopper layer is formed in an inner layer of an insulating layer, and then a cavity is formed by using a laser and an etching process, whereby the inner lower surface of the cavity is flattened and inserted into the cavity. Have the effect of making it possible to easily align them.

更に、本発明は、半導体チップ挿入用キャビティを複数個形成することにより、多数の半導体チップを同時に収容することができ、容易に高機能化を果たすことができるという効果を有する。   Furthermore, the present invention has the effect that by forming a plurality of semiconductor chip insertion cavities, a large number of semiconductor chips can be accommodated simultaneously, and high functionality can be easily achieved.

本発明の一実施例によるプリント回路基板の構造を示す断面図である。1 is a cross-sectional view illustrating a structure of a printed circuit board according to an embodiment of the present invention. 本発明の一実施例によるプリント回路基板の半導体チップ挿入用キャビティに半導体チップが挿入された状態を示す断面図である。1 is a cross-sectional view illustrating a state in which a semiconductor chip is inserted into a semiconductor chip insertion cavity of a printed circuit board according to an embodiment of the present invention. 本発明の一実施例によるプリント回路基板の製造方法を順に説明するための工程断面図である。It is process sectional drawing for demonstrating in order the manufacturing method of the printed circuit board by one Example of this invention. 本発明の一実施例によるプリント回路基板の製造方法を順に説明するための工程断面図である。It is process sectional drawing for demonstrating in order the manufacturing method of the printed circuit board by one Example of this invention. 本発明の一実施例によるプリント回路基板の製造方法を順に説明するための工程断面図である。It is process sectional drawing for demonstrating in order the manufacturing method of the printed circuit board by one Example of this invention. 本発明の一実施例によるプリント回路基板の製造方法を順に説明するための工程断面図である。It is process sectional drawing for demonstrating in order the manufacturing method of the printed circuit board by one Example of this invention. 本発明の一実施例によるプリント回路基板の製造方法を順に説明するための工程断面図である。It is process sectional drawing for demonstrating in order the manufacturing method of the printed circuit board by one Example of this invention. 本発明の一実施例によるプリント回路基板の製造方法を順に説明するための工程断面図である。It is process sectional drawing for demonstrating in order the manufacturing method of the printed circuit board by one Example of this invention.

本発明の目的、特定の長所及び新規の特徴は、添付図面に係わる以下の詳細な説明及び好ましい実施例によってさらに明らかになるであろう。本明細書において、各図面の構成要素に参照番号を付け加えるに際し、同一の構成要素に限っては、たとえ異なる図面に示されても、できるだけ同一の番号を付けるようにしていることに留意しなければならない。また、本発明を説明するにあたり、係わる公知技術についての具体的な説明が本発明の要旨を不明瞭にする可能性があると判断される場合には、その詳細な説明を省略する。本明細書において、第１、第２などの用語は、一つの構成要素を他の構成要素から区別するために用いられるものであり、前記構成要素は前記用語によって限定されない。   Objects, specific advantages and novel features of the present invention will become more apparent from the following detailed description and preferred embodiments when taken in conjunction with the accompanying drawings. In this specification, it should be noted that when adding reference numerals to the components of each drawing, the same components are given the same number as much as possible even if they are shown in different drawings. I must. Further, in describing the present invention, when it is determined that a specific description of the related art related to the present invention may obscure the gist of the present invention, a detailed description thereof will be omitted. In this specification, terms such as “first” and “second” are used to distinguish one component from another component, and the component is not limited by the term.

以下、添付された図面を参照して、本発明の好ましい実施例を詳細に説明する。   Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

（プリント回路基板）
図１は、本発明の一実施例によるプリント回路基板の構造を示す断面図であり、図２は、本発明の一実施例によるプリント回路基板の半導体チップ実装用キャビティに半導体チップが挿入された状態を示す断面図である。 (Printed circuit board)
FIG. 1 is a cross-sectional view illustrating a structure of a printed circuit board according to an embodiment of the present invention, and FIG. 2 illustrates a semiconductor chip inserted into a semiconductor chip mounting cavity of the printed circuit board according to an embodiment of the present invention. It is sectional drawing which shows a state.

図１を参照すると、本発明によるプリント回路基板１００は、絶縁層１１０と、絶縁層１１０の内層及び外層に形成された回路パターン１２０と、絶縁層１１０に形成された半導体チップ挿入用キャビティ１４０と、を含む。   Referring to FIG. 1, a printed circuit board 100 according to the present invention includes an insulating layer 110, a circuit pattern 120 formed on the inner and outer layers of the insulating layer 110, and a semiconductor chip insertion cavity 140 formed on the insulating layer 110. ,including.

本実施例において、絶縁層１１０は、図１に図示されたように、第１絶縁材１１０ａと、第１絶縁材１１０ａ上に形成された第２絶縁材１１０ｂと、を含む。   In the present embodiment, the insulating layer 110 includes a first insulating material 110a and a second insulating material 110b formed on the first insulating material 110a, as shown in FIG.

ここで、前記第１絶縁材１１０ａ及び第２絶縁材１１０ｂとしては、樹脂絶縁材が使用されることができる。   Here, a resin insulating material can be used as the first insulating material 110a and the second insulating material 110b.

前記樹脂絶縁材としては、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれらにガラス繊維又は無機フィラーのような補強材が含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）が使用されてもよく、また熱硬化性樹脂及び／又は光硬化性樹脂などが使用されてもよいが、特にこれに限定されるものではない。   Examples of the resin insulating material include a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or a resin impregnated with a reinforcing material such as glass fiber or an inorganic filler, such as a prepreg. May be used, and a thermosetting resin and / or a photocurable resin may be used, but is not particularly limited thereto.

本実施例によるプリント回路基板１００は、図１に図示したように、回路パターン１２０が三層に形成することができる。   As shown in FIG. 1, the printed circuit board 100 according to the present embodiment may have the circuit pattern 120 formed in three layers.

即ち、前記のように、二層の絶縁材を積層した絶縁層１１０を形成し、絶縁層１１０の内層には内層回路パターン１２０ａを、絶縁層１１０の外層には外層回路パターン１２０ｂを形成し、図１のように、一層の内層回路パターン１２０ａと、二層の外層回路パターン１２０ｂと、を含む三層構造の回路パターン１２０を形成することができる。   That is, as described above, the insulating layer 110 in which two layers of insulating materials are stacked is formed, the inner layer circuit pattern 120a is formed in the inner layer of the insulating layer 110, and the outer layer circuit pattern 120b is formed in the outer layer of the insulating layer 110, As shown in FIG. 1, a circuit pattern 120 having a three-layer structure including one inner layer circuit pattern 120a and two outer layer circuit patterns 120b can be formed.

ここで、内層回路パターン１２０ａは、回路パターンだけでなく、半導体チップ挿入用キャビティ１４０を形成するためのストッパー層１２２（図３参照）を含むが、これについては、以下の製造方法で詳細に説明する。   Here, the inner layer circuit pattern 120a includes not only the circuit pattern but also a stopper layer 122 (see FIG. 3) for forming the semiconductor chip insertion cavity 140, which will be described in detail in the following manufacturing method. To do.

また、本実施例によるプリント回路基板１００は、回路パターン１２０を連結するために形成されたビア１２５をさらに含むことができる。   In addition, the printed circuit board 100 according to the present embodiment may further include a via 125 formed to connect the circuit patterns 120.

前記回路パターン１２０及びビア１２５は、めっき層からなってもよく、特にこれに限定されるものではない。   The circuit pattern 120 and the via 125 may be formed of a plating layer, and are not particularly limited thereto.

ここで、前記回路パターン１２０及びビア１２５がめっき層からなる場合、前記めっき層は無電解めっき層及び電解めっき層を含むことができる。   Here, when the circuit pattern 120 and the via 125 are formed of a plating layer, the plating layer may include an electroless plating layer and an electrolytic plating layer.

また、本実施例によるプリント回路基板１００は、半導体チップ挿入用キャビティ１４０を含むことができる。   In addition, the printed circuit board 100 according to the present embodiment may include a semiconductor chip insertion cavity 140.

図１では、一つの半導体チップ挿入用キャビティ１４０が形成されたことを図示しているが、特にこれに限定されず、複数個の半導体チップ挿入用キャビティ１４０を形成することができる。   Although FIG. 1 shows that one semiconductor chip insertion cavity 140 is formed, the present invention is not particularly limited to this, and a plurality of semiconductor chip insertion cavities 140 can be formed.

また、図１では、第２絶縁材１１０ｂに半導体チップ挿入用キャビティ１４０が形成されたことを図示しているが、特にこれに限定されず、第１絶縁材１１０ａに形成することもまた可能である。   Further, FIG. 1 shows that the semiconductor chip insertion cavity 140 is formed in the second insulating material 110b. However, the present invention is not limited to this, and it can also be formed in the first insulating material 110a. is there.

また、本実施例によるプリント回路基板１００は、外層回路パターン１２０ｂを保護するために絶縁層１１０上に形成されたソルダレジスト層１５０をさらに含むことができる。   In addition, the printed circuit board 100 according to the present embodiment may further include a solder resist layer 150 formed on the insulating layer 110 to protect the outer layer circuit pattern 120b.

ここで、外層回路パターン１２０ｂは、ワイヤボンディング（ｗｉｒｅ ｂｏｎｄｉｎｇ）用パッド１２１ａ及びバンプ形成用パッド１２１ｂを含むことができ、ソルダレジスト層１５０は、半導体チップ挿入用キャビティ１４０、ワイヤボンディング（ｗｉｒｅ ｂｏｎｄｉｎｇ）用パッド１２１ａ及びバンプ形成用パッド１２１ｂを露出させるように形成されることができる。   Here, the outer layer circuit pattern 120b may include a wire bonding pad 121a and a bump forming pad 121b. The solder resist layer 150 may include a semiconductor chip insertion cavity 140 and a wire bonding pad. The pad 121a and the bump forming pad 121b may be exposed.

ソルダレジスト層１５０は、一般的に最外層回路を保護する保護層の機能を行い、電気的絶縁のために形成されるものである。   The solder resist layer 150 generally functions as a protective layer that protects the outermost layer circuit, and is formed for electrical insulation.

ソルダレジスト層１５０は、当業界に公知されたように、例えば、ソルダレジストインク、ソルダレジストフィルム又はカプセル化剤などで構成されてもよく、特にこれに限定されるものではない。   As is known in the art, the solder resist layer 150 may be composed of, for example, a solder resist ink, a solder resist film, or an encapsulating agent, and is not particularly limited thereto.

また、本実施例によるプリント回路基板１００は、前記露出されたワイヤボンディング（ｗｉｒｅ ｂｏｎｄｉｎｇ）用パッド１２１ａ及びバンプ形成用パッド１２１ｂの上にそれぞれ形成された表面処理層１３０ａ、１３０ｂをさらに含むことができる。   In addition, the printed circuit board 100 according to the present embodiment may further include surface treatment layers 130a and 130b formed on the exposed wire bonding pads 121a and the bump forming pads 121b, respectively. .

本実施例によるプリント回路基板１００の半導体チップ挿入用キャビティ１４０に半導体チップ２００が挿入され、前記半導体チップ２００がワイヤ２１０を用いてプリント回路基板１００のワイヤボンディング用パッド１２１ａに連結された状態を図２に示した。   The semiconductor chip 200 is inserted into the semiconductor chip insertion cavity 140 of the printed circuit board 100 according to the present embodiment, and the semiconductor chip 200 is connected to the wire bonding pads 121a of the printed circuit board 100 using the wires 210. It was shown in 2.

図２では、一つの半導体チップ２００が半導体チップ挿入用キャビティ１４０に挿入されたことを図示しているが、挿入された半導体チップ２００上に複数個の半導体チップ（不図示）を積層実装できることは自明である。   FIG. 2 shows that one semiconductor chip 200 is inserted into the semiconductor chip insertion cavity 140, but it is possible to stack and mount a plurality of semiconductor chips (not shown) on the inserted semiconductor chip 200. It is self-explanatory.

また、図１及び図２には、一つの半導体チップ挿入用キャビティ１４０を図示しているが、本実施例によるプリント回路基板１００は、複数個の半導体チップ挿入用キャビティ１４０を備えることができる。   1 and 2 show a single semiconductor chip insertion cavity 140, the printed circuit board 100 according to the present embodiment may include a plurality of semiconductor chip insertion cavities 140. FIG.

これにより、同時に多数の半導体チップを収容することができるため、容易にパッケージの高機能化を果たすことができる効果を有する。   As a result, since a large number of semiconductor chips can be accommodated at the same time, there is an effect that the high functionality of the package can be easily achieved.

従来技術による半導体パッケージでは、基板上に実装された半導体チップ上に複数個の半導体チップを積層する場合、全体製品の厚さに制限があり、多数の半導体チップを積層することが容易でなかったため、高機能化の実現が難しいという問題があった。   In a semiconductor package according to the prior art, when a plurality of semiconductor chips are stacked on a semiconductor chip mounted on a substrate, the thickness of the entire product is limited, and it is not easy to stack a large number of semiconductor chips. There was a problem that it was difficult to achieve high functionality.

しかし、前記のように、本実施例によるプリント回路基板は、半導体チップ挿入用キャビティを形成してプリント回路基板に最初に実装される半導体チップをプリント回路基板内部に挿入することにより、全体製品の厚さを前記半導体チップ挿入用キャビティくらい減らすことができ、半導体チップの追加積層が可能になるため、パッケージの高機能化を容易に果たすことができる。   However, as described above, in the printed circuit board according to the present embodiment, the semiconductor chip insertion cavity is formed and the semiconductor chip first mounted on the printed circuit board is inserted into the printed circuit board. Since the thickness can be reduced by the semiconductor chip insertion cavity and the semiconductor chips can be additionally stacked, the package can be easily enhanced in function.

（プリント回路基板の製造方法）
図３〜図８は、本発明の一実施例によるプリント回路基板の製造方法を順に説明するための工程断面図である。 (Printed circuit board manufacturing method)
3 to 8 are process cross-sectional views for sequentially explaining a method of manufacturing a printed circuit board according to an embodiment of the present invention.

まず、図３を参照すると、内層回路パターン１２０ａが形成された絶縁層１１０からなるベース基板Ｂを準備する。   First, referring to FIG. 3, a base substrate B made of an insulating layer 110 on which an inner layer circuit pattern 120a is formed is prepared.

本実施例で絶縁層１１０は、図３に図示したように、第１絶縁材１１０ａと、第１絶縁材１１０ａ上に形成された第２絶縁材１１０ｂと、を含むことができ、内層回路パターン１２０ａは、第１絶縁材１１０ａと第２絶縁材１１０ｂとの間に形成されることができる。   In this embodiment, the insulating layer 110 may include a first insulating material 110a and a second insulating material 110b formed on the first insulating material 110a as shown in FIG. 120a may be formed between the first insulating material 110a and the second insulating material 110b.

ここで、前記ベース基板Ｂの絶縁層１１０の外層には、銅箔層１１５が形成されることができる。   Here, a copper foil layer 115 may be formed on the outer layer of the insulating layer 110 of the base substrate B.

本実施例において前記ベース基板Ｂを準備する段階は、図示していないが、以下のように説明することができる。   Although the step of preparing the base substrate B in this embodiment is not shown, it can be described as follows.

先ず、キャリア（ｃａｒｒｉｅｒ）を準備する。ここで、前記キャリア（ｃａｒｒｉｅｒ）は、絶縁層両面に銅箔層が形成された銅箔積層板（Ｃｏｐｐｅｒ Ｃｌａｄ Ｌａｍｉｎａｔｅ；ＣＣＬ）であってもよい。   First, a carrier is prepared. Here, the carrier may be a copper clad laminate (CCL) in which a copper foil layer is formed on both surfaces of the insulating layer.

その後、前記キャリア（ｃａｒｒｉｅｒ）の一面に、第１絶縁材１１０ａを形成する。   Thereafter, a first insulating material 110a is formed on one surface of the carrier.

その後、第１絶縁材１１０ａ上に、内層回路パターン１２０ａを形成する。   Thereafter, the inner circuit pattern 120a is formed on the first insulating material 110a.

ここで、本実施例による内層回路パターン１２０ａは、後工程で形成される半導体チップ挿入用キャビティ１４０（図７参照）を形成するためのレーザ加工を施す際にストッパー（ｓｔｏｐｐｅｒ）として機能するキャビティ形成用ストッパー層１２２を含むことができる。   Here, the inner layer circuit pattern 120a according to the present embodiment forms a cavity that functions as a stopper when performing laser processing for forming a semiconductor chip insertion cavity 140 (see FIG. 7) formed in a later process. A stopper layer 122 may be included.

ここで、キャビティ形成用ストッパー層１２２は、内層回路パターン１２０ａと同様に銅（Ｃｕ）からなってもよく、特にこれに限定されるものではない。   Here, the cavity forming stopper layer 122 may be made of copper (Cu) similarly to the inner layer circuit pattern 120a, and is not particularly limited thereto.

本実施例において、キャビティ形成用ストッパー層１２２を含む内層回路パターン１２０ａを形成する方法は、当業界に公知の回路形成工程が用いられることができる。   In this embodiment, a circuit forming process known in the art can be used as a method of forming the inner circuit pattern 120a including the cavity forming stopper layer 122.

例えば、先ず金属層を形成した後、前記金属層上にエッチングレジストを形成して選択的にエッチングするサブトラクティブ（Ｓｕｂｔｒａｃｔｉｖｅ）法、又は、絶縁層上にめっきレジストを形成して化学銅めっき及び電気銅めっきを含む通常のＳＡＰ（Ｓｅｍｉ−Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）、ＭＳＡＰ（Ｍｏｄｉｆｉｅｄ Ｓｅｍｉ−Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）などにより形成することができるが、特にこれに限定されるものではない。   For example, after first forming a metal layer, an etching resist is formed on the metal layer and selectively etched, or a plating resist is formed on an insulating layer to form chemical copper plating and electrical plating. Although it can form by normal SAP (Semi-Additive Process) including copper plating, MSAP (Modified Semi-Additive Process), etc., it is not limited to this.

その後、キャビティ形成用ストッパー層１２２を含む内層回路パターン１２０ａが形成された第１絶縁材１１０ａ上に、第２絶縁材１１０ｂを形成する。   Thereafter, the second insulating material 110b is formed on the first insulating material 110a on which the inner layer circuit pattern 120a including the cavity forming stopper layer 122 is formed.

ここで、前記第１絶縁材１１０ａ及び第２絶縁材１１０ｂとしては、樹脂絶縁材を使用することができる。   Here, a resin insulating material may be used as the first insulating material 110a and the second insulating material 110b.

前記樹脂絶縁材としては、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれらにガラス繊維又は無機フィラーのような補強材が含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）が使用されてもよく、また熱硬化性樹脂及び／又は光硬化性樹脂などが使用されてもよいが、特にこれに限定されるものではない。   Examples of the resin insulating material include a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or a resin impregnated with a reinforcing material such as glass fiber or an inorganic filler, such as a prepreg. May be used, and a thermosetting resin and / or a photocurable resin may be used, but is not particularly limited thereto.

その後、第２絶縁材１１０ｂ上に、めっき層（１１５）を形成することができる。ここで、前記めっき層（１１５）は、銅（Ｃｕ）からなる銅箔層１１５であってもよく、化学銅めっき層であってもよいが、特にこれに限定されるものではない。   Thereafter, a plating layer (115) can be formed on the second insulating material 110b. Here, the plating layer (115) may be a copper foil layer 115 made of copper (Cu) or a chemical copper plating layer, but is not particularly limited thereto.

その後、前記キャリアから第１絶縁材１１０ａを分離する。ここで、最初キャリアに形成されていた銅箔層を第１絶縁材１１０ａに転写することができる。   Thereafter, the first insulating material 110a is separated from the carrier. Here, the copper foil layer initially formed on the carrier can be transferred to the first insulating material 110a.

このような工程を経て、図３に図示されたベース基板Ｂを準備することができるが、特にこれに限定されるものではない。   The base substrate B illustrated in FIG. 3 can be prepared through such processes, but is not particularly limited thereto.

その後、図４に図示したように、第１絶縁材１１０ａ及び第２絶縁材１１０ｂのそれぞれに、ビアホール１２４ａ、１２４ｂを形成する。   Thereafter, as shown in FIG. 4, via holes 124a and 124b are formed in the first insulating material 110a and the second insulating material 110b, respectively.

ここで、各ビアホール１２４ａ、１２４ｂは、レーザドリル又は機械的ドリルを利用して加工することができ、前記レーザは、ＣＯ２レーザ、ＹＡＧレーザ又はエキシマ（ｅｘｉｍｅｒ）レーザであってもよいが、特にこれに限定されるものではない。 Here, each of the via holes 124a and 124b can be processed using a laser drill or a mechanical drill, and the laser may be a CO 2 laser, a YAG laser, or an excimer laser, It is not limited to this.

図４を参照すると、第１ビアホール１２４ａ及び第２ビアホール１２４ｂは、それぞれ第１絶縁材１１０ａの下面から上面方向に、第２絶縁材１１０ｂの上面から下面方向に、前記レーザを用いて加工して形成することができる。   Referring to FIG. 4, the first via hole 124 a and the second via hole 124 b are processed using the laser from the lower surface of the first insulating material 110 a toward the upper surface and from the upper surface of the second insulating material 110 b to the lower surface, respectively. Can be formed.

ここで、本実施例では、図４に図示されたように、第１ビアホール１２４ａ及び第２ビアホール１２４ｂが接触する位置に形成された内層回路パターン１２０ａは、一つの回路パターンで形成された形態でなく、二つの回路パターンが離れて形成された形態であってもよい。   In this embodiment, as shown in FIG. 4, the inner layer circuit pattern 120a formed at the position where the first via hole 124a and the second via hole 124b are in contact with each other is formed in one circuit pattern. Alternatively, two circuit patterns may be formed apart from each other.

これは、後工程に、各ビアホール１２４ａ、１２４ｂの内部全体にめっきを施すフィル（ｆｉｌｌ）めっき法を適用する場合、同時に各ビアホール１２４ａ、１２４ｂの内部にめっきを施して迅速にビア１２５を形成できるようにするためであり、形態は、特にこれに限定されるものではない。   In this case, when a fill plating method for plating the entire interior of each via hole 124a, 124b is applied to the subsequent process, the via 125 can be formed quickly by plating the interior of each via hole 124a, 124b at the same time. It is for doing so, and the form is not particularly limited to this.

その後、図５を参照すると、ベース基板Ｂの各ビアホール１２４ａ、１２４ｂの内部にめっきを施すためのフィル（ｆｉｌｌ）めっき工程により、ビア１２５を形成する。   Thereafter, referring to FIG. 5, vias 125 are formed by a fill plating process for plating the insides of the via holes 124 a and 124 b of the base substrate B.

ここで、各ビアホール１２４ａ、１２４ｂの内部にめっきが施されてビア１２５が形成される間にベース基板Ｂの外層に形成された銅箔層１１５上にも所定厚さのめっき層１１７を形成することができる。   Here, a plating layer 117 having a predetermined thickness is also formed on the copper foil layer 115 formed on the outer layer of the base substrate B while the via holes 124a and 124b are plated to form the vias 125. be able to.

その後、図６を参照すると、ベース基板Ｂの外層回路パターン１２０ｂを形成する。   Thereafter, referring to FIG. 6, the outer circuit pattern 120b of the base substrate B is formed.

例えば、前記段階で、ビア１２５を形成するためにフィル（ｆｉｌｌ）めっき工程を行うことにより、ベース基板Ｂの外層に、めっき層１１７が形成されたが、めっき層１１７と銅箔層１１５を選択的にエッチングすることにより、ワイヤボンディング用パッド１２１ａ及びバンプ形成用パッド１２１ｂを含む外層回路パターン１２０ｂを形成することができる。   For example, the fill layer 117 is formed on the outer layer of the base substrate B by performing a fill plating process in order to form the via 125 in the above-described stage, but the plating layer 117 and the copper foil layer 115 are selected. Thus, the outer circuit pattern 120b including the wire bonding pad 121a and the bump forming pad 121b can be formed.

ここで、後工程で、半導体チップ挿入用キャビティ１４０を形成する部分に対応するめっき層１１７及び銅箔層１１５も除去する。これは、後工程において半導体チップ挿入用キャビティ１４０形成のためのレーザ加工を容易にするためである。   Here, in a later step, the plating layer 117 and the copper foil layer 115 corresponding to the portion where the semiconductor chip insertion cavity 140 is formed are also removed. This is to facilitate laser processing for forming the semiconductor chip insertion cavity 140 in a later step.

その後、図７を参照すると、ベース基板Ｂに半導体チップ挿入用キャビティ１４０を形成する。   Thereafter, referring to FIG. 7, a semiconductor chip insertion cavity 140 is formed in the base substrate B.

本実施例において、半導体チップ挿入用キャビティ１４０は、レーザを用いて形成することができる。   In this embodiment, the semiconductor chip insertion cavity 140 can be formed using a laser.

ここで、前記レーザは、ＣＯ２レーザ、ＹＡＧレーザ又はエキシマ（ｅｘｉｍｅｒ）レーザであってもよいが、特にこれに限定されるものではない。 Here, the laser may be a CO 2 laser, a YAG laser, or an excimer laser, but is not particularly limited thereto.

本実施例による半導体チップ挿入用キャビティ１４０は、ベース基板Ｂの内層に形成されたキャビティ形成用ストッパー層１２２が露出されるように形成することができる。   The semiconductor chip insertion cavity 140 according to this embodiment can be formed such that the cavity forming stopper layer 122 formed in the inner layer of the base substrate B is exposed.

これは、例えば、レーザのパワーなどを絶縁材のみを加工できるように調節して適用すると、金属（銅（Ｃｕ））からなるキャビティ形成用ストッパー層１２２は加工されないという点を利用して行われることができるが、特にこれに限定されるものではない。   This is performed, for example, by utilizing that the cavity forming stopper layer 122 made of metal (copper (Cu)) is not processed when the power of the laser is adjusted so that only the insulating material can be processed. However, the present invention is not limited to this.

その後、図８を参照すると、露出されたキャビティ形成用ストッパー層１２２を除去し、ソルダレジスト層及び表面処理層を形成する。   Thereafter, referring to FIG. 8, the exposed cavity forming stopper layer 122 is removed, and a solder resist layer and a surface treatment layer are formed.

本実施例によると、キャビティ形成用ストッパー層１２２を除去する段階は、次のとおりである。   According to the present embodiment, the step of removing the cavity forming stopper layer 122 is as follows.

先ず、ベース基板Ｂ上に、キャビティ形成用ストッパー層１２２を露出させる開口部（不図示）を有するエッチングレジスト（不図示）を形成する。   First, an etching resist (not shown) having an opening (not shown) for exposing the cavity forming stopper layer 122 is formed on the base substrate B.

ここで、前記エッチングレジスト（不図示）は、ドライフィルム（Ｄｒｙ−ｆｉｌｍ）であってもよいが、特にこれに限定されるものではない。   The etching resist (not shown) may be a dry film (Dry-film), but is not particularly limited thereto.

その後、露出されたキャビティ形成用ストッパー層１２２をエッチングして除去する。   Then, the exposed cavity forming stopper layer 122 is removed by etching.

ここで、前記エッチングは、エッチング液を利用して行われることができるが、特にこれに限定されるものではない。   Here, the etching may be performed using an etchant, but is not particularly limited thereto.

その後、前記エッチングレジスト（不図示）を除去する。   Thereafter, the etching resist (not shown) is removed.

ここで、前記エッチングレジスト（不図示）は、化学的剥離工程又は機械的剥離工程などにより除去することができるが、特にこれに限定されるものではない。   Here, the etching resist (not shown) can be removed by a chemical peeling process or a mechanical peeling process, but is not particularly limited thereto.

このように、半導体チップ挿入用キャビティ１４０を形成する位置に、キャビティ形成用ストッパー層１２２を予め形成し、レーザを利用して絶縁層を除去した後、エッチング工程などを経て、キャビティ形成用ストッパー層１２２を除去することにより、内部底面が平坦な半導体チップ挿入用キャビティ１４０を形成することができる。   In this way, the cavity forming stopper layer 122 is formed in advance at the position where the semiconductor chip insertion cavity 140 is formed, the insulating layer is removed using a laser, and then the cavity forming stopper layer is subjected to an etching process or the like. By removing 122, a semiconductor chip insertion cavity 140 having a flat inner bottom surface can be formed.

このように、内部底面が平坦な半導体チップ挿入用キャビティ１４０を形成することにより、後工程で半導体チップ挿入用キャビティ１４０が挿入される半導体チップ２００が反ったり、チルト（ｔｉｌｔ）される現象を防止することができる。   In this way, by forming the semiconductor chip insertion cavity 140 having a flat inner bottom surface, the semiconductor chip 200 into which the semiconductor chip insertion cavity 140 is inserted in a later process is prevented from being warped or tilted. can do.

一方、本実施例によるベース基板Ｂ上に形成された外層回路パターン１２０ｂは、ワイヤボンディング（ｗｉｒｅ ｂｏｎｄｉｎｇ）用パッド１２１ａ及びバンプ形成用パッド１２１ｂを含むことができ、前記のようにキャビティ形成用ストッパー層１２２を除去した後、ベース基板Ｂ上に半導体チップ挿入用キャビティ１４０、ワイヤボンディング（ｗｉｒｅ ｂｏｎｄｉｎｇ）用パッド１２１ａ及びバンプ形成用パッド１２１ｂを露出させる開口部を有するソルダレジスト層１５０を形成することができる。   Meanwhile, the outer layer circuit pattern 120b formed on the base substrate B according to the present embodiment may include a wire bonding pad 121a and a bump forming pad 121b. As described above, the cavity forming stopper layer is formed. After removing 122, a solder resist layer 150 having openings for exposing the semiconductor chip insertion cavity 140, the wire bonding pad 121a, and the bump forming pad 121b can be formed on the base substrate B. .

ソルダレジスト層１５０は、最外層回路を保護する保護層の機能を有し、電気的絶縁のために形成されるものである。前記ソルダレジスト層１５０は、当業界に公知されたように、例えば、ソルダレジストインク、ソルダレジストフィルム又はカプセル化剤などで構成されてもよく、特にこれに限定されるものではない。   The solder resist layer 150 has a function of a protective layer for protecting the outermost layer circuit, and is formed for electrical insulation. The solder resist layer 150 may be composed of, for example, a solder resist ink, a solder resist film, an encapsulating agent, or the like as is known in the art, and is not particularly limited thereto.

前記開口部を有するソルダレジスト層１５０を形成することは、当業界に公知された様々な工程により行うことができ、このような工程は、既に公知された技術であるため、それに対する詳細な説明は省略する。   The formation of the solder resist layer 150 having the opening can be performed by various processes known in the art, and since these processes are already known techniques, a detailed description thereof will be given. Is omitted.

その後、露出されたワイヤボンディング（ｗｉｒｅ ｂｏｎｄｉｎｇ）用パッド１２１ａ及びバンプ形成用パッド１２１ｂに、それぞれ表面処理層１３０ａ、１３０ｂを形成することができる。   Thereafter, the surface treatment layers 130a and 130b can be formed on the exposed wire bonding pads 121a and the bump forming pads 121b, respectively.

ここで、表面処理層１３０ａ、１３０ｂは、電解ニッケル及び金めっき方式、ＥＮＩＧ（Ｅｌｅｃｔｒｏｌｅｓｓ Ｎｉｃｋｅｌ Ｉｍｍｅｒｓｉｏｎ Ｇｏｌｄ）方式、ＥＮＡＧ（Ｅｌｅｃｔｒｏｌｅｓｓ Ｎｉｃｋｅｌ Ａｕｔｏｃａｔａｌｙｔｉｃ Ｇｏｌｄ）方式、ＥＮＥＰＩＧ（Ｅｌｅｃｔｒｏｌｅｓｓ Ｎｉｃｋｅｌ Ｅｌｅｃｔｒｏｌｅｓｓ Ｐａｌｌａｄｉｕｍ Ｉｎｍｍｅｒｓｉｏｎ Ｇｏｌｄ）方式、ＥＮＰＩＧ（Ｅｌｅｃｔｒｏｌｅｓｓ Ｎｉｃｋｅｌ Ｉｍｍｅｒｓｉｏｎ Ｐａｌｌａｄｉｕｍ Ｉｍｍｅｒｓｉｏｎ Ｇｏｌｄ）方式、無電解スズめっき（Ｉｍｍｅｒｓｉｏｎ Ｔｉｎ Ｐｌａｔｉｎｇ）方式、ＯＳＰ（Ｏｒｇａｎｉｃ Ｓｏｌｄｅｒａｂｉｌｉｔｙ Ｐｒｅｓｅｒｖａｔｉｖｅ）方式のうち少なくとも何れか一つにより形成することができるが、特にこれに限定されるものではない。   Here, the surface treatment layers 130a and 130b are made of an electrolytic nickel and gold plating method, an ENIG (Electronic Nickel Immersion Gold) method, an ENAG (Electronic Nickel Automatic Cathodic Gold) method, an ENEPIG (Electroless Nickel ElectroGel ElectroGel ElectroGel ElectroGel ElectroGel ElectroGel ElectroGel ElectroGel ElectroGel ElectroGel ElectroGel Electro ElectroGel ElectroGel ElectroGel ElectroGel ElectroGel ElectroGel Electro Electro Glitter Electro ElectroGel Electro Electro GlP At least one of a Nickel Immersion Palladium Immersion Gold method, an electroless tin plating method, and an OSP (Organic Solderability Preservative) method However, it is not particularly limited to this.

以上、本発明を具体的な実施例に基づいて詳細に説明したが、これは、本発明を具体的に説明するためのものであり、本発明によるプリント回路基板の製造方法は、これに限定されず、該当分野における通常の知識を有する者であれば、本発明の技術的思想内にての変形や改良が可能であることは明白であろう。 As described above, the present invention has been described in detail based on specific embodiments. However, this is intended to specifically describe the present invention, and the method for manufacturing a printed circuit board according to the present invention is not limited thereto. It will be apparent to those skilled in the art that modifications and improvements can be made within the technical idea of the present invention.

本発明の単純な変形乃至変更は、いずれも本発明の領域に属するものであり、本発明の具体的な保護範囲は、添付の特許請求の範囲により明確になるであろう。   All simple variations and modifications of the present invention belong to the scope of the present invention, and the specific scope of protection of the present invention will be apparent from the appended claims.

本発明は、高機能化及び薄板化を同時に満すことができるプリント基板の製造方法に適用可能である。 The present invention can be applied to a method of manufacturing a printed circuit board that can satisfy both high functionality and thin plate formation.

１００ プリント回路基板
１１０ 絶縁層
１１０ａ 第１絶縁材
１１０ｂ 第２絶縁材
１１５ 銅箔層（めっき層）
１１７ めっき層
１２０ 回路パターン
１２０ａ 内層回路パターン
１２０ｂ 外層回路パターン
１２１ａ ワイヤボンディング用パッド
１２１ｂ バンプ形成用パッド
１２２ キャビティ形成用ストッパー層
１２４ａ 第１ビアホール
１２４ｂ 第２ビアホール
１２５ ビア
１３０ａ、１３０ｂ 表面処理層
１４０ 半導体チップ挿入用キャビティ
１５０ ソルダレジスト層
２００ 半導体チップ
２１０ ワイヤ DESCRIPTION OF SYMBOLS 100 Printed circuit board 110 Insulating layer 110a 1st insulating material 110b 2nd insulating material 115 Copper foil layer (plating layer)
117 plating layer 120 circuit pattern 120a inner layer circuit pattern 120b outer layer circuit pattern 121a wire bonding pad 121b bump forming pad
122 Cavity forming stopper layer 124a First via hole
124b Second via hole 125 Via 130a, 130b Surface treatment layer 140 Semiconductor chip insertion cavity 150 Solder resist layer 200 Semiconductor chip 210 Wire

Claims (5)

第１絶縁材及び前記第１絶縁材上に形成された第２絶縁材を含む絶縁層と、
前記絶縁層の内層及び外層に形成された回路パターンと、
前記第１絶縁材又は第２絶縁材に複数個形成された半導体チップ挿入用キャビティと、を含むプリント回路基板を製造する方法であり、
前記半導体チップ挿入用キャビティの内部底面は、前記第１絶縁材上に形成されたキャビティ形成用ストッパー層が除去されて、前記第１絶縁材が露出されるように形成される段階を含む、プリント回路基板の製造方法。 An insulating layer including a first insulating material and a second insulating material formed on the first insulating material;
Circuit patterns formed on the inner and outer layers of the insulating layer;
A semiconductor chip insertion cavities formed in plural on the first insulating member or the second insulating member, a a method for producing including printed circuit board,
The inner bottom surface of the semiconductor chip insertion cavity includes a first cavity forming a stopper layer formed on the insulating material is removed, the step of the first insulating material is formed to expose the print A method of manufacturing a circuit board. 前記回路パターンは、三層からなる請求項１に記載のプリント回路基板の製造方法。 The printed circuit board manufacturing method according to claim 1, wherein the circuit pattern includes three layers. 前記絶縁層上に形成され、前記外層に形成された回路パターンのうち一部を露出させる開口部を有するソルダレジスト層をさらに含む請求項１に記載のプリント回路基板の製造方法。 The method for manufacturing a printed circuit board according to claim 1, further comprising a solder resist layer formed on the insulating layer and having an opening that exposes a part of the circuit pattern formed on the outer layer. 前記外層に形成された回路パターンは、ワイヤボンディング用パッド及びバンプ形成用パッドを含む請求項１に記載のプリント回路基板の製造方法。 The printed circuit board manufacturing method according to claim 1, wherein the circuit pattern formed on the outer layer includes a wire bonding pad and a bump forming pad. 前記ワイヤボンディング用パッド及びバンプ形成用パッドの上に形成された表面処理層をさらに含む請求項４に記載のプリント回路基板の製造方法。 The method of manufacturing a printed circuit board according to claim 4, further comprising a surface treatment layer formed on the wire bonding pad and the bump forming pad.
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