KR101034160B1

KR101034160B1 - Ｏｆｄｍ 수신 장치 및 이의 모드 검출 방법

Info

Publication number: KR101034160B1
Application number: KR1020090033837A
Authority: KR
Inventors: 정기철
Original assignee: 주식회사 코아로직
Priority date: 2008-04-17
Filing date: 2009-04-17
Publication date: 2011-05-12
Also published as: KR20090110270A

Abstract

OFDM 수신 장치 및 이의 모드 검출 방법이 개시된다. 본 발명의 실시예에 따른 OFDM 수신 장치에서의 모드 검출 방법은 수신 신호를 소정 지연시킨 제 1 지연 신호들 및 상기 수신 신호에 대한 제 1 상관값들을 이용하여, 상기 수신 신호의 제 1 모드를 검출하는 단계; 및 상기 제 1 상관값들 중 상기 제 1 모드에 대응되는 제 1 상관값을 소정 지연시킨 제 2 지연 신호들 및 상기 제 1 모드에 대응되는 제 1 상관값을 이용하여, 상기 수신 신호의 제 2 모드를 검출하는 단계;를 구비한다. 본 발명에 따른 OFDM 수신 장치 및 이의 모드 검출 방법은, 동일한 신호에 대해 먼저 FFT 모드를 검출한 후 그 결과를 이용하여 GI 모드를 검출함으로써, 정확하고 빠른 모드 검출을 수행할 수 있고, 나아가 칩 사이즈를 줄일 수 있는 장점이 있다.

Description

ＯＦＤＭ 수신 장치 및 이의 모드 검출 방법{OFDM receiving apparatus and mode detecting method thereof}

본 발명은 직교 주파수 분할 다중 신호(OFDM) 수신 장치의 초기 동기 과정에서의 모드 검출에 관한 것으로서, 특히 동일한 신호에 대해 먼저 FFT 모드를 검출한 후 그 결과를 이용하여 GI 모드를 검출함으로써, 정확하고 빠른 모드 검출을 수행할 수 있고, 나아가 칩 사이즈를 줄일 수 있는 OFDM 수신 장치 및 이의 모드 검출 방법에 관한 것이다.

일반적으로, 디지털 고화질 텔레비젼(High Definition Television: HDTV)의 방송 시스템은 고화질의 영상 소스로부터 얻어지는 약 1Gbps의 디지털 데이터를 15~18Mbps의 데이터로 압축하여 수십 Mbps의 디지털 데이터를 6~8MHz의 제한된 대역 채널을 통해 전송한다.

이렇듯, 고화질 텔레비젼 방송 시스템에 사용되는 변조 방식은 수십 Mbps의 디지털 데이터를 6~8MHz의 제한된 대역 채널을 통해 전송하기 때문에, 대역 효율이 높아야 한다. 그리고, 고화질 텔레비젼 방송은 기존의 아날로그 텔레비젼 방송용으로 할당된 VHF/UHF 대의 채널을 이용하는 지상 동시 방송 방식을 채택하기 때문에, 아날로그 텔레비젼 신호에 의한 동일 채널 간섭에 강한 특성을 가져야 한다.

대역폭당 전송 효율 향상과 간섭 방지를 위하여, 디지털 변조 방식들 중에서 직교 주파수 분할 다중화 방식(Orthogonal Frequency Division Multiplexing: 이하 "OFDM"이라고 칭한다)이 차세대 고화질 텔레비젼 지상 방송 방식으로 채택되고 있다. OFDM 방식은 직렬 형태로 입력되는 심볼 열을 소정의 블럭 단위의 병렬 데이터로 변환한 후, 병렬화된 심볼들을 각기 상이한 부반송파(subcarrier) 주파수로 다중화(Multiplexing)하는 방식이다.

OFDM 방식은 다중 반송파를 이용하는 데, 반송파 상호간에 서로 직교성을 가지고 있다. 두 반송파의 곱이 '0'이 되면 두 반송파는 직교한다고 한다. 직교성 반송파들은 반송파들의 스펙트럼을 겹치게 하여 스펙트럼 효율을 높이는 데 이용된다.

OFDM 방식으로 변조된 신호로부터 디지털 데이터를 추출하기 위해, 수신기는 먼저 송신기와의 동기화를 수행한다. 수신기에서의 송신기와의 동기화 동작 중 하나가 수신되는 신호로부터 FFT(Fast Fourier Transform) 모드 및 GI(Guard Interval) 모드를 검출하는 것이다.

전술한 바와 같이, 송신기에서 전송하고자 하는 데이터를 역 고속 퓨리어 변환 방식에 의해 변환하여 전송하므로, 수신기에서는 수신된 신호를 고속 퓨리어 변환 방식을 통해 복조하게 된다. 따라서, 수신기에서는 고속 퓨리어 변환하고자 하는 심볼의 시작점과 구간(유효 데이터 구간)의 알아야 한다.

심볼의 시작점과 유효 데이터 구간은 시스템의 FFT 모드 및 GI 모드에 따라 달라진다. 여기서 FFT 모드란 신호의 송수신 과정에서 발생할 수 있는 에러에 의한 영향을 최소화하기 위해 수행되는 인터리빙의 방식을 말한다. 예를 들어, FFT 모드는 2K, 4K 및 8K 모드 등 중 하나의 모드로 결정된다.

또한, GI 모드란 심볼 간의 간섭을 방지하기 위해 각 심볼 사이에 삽입되는 보호 구간의 길이에 따른 것으로서, 보호 구간은 유효 데이터 구간의 데이터의 하위 소정 비트값들을 복사하여 마련된다. 이때, 유효 데이터의 하위 몇 비트의 길이로 보호 구간이 마련되는지에 따라, GI 모드는 1/4, 1/8, 1/16 및 1/32 모드 등 중 하나로 결정된다.

그런데, 수신기가 시스템의 모드를 검출함에 있어, 많은 시간이 소요되는 문제가 있다. 또한, 각기 다른 채널을 통하여 수신되는 신호를 이용하여 각각의 모드를 검출하기 때문에, 모드 검출의 오류가 발생할 수 있다.

본 발명이 이루고자 하는 기술적 과제는 정확하고 빠른 모드 검출을 수행할 수 있고, 나아가 칩 사이즈를 줄일 수 있는 OFDM 수신 장치 및 그 OFDM 수신 장치에서의 모드 검출 방법을 제공하는 데에 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 OFDM 수신 장치에서의 모드 검출 방법은 수신 신호를 소정 지연시킨 제 1 지연 신호들 및 상기 수신 신호에 대한 제 1 상관값들을 이용하여, 상기 수신 신호의 제 1 모드를 검출하는 단계; 및 상기 제 1 상관값들 중 상기 제 1 모드에 대응되는 제 1 상관값을 소정 지연시킨 제 2 지연 신호들 및 상기 제 1 모드에 대응되는 제 1 상관값을 이용하여, 상기 수신 신호의 제 2 모드를 검출하는 단계;를 구비한다.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 OFDM 수신 장치는 수신 신호를 소정 지연시킨 제 1 지연 신호들 및 상기 수신 신호에 대한 제 1 상관값들을 이용하여, 상기 수신 신호의 제 1 모드를 검출하는 제 1 모드 검출부; 및 상기 제 1 상관값들 중 상기 제 1 모드에 대응되는 제 1 상관값을 소정 지연시킨 제 2 지연 신호들 및 상기 제 1 모드에 대응되는 제 1 상관값을 이용하여, 상기 수신 신호의 제 2 모드를 검출하는 제 2 모드 검출부;를 구비한다.

본 발명에 따른 OFDM 수신 장치 및 이의 모드 검출 방법은, 동일한 신호에 대해 먼저 FFT 모드를 검출한 후 그 결과를 이용하여 GI 모드를 검출함으로써, 정확하고 빠른 모드 검출을 수행할 수 있고, 나아가 비교적 간단한 모드검출 방법을 제안하여 메모리 사용을 효율적으로 설계함으로써, 칩 사이즈를 줄일 수 있는 장점이 있다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부한 도면을 참조하여 본 발명이 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1은 OFDM 통신 시스템의 송신기 및 수신기를 나타내는 블럭도이다.

도 1을 참조하면, 본 발명의 통신 시스템은 송신기(120) 부분으로 채널 코딩부(121), 맵퍼(122), 파일럿 삽입부(123), 역고속퓨리어변환기(124, IFFT), CP 삽입부(125), DAC부(126) 및 RF 트랜스미터(127)을 포함하고, 수신기(140) 부분으로는 RF 리시버(141), ADC부(142), 주파수 옵셋 보상부(143), CP 제거부(145), 고속 퓨리에 변환기(146, FFT), 채널 추정부(160), 디맵퍼(148), 및 채널 디코딩부(149)를 포함한다.

한편, 수신기(140)는 주파수 옵셋 보상부(143)과 CP 제거부(145) 사이에 심볼에 대한 동기를 획득을 위한 프리-FFT부(144), 분산 파일을 추출하는 분산 파일 럿 검출기(147)을 더 포함한다.

송신기(120)는 먼저, 송신하고자 하는 입력 데이터(X)를 채널 코딩부(121)에서 채널 코딩한 후, 맵퍼(122)에서 대응되는 변조 방식에 따라 데이터를 변조한다. 다음으로 파일럿 삽입부(123)을 통해 파일럿들이 삽입되고, 역고속퓨리어변환기(124)에서 역고속퓨리어변환(IFFT)이 수행된 후, CP 삽입부(125)에 의해 주기적 전치 부호(CP: Cyclic Prefix)를 삽입한다. 마지막으로, DAC부(126)에서 디지털-아날로그 컨버팅이 수행된 후, RF 트랜스미터(127)에서 해당 대역폭의 채널을 통해 신호(X)가 출력된다.

수신기(140)는 송신기(120)로부터 신호(Y)를 RF 리시버(141) 통해 수신한다. 수신된 신호(Y)와 입력 데이터(X) 사이의 관계는 다음의 수학식 1과 같이 정의될 수 있다.

Y = H*X + n

여기서, H는 채널을, n은 노이즈를 나타낸다.

수신기(140)는 채널 H를 추정하여, 추정된 채널을 이용하여 입력 데이터를 추정한다. 이에 대하여 더 자세히 설명한다.

수신기(140)는 먼저, RF 리시버(141) 통해 수신된 신호(Y)에 대해 ADC부(142)에서 아날로그-디지털 컨버팅을 수행한 후, 주파수 옵셋 보상부(143)에서 샘플링 주파수 옵셋(sampling frequency offset)을 보상한다. 다음으로 CP 제거부(145)에서 CP를 제거하고, 고속 퓨리에 변환기(146, 이하 “FFT부"라고 칭한다) 에서 고속 퓨리어 변환을 수행한다.

다음으로, 분산 파일럿 검출기(147)에서 채널의 각 심볼들에 포함된 파일럿들을 검출하고(147), 검출된 파일럿들에 근거하여 채널 추정부(160)에서 채널이 추정된다(160). 채널이 추정되면 이를 이용하여 입력 데이터(X)를 추정한다. 마지막으로, 디맵퍼(148), 및 채널 디코딩부(149)를 통해 디맵핑 과정 및 채널 디코딩 과정을 거쳐 입력 데이터(X)를 추출한다.

상기와 같은 수신기(140)에서의 입력 데이터(X) 추정 동작은 다음의 수학식 2로 나타내어 질 수 있다.

X' = Y/H' = H*X/H' + n/H'

여기서, X'는 추정된 입력 데이터이고, H'는 추정된 채널을 나타낸다.

그런데, OFDM 통신 시스템의 수신기에서 상기와 같은 동작을 수행하기에 앞서, 수신된 신호로부터 시스템의 FFT 모드 및 GI 모드를 검출하여야 한다. 전술된 바와 같이, 수신기의 역퓨리어 변환 시의 인터리빙 방식(FFT 모드) 및 심볼 사이에 삽입되는 보호 구간의 길이(GI 모드)를 알아야, 정확한 입력 데이터를 추정할 수 있기 때문이다.

OFDM 통신 시스템에서의 인터리빙 방식 및 보호 구간 설정 방법에 대하여 간략히 설명한다.

도 2는 OFDM 시스템에서의 보호 구간 설정 방법을 간단히 나타내는 도면이다.

도 2를 참조하면, OFDM 시스템의 송신기(120)는, 인접한 심볼들(SYMi, SYMj) 사이에, 심볼 간 간섭을 방지하기 위해, GI 모드에 따른 보호 구간(GIi, GIj)을 삽입한다. 이때, 각 보호 구간(GIi, GIj)은 대응되는 심볼(SYMi, SYMj)의 끝의 일부분(빗금 친 부분)을 복사하여 생성한 것이기 때문에 그 값은 심볼(SYMi, SYMj)의 끝의 부분과 동일한 값이다.

여기서, Tsym은 FFT 모드인 유효 심볼 구간을 나타내고 이러한 유효 심볼 구간은 FFT 모두에 따라 달라지게 된다. 또한, Tu는 보호 구간을 나타내고, 역시 GI 모드에 따라 달라지게 된다. 전술한 바와 같이 OFDM 방식의 신호는 고속 퓨리어 변환 방식을 통해 복조하게 되며, 이를 위해 심볼의 시작점과 구간(유효 데이터 구간)의 찾는 FFT 모드 및 GI 모드의 검출이 선행되어야 한다. 이러한 FFT 모드 및 GI 모드에 대한 검출 동작은 도 1의 OFDM 통신 시스템에서 수신기(140) 부분의 초기 동기부(PRE_FFT, 144)에 의해 수행될 수 있다. 이하에서는, 본 발명에 따른 OFDM 수신 장치에서의 모드 검출 동작에 대하여 자세히 설명한다.

도 3은 본 발명의 실시예에 따른 OFDM 수신 장치를 나타내는 블록 구조도이다.

도 3을 참조하면, 본 발명의 실시예에 따른 OFDM 수신 장치(400)는 제 1 모드 검출부(420) 및 제 2 모드 검출부(440)를 구비한다.

제 1 모드 검출부(420)는 수신 신호(InSIG)를 소정 지연시킨 제 1 지연 신호들(DSIG11, DSIG12, DSIG13) 및 수신 신호(InSIG)에 대한 제 1 상관값들(CORR1 ~ CORR3)을 이용하여, 수신 신호(InSIG)의 제 1 모드(MOD1)를 검출한다. 이때, 제 1 모드(MOD1)는 FFT 모드일 수 있다. 이하에서는, 제 1 모드(MOD1)가 FFT 모드인 경우에 대해 설명한다.

제 1 모드 검출부(420)는 FFT 모드(MOD1)를 검출하기 위해, 제 1 지연 회로들(DLY11 ~ DLY14), 컨쥬게이터(conj1), 곱셈기들(X1 ~ X3), 가산기들(RCA1 ~ RCA3) 및 제 1 모드 검출기(MOD1 DETC)를 구비할 수 있다.

제 1 지연 회로들(DLY11 ~ DLY14)은 수신 신호(InSIG)를 지연시켜 제 1 지연 신호들(DSIG11 ~ DSIG13)을 생성한다. 전술된 바와 같이, FFT 모드는 2K, 4K 및 8K 중 하나의 값을 가질 수 있다. 바람직하게는, 제 1 지연 회로들(DLY11 ~ DLY14)은 FFT 모드(MOD1)의 종류에 대응되는 수로 구비될 수 있다.

본 실시예의 OFDM 수신 장치(400)에 의하면, 제 1 지연 회로들(DLY11 ~ DLY14)은 각각 2K 샘플 딜레이를 수행할 수 있다. 따라서, 제 11 지연 신호(DSIG11)는 수신 신호(InSIG)가 제 11 지연 회로(DLY11)에 의해 2K만큼 지연된 신호이며, 제 12 지연 회로(DLY12)에 의해 지연된 제 12 지연 신호(DSIG12)는 수신 신호(InSIG)가 제 12 지연 회로(DLY12)에 의해 4K만큼 지연된 신호이다. 마찬가지로, 제 13 지연 신호(DSIG13)는 제 13 지연 회로(DLY13) 및 제 14 지연 회로(DLY14)에 의해 수신 신호(InSIG)를 8K만큼 지연된 신호이다. 여기서, 제 13 지연 신호의 경우, 2K 샘플을 딜레이하는 제 13 지연 회로(DLY13) 및 제 14 지연 회로(DLY14)를 함께 이용하였지만, 4K 샘플을 딜레이하는 하나의 지연회로를 이용할 수 있음은 물론이다.

컨쥬게이터(conj1)는 수신 신호(InSIG)의 켤레 복소수 신호(CSIG)를 생성하 며, 곱셈기들(X1, X2, X3)은 대응되는 제 1 지연 신호와 켤레 복소수 신호(CSIG)를 곱하여 제 1 상관값들(CORR1 ~ CORR3)로 출력한다. 또한, 가산기들(RCA1 ~ RCA3)은 대응되는 제 1 상관값들(CORR1 ~ CORR3)에 대한 누적값들(A1 ~ A3)을 구한다. 이러한 가산기들에 대한 내용은 도 5 ~ 7 부분에서 좀더 상세히 설명한다.

한편, 제 1 모드 검출기(MOD1 DETC)는 가산기들(RCA1 ~ RCA3)에서 출력된 누적값들(A1 ~ A3)들 중 최대값을 검출하여 FFT 모드를 결정한다. 이러한 최대 누적값에 의한 FFT 모드 검출은 본 발명이 속하는 기술 분야의 당업자가 용이하게 실시할 수 있는 사항에 관한 것으로, 이에 대한 더 자세한 설명은 생략한다.

결국, 본 실시예의 OFDM 수신 장치(400)는 제1 모드 검출부(420)의 직렬로 연결된 지연회로들(DLY11 ~ DLY14)를 이용하여 임의의 FFT 모드로 입력되는 OFDM 신호에 대하여 한번의 검출 동작을 통해 간단하게 FFT 모드를 검출할 수 있다. 즉, 각각의 FFT 모드에 대한 검출 동작을 반복해서 수행할 필요가 없다. 원리적으로는 특정 FFT 모드에 속하는 OFDM 신호는 가산기들 중 어느 하나로만 누적되게 되며, 그에 따라 최대 누적값을 찾게 되면 해당 FFT 모드를 검출할 수 있다는 개념이다.

제1 모드 검출부(420)를 통해 FFT 모두가 검출되면, 이어서 제2 모드, 즉 가드 모드에 대한 검출이 제2 모드 검출부(440)에서 수행되게 되는데, 제2 모드 검출부(440)의 좀더 상세한 구성 및 동작에 대해서는 도 8 및 9부분에서 기술한다.

도 4는 도 3의 제 1 모드 검출부의 가산기들(RCA1 ~ RCA3)에 이용될 수 있는 일반적인 가산 로직회로를 보여주는 구조도이다.

도 4를 참조하면, 가산 로직회로(ADD)는 입력값(IN)과 출력값(OUT)을 가산하 여 누적값(A1)으로 출력한다. 이러한 가산 로직회로(ADD)는 누적값(A1)을 산출하기 위해, 입력값(IN) 및 누적값(A1)의 크기에 대응되는 크기의 저장 공간, 즉 메모리를 구비해야 한다. 그에 따라, 가산 로직회로(ADD)를 제1 모드 검출부의 가산기들에 이용하는 경우에, 소정 개수 이상의 상관값을 누적하기 위해서 메모리의 사이즈 증가시켜야 한다는 문제가 있다.

도 5는 도 3의 제 1 모드 검출부의 가산기들(RCA1 ~ RCA3)에 이용될 수 있는, 도 4와는 다른 구성의 가산기를 보여주는 구조도이다.

도 5를 참조하면, 본 발명의 실시예에 따른 가산기들(RCA1 ~ RCA3)은 가산 로직 회로(+1 ~ +3) 및 제어기(RCA CTL1 ~ RCA CTL3)를 구비한다. 즉, 제1 가산기(RCA1)는 제1 가산 로직 회로(+1) 및 제1 제어기(RCA CTL1)로 구성되고, 제2 가산기(RCA2)는 제2 가산 로직 회로(+2) 및 제2 제어기(RCA CTL2)로 구성되며, 제3 가산기(RCA3)는 제1 가산 로직 회로(+2) 및 제3 제어기(RCA CTL3)로 구성된다. 본 실시예에 따른 가산기들(RCA1 ~ RCA3)은 3개의 상관값들 각각에 대응하여 각 상관값을 입력값으로 하는 3개의 가산기로 구성되었지만, 상관값들의 수가 달라지는 경우 가산기들의 수가 그에 대응하여 달라질 수 있음은 물론이다.

여기서, 가산 로직회로들(+1 ~ +3)의 기능은 도 4에서 설명한 가산 로직회로(ADD)와 동일하다. 한편, 제어기들(RCA CTL1 ~ RCA CTL3)은 각 가산 로직회로들(+1 ~ +3)의 메모리를 능동적으로 제어하여 메모리의 사용을 최소로 유지하도록 제어한다. 본 실시예의 가산기의 구체적인 동작에 대해서는 도 6의 메모리와 함께 기술한다.

도 6은 도 5의 가산 로직 회로에 구비되는 메모리를 나타내는 도면이다. 이해의 편의를 위해 도 5를 함께 참조하여 설명한다.

도 6을 참조하면, 가산 로직회로들(+1 ~ +3)은 누적 동작을 수행하기 위하여 메모리(│A1│ ~ │A3│)를 구비한다. 즉, 제1 가산 로직회로(+1)는 제1 메모리(│A1│)를 구비하며, 제2 가산 로직회로(+2)는 제2 메모리(│A2│)를 구비하며, 제3 가산 로직회로(+3)는 제3 메모리(│A3│)를 구비할 수 있다. 여기서, MSB는 최상위 비트(Most Significant Bit)를 의미하며, LSB는 최하위 비트(Least Significant Bit)를 의미한다. 이와 같은 메모리들(+1 ~ +3)은 모두 같은 사이즈로 구성되는 것이 바람직하나 다른 사이즈로 구성될 있음은 물론이다. 다만, 다른 사이즈로 구성된 경우에는 누적 계산시에 누적값이 가장 작은 메모리의 사이즈를 초과하지 않도록 하여야 한다. 한편, 앞서에서 각 가산 로직 회로가 메모리를 구비한다고 설명하였으나, 메모리가 가산 로직 회로의 외부에 배치되어 가산 로직 회로가 가산 동작을 수행할 때 메모리를 이용하는 식으로 구성될 수 있음은 물론이다.

이와 같은 메모리들을 가지고 도 5의 가산기들(RCA1 ~ RCA3)의 동작을 다시 설명하면,

가산 로직 회로들(+1 ~ +3)은 대응되는 상관값들에 대한 입력값들(IN1 ~ IN3)과 대응되는 저장값들(OUT1 ~ OUT3)을 가산하여 해당 누적값들(A1 ~ A3)로 출력한다. 이때, 저장값들(OUT1 ~ OUT3)과 누적값들(A1 ~ A3)은 설명의 편의를 위해 구분할 뿐이지, 같은 값을 갖는다. 즉, 누적값들(A1 ~ A3)이 다시 대응되는 가산 로직 회로들(+1 ~ +3)로 입력되는 경우의 누적값들(A1 ~ A3)을 저장값들(OUT1 ~ OUT3)이라 할 뿐이다.

메모리들(│A1│ ~ │A3│)는 대응되는 가산 로직회로들(+1 ~ +3)의 누적값들(A1 ~ A3)을 저장한다. 즉, 제 1 메모리(│A1│)는 제 1 가산 로직 회로(+1)의 누적값(A1)을 저장하고, 제 2 메모리(│A2│)는 제 2 가산 로직 회로(+2)의 누적값(A2)을 저장한다. 마찬가지로, 제 3 메모리(│A3│)는 제 3 가산 로직 회로(+3)의 누적값(A3)을 저장한다.

제어기들(RCA CTL1 ~ RCA CTL3)는 임의의 메모리에 저장되는 누적값이 임의의 값 이상이 되는 경우, 모든 메모리들(│A1│ ~ │A3│)의 누적값(A1 ~ A3)을 누적값이 작아지는 방향으로 쉬프트 시키고, 입력값들(IN1 ~ IN3)도 누적값을 쉬프트 시킨만큼 쉬프트 시킨다. 또한, 제어기들(RCA CTL1 ~ RCA CTL3)는 쉬프트 된 누적값(A1 ~ A3) 및 입력값(IN1 ~ IN3)을 대응되는 가산 로직 회로들(+1 ~ +3)로 전달한다.

이때, 제어기들(RCA CTL1 ~ RCA CTL3)은 가산 로직 회로들(+1 ~ +3) 각각에 구비될 수 있다. 따라서, 도 5에 도시된 바와 같이, 3개의 가산기들(RCA1, RCA2, RCA3)은 3개의 가산 로직 회로들(+1 ~ +3)과 각각의 가산 로직 회로들(+1 ~ +3)에 대응하는 3개의 제어기들(RCA CTL1 ~ RCA CTL3)을 구비할 수 있다. 다만, 제어기들(RCA CTL1 ~ RCA CTL3) 각각은 모든 메모리(│A1│ ~ │A3│)의 누적값들(A1 ~ A3)에 대한 정보를 알 수 있어야 한다.

한편, 앞서에서 각 가산 로직 회로가 메모리를 구비한다고 설명하였으나, 메모리는 가산 로직 회로의 외부에 배치되어 가산 로직 회로가 가산 동작을 수행할 때 메모리를 이용하는 식으로 구성될 수 있음은 물론이다.

이하에서는, 본 발명의 실시예에 따른 가산기의 동작을 구체적인 예를 통해, 더 자세히 설명한다.

도 7은 도 5의 가산기의 동작을 설명하기 위하여 메모리 내에서 누적값이 쉬프트되는 과정을 보여주는 도면으로, (a)가 쉬프트 전의 각 메모리에 저장된 누적값들을 보여주고 있으며, (b)가 쉬프트 후에 각 메모리에 저장된 누적값들을 보여준다. 이해의 편의를 위해 도 5를 함께 참조하여 설명한다.

도 7을 참조하면, 도시된 메모리들(│A1│ ~ │A3│)은 각각 16 비트의 크기를 갖는다. 가산 로직 회로들(+1 ~ +3)은 전술한 바와 같이, 입력값(IN1 ~ IN3)과 저장값(OUT1 ~ OUT3)을 가산하여 누적값(A1 ~ A3)으로 출력한다.

제어기(RCA CTL1 ~ RCA CTL3)는 메모리들(│A1│ ~ │A3│) 중 어느 하나의 메모리에 저장되어 있는 누적값의 최상위 i 개의 비트들이 k(k은 자연수) 값을 갖는 경우, 그 메모리를 제외한 나머지 메모리들의 누적값을 비교한다. 나머지 메모리들 중 누적값이 가장 큰 메모리의 각 비트 중 논리 "하이", 즉 ‘1’을 갖는 최상위 비트의 위치를 N(N은 자연수)이라고 할 때, 제어기들(RCA CTL1 ~ RCA CTL3)은, 메모리들(│A1│ ~ │A3│) 각각에서 누적값이 작아지는 방향으로 현재의 누적값들(A1 ~ A3)을 N에 대응되는 만큼 쉬프트 시킨다.

예를 들어, 본 발명의 실시예에 따른 제어기(RCA CTL1 ~ RCA CTL3)는 i가 2이고, k가 ‘1’인 경우, 즉 최상위 2개의 비트들이 "01"값을 갖는 경우, 쉬프팅 동작을 수행한다고 하자. 그리고, 일정 시점에서의 메모리들(│A1│ ~ │A3│) 각 각에 저장되는 누적값들(A1 ~ A3)이 (a)에 도시되는 바와 같다고 하자. 즉, 제 1 메모리(│A1│)의 누적값(A1)이 "01xxxxxxxxxxxxx"이고, 제 2 메모리(│A2│)의 누적값(A2)이 "00000001xxxxxxx"이며, 제 3 메모리(│A3│)의 누적값(A3)이 "0000000001xxxxx"라고 하자. 이때, "x"는 "0" 또는 "1"의 값을 나타낼 수 있다.

제어기(RCA CTL1 ~ RCA CTL3)는 제 1 메모리(│A1│)에 저장된 누적값(A1)의 최상위 2비트들이 "01"값을 갖는 것을 검출한다. 그 후, 제어기(RCA CTL1 ~ RCA CTL3)는 제1 메모리(│A1│)를 제외하고 제 2 메모리(│A2│) 및 제 3 메모리(│A3│)의 누적값을 비교한다. 이때, 누적값들의 비교는 모든 제어기에서 다른 제어기로부터 누적값 정보를 받아 각각 수행하거나, 어느 하나의 제어기에서 다른 제어기로부터 누적값 정보를 받아 통합적으로 수행할 수 있다.

(a)의 예에서, 제 2 메모리(│A2│)의 누적값(A2)이 제 3 메모리(│A3│)의 누적값(A3)보다 크다. 따라서, 제어기(RCA CTL1 ~ RCA CTL3)는 제 2 메모리(│A2│)의 누적값(A2)의 각 비트 중 "1"의 값을 갖는 최상위 비트의 위치 "N"을 찾는다.

그 결과 제 2 메모리(│A2│)의 누적값(A2)의 각 비트 중 "1"의 값을 갖는 최상위 비트의 위치 "N"은 "9"이다. 다만, 메모리의 최하위 비트(LSB)가 "0"부터 카운트되므로, 제2 메모리(│A2│)의 최상위 "1"의 값이 "8"의 위치에 있는 것처럼 도시된다.

상기와 같은 동작에 의해 제어기(RCA CTL1 ~ RCA CTL3)가 "N" 값을 구하게 되면, 제어기(RCA CTL1 ~ RCA CTL3)는 메모리들(│A1│ ~ │A3│) 내의 모든 누적 값들(A1 ~ A3)을 "N-1"만큼 최하위 비트 방향으로 쉬프트 시킨다. 또한, 입력값들(IN1 ~ IN3) 역시 "N-1"만큼 최하위 비트 방향으로 쉬프트 시킨다. 이때, "N-1"은 예시적인 것으로, 이에 한정되는 것은 아니다. 다만, N 이상이 되면 제2 메모리(│A2│)와 제3 메모리(│A3│)의 누적값이 모두 “0”이 되므로. 쉬프트 양은 “N-1”이하로 설정하는 것이 바람직하다.

결과적으로 (a)에 도시된 각 누적값들(A1 ~ A3)은 (b)와 같이 최하위 비트(LSB) 방향으로 "8"만큼 쉬프팅 됨을 확인할 수 있다. 한편, 도시되지는 않았지만 입력값들(IN1 ~ IN3)에 대한 쉬프팅 결과 역시 누적값들의 쉬프팅 결과와 유사하다. 즉, 각 입력값들도 최하위 비트(LSB) 방향으로 "8"만큼 쉬프팅 된다.

제어기들(RCA CTL1 ~ RCA CTL3)는 상관값 누적 계산 시에 상기와 같은 쉬프팅 동작을 M(M은 자연수)회 반복한 후, 누적값의 최상위 i 개의 비트들이 k 값을 갖는 메모리의 누적값을 최대 누적값으로서 출력한다. 이때, M은 유저 또는 시스템 설계자에 의해, 가산 동작 이전에 미리 설정될 수 있다.

이렇듯, 본 발명의 실시예에 따른 가산기는 비록 하나의 메모리의 용량이 다 차더라도 상기와 같은 쉬프팅 동작을 통해 가산 동작을 더 수행할 수 있으므로, 실제 상관값보다 작은 크기의 입력값 및 누적값에 의해 최대 누적값을 구할 수 있어, 가산 속도를 증가시킬 수 있다. 나아가, 본 발명의 실시예에 따른 가산기는 상관값의 크기에 따른 시스템의 동작 속도의 변화를 방지할 수 있다.

지금까지 설명한 바와 같이 제 1 모드 검출부를 통해, FFT 모드를 검출하게 되면, 수신된 OFDM 신호의 심볼 크기를 알 수 있게 된다. 다음으로, GI 모드를 검 출하여 보호 구간의 길이를 구함으로써, 유효 심볼의 시작점을 찾아야 한다. 이와 같은 GI 모드 검출은 도 3의 하부의 제2 모드 검출부(440)에서 수행될 수 있다. 이하, 도 8을 참조하여 제2 모드 검출부(400)에 대하여 기술한다.

도 8은 도 3의 제2 모드 검출부를 좀더 상세하게 보여주는 블록 구조도이다.

도 8을 참조하면, 제 2 모드 검출부(440)는 제 1 상관값들(CORR1, CORR2, CORR3) 중 검출된 FFT 모드(MOD1)에 대응되는 선택 상관값(SCORR)을 소정 지연시킨 제 2 지연 신호들(DSIG21 ~ DSIG26), 및 FFT 모드(MOD1)에 대응되는 선택 상관값(SCORR)을 이용하여, 수신 신호(InSIG)의 제 2 모드(MOD2)를 검출한다. 이때, 제 2 모드(MOD2)는 GI 모드일 수 있다. 이하에서는, 제 2 모드가 GI 모드인 경우에 대하여 설명한다.

제 2 모드 검출부(440)는 GI 모드(MOD2)를 검출하기 위해, 제 1 선택 회로(MUX1), 제 2 지연 회로들(DLY21 ~ DLY26), 제 2 선택 회로들(MUX21 ~ MUX24), 누적값 산출기(ACC) 및 제 2 모드 검출기(MOD2 DETC)를 구비할 수 있다.

제 1 선택 회로(MUX1)는, 제 1 상관값들(CORR1, CORR2, CORR3) 중에서 FFT 모드(MOD1)에 응답하여 하나의 선택 상관값(SCORR)을 선택하여 출력한다.

제 2 지연 회로들(DLY21 ~ DLY26)은 선택 상관값(SCORR)을 소정 지연시켜 제 2 지연 신호들(DSIG21 ~ DSIG26)을 생성한다. 바람직하게는, 제 2 지연 회로들(DLY21 ~ DLY26)은 FFT 모드(MOD1)의 종류에 대응되는 수로 구비될 수 있다.

제 2 선택 회로들(MUX21 ~ MUX24)은 검출된 FFT 모드(MOD1) 및 대응되는 GI 모드의 종류에 응답하여, 입력된 제 2 지연 신호들(DSIG21 ~ DSIG26) 중에서 하나 의 지연신호를 출력한다. 전술된 바와 같이, GI 모드는 1/4, 1/8, 1/16 및 1/32 중 하나의 값을 가질 수 있다.

예를 들어, 제 21 지연 회로(DLY21) 및 제 22 지연 회로(DLY22)는 입력되는 신호를 각각 64 샘플만큼 지연시키고, 제 23 지연 회로(DLY23)는 128 샘플만큼 지연시키며, 제 24 지연 회로(DLY24)는 256 샘플만큼 지연시킨다고 하자. 마찬가지로, 제 25 지연 회로(DLY25)는 512 샘플만큼 지연시키고, 제 26 지연 회로(DLY26)는 1024 샘플만큼 지연시킨다고 하자.

그 결과, 제 21 지연 회로(DLY21)의 출력인 제 21 지연 신호(DSIG21)는 제 1 상관값(SCORR)보다 64 샘플만큼 지연되고, 제 22 지연 회로(DLY22)의 출력인 제 22 지연 신호(DSIG22)는 128 샘플만큼 지연되며, 제 23 지연 회로(DLY23)의 출력인 제 23 지연 신호(DSIG23)는 256 샘플만큼 지연될 수 있다. 마찬가지로, 제 24 지연 회로(DLY24)의 출력인 제 24 지연 신호(DSIG24)는 제 1 상관값(SCORR)보다 512 샘플만큼 지연되고, 제 25 지연 회로(DLY25)의 출력인 제 25 지연 신호(DSIG25)는 1024 샘플만큼 지연되며, 제 26 지연 회로(DLY26)의 출력인 제 26 지연 신호(DSIG26)는 2048 샘플만큼 지연될 수 있다.

전술된 바와 같이, 제 2 선택 회로들(MUX21 ~ MUX24)은 각각, 대응되는 GI 모드의 종류 및 검출된 FFT 모드에 의해, 상기와 같이 지연된 제 2 지연 신호들 중 하나를 출력할 수 있다.

예를 들어, 도 8의 제 21 선택 회로(MUX21)는 1/32 GI 모드에 대응되고, 제 22 선택 회로(MUX22)는 1/16 GI 모드에 대응된다고 하자. 마찬가지로, 제 23 선택 회로(MUX23)는 1/8 GI 모드에 대응되고, 제 24 선택 회로(MUX24)는 1/4 GI 모드에 대응된다고 하자.

이때, 제 21 지연 신호(DSIG21) 내지 제 23 지연 신호(DSIG23)를 입력으로 하는 제 21 선택 회로(MUX21)는, FFT 모드가 2K인 경우 64(=2K/32) 샘플 딜레이된 제 21 지연 신호(DSIG21)를 출력하고, FFT 모드가 4K인 경우 128(=4K/32) 샘플 딜레이된 제 22 지연 신호(DSIG22)를 출력하며, FFT 모드가 8K인 경우 256(=8K/32) 샘플 딜레이된 제 23 지연 신호(DSIG23)를 출력할 수 있다.

마찬가지로, 제 22 지연 신호(DSIG22) 내지 제 24 지연 신호(DSIG24)를 입력으로 하는 제 22 선택 회로(MUX22)는, FFT 모드가 2K인 경우 128(=2K/16) 샘플 딜레이된 제 22 지연 신호(DSIG22)를 출력하고, FFT 모드가 4K인 경우 256(=4K/16) 샘플 딜레이된 제 23 지연 신호(DSIG23)를 출력하며, FFT 모드가 8K인 경우 512(=8K/16) 샘플 딜레이된 제 24 지연 신호(DSIG24)를 출력할 수 있다.

누적값 산출기(ACC)는 선택 상관값(SCORR) 및 제 2 선택 회로들의 출력에 대한 감산 및 반복적인 가산 동작을 수행하여, 각 GI 모드 별 상관값을 누적값으로 산출한다. 이러한 누적값 산출기(ACC)는 무빙섬(Moving Sum)을 하기 위한 소자로서, 본 발명의 기술 분야에 속하는 당업자가 용이하게 실시할 수 있는 사항에 관한 것인 바, 이에 대한 더 자세한 설명은 생략한다.

제 2 모드 검출기(MOD2 DETC)는 제 1 상관값(SCORR)에 대한 누적값으로부터 GI 모드(MOD2)를 검출한다.

도 9은 도 8의 제 2 모드 검출기의 동작을 나타내는 순서도이다. 이해의 편 의를 위해 도 8을 함께 참조하여 설명한다.

도 9를 참조하면, 제 2 모드 검출기(MOD2 DETC)는 먼저, 각 변수, 즉 카운트(count), 제1 ~ 제3 최대값 등을 초기화하고(S901) 난 후, 제2 모드, 즉 GI 모드를 검출하기 위하여 누적값 산출기(ACC)로부터 출력된 누적값을 수신하며(S902), 여기서 수신된 누적값을 "Input_data"로 표시한다. 누적값(Input_data)이 수신되면 먼저, 누적값(Input_data)의 카운트(count)와 기 설정된 추정범위 값(t)를 비교한다(S910). 여기서, 카운트(count)는 초기에 “0”으로 설정되며, 추정범위 값(t)이 될 때까지 “1”씩 계속 증가하는 변수로서, 누적값의 샘플 인덱스에 대응한다.

다음, 카운트(count)가 추정범위 값(t)보다 작거나 같은 경우에 누적값을 크기 순서에 따른 최대값과 비교하여 누적값을 크기 순서로 분류한다(S920, S930, S940). 즉, 먼저, 누적값을 제1 최대값(Max)과 비교하여(S920), 제1 최대값보다 큰 경우에는 제1 최대값에 누적값을 입력하여 제1 최대값을 설정한다(S922). 제1 최대값 설정 단계(S922)에서는 제1 최대값 인덱스(Max_index)에 카운트(count)을 입력하여 제1 최대값 인덱스를 설정하는 과정도 함께 수행한다.

한편, 누적값이 제1 최대값보다 작거나 같은 경우는 누적값을 제2 최대값(Second Max)와 비교하여(S930), 제2 최대값보다 큰 경우에는 제2 최대값에 누적값을 입력하여 제2 최대값을 설정한다(S932). 제2 최대값 설정 단계(S932)에서 제2 최대값 인덱스(Second_Max_index)에 카운트(count)를 입력하여 제2 최대값 인덱스를 설정하는 과정도 함께 수행함은 물론이다.

다시, 누적값이 제2 최대값보다 작거나 같은 경우는 누적값을 제3 최대 값(Third Max)와 비교하여(S940), 제3 최대값보다 큰 경우에는 제3 최대값에 누적값을 입력하여 제3 최대값을 설정한다(S942). 제3 최대값 설정 단계(S942)에서 역시 제3 최대값 인덱스(Third_index)에 카운트(count)를 입력하여 제3 최대값 인덱스를 설정하는 과정을 함께 수행한다.

여기서, 제1 ~ 제3 최대값 및 제1 ~ 제3 최대값 인덱스는 전술한 바와 같이 제2 모드 검출을 시작할 때, 이미 설정되어 있다. 이러한 제1 ~ 제3 최대값이나 및 제1 ~ 제3 최대값 인덱스는 계속적으로 변화하는 값들로 최초에 어떠한 값으로 설정되어 있어도 무방하다. 다만, 제1 ~ 제3 최대값은 그 크기 순서대로 설정되어 있어야 함은 당연하다.

본 실시예에서는 제 1 최대값(Max) 내지 제 3 최대값(Third_Max)을 구하는 경우를 예시하고 있으나 최대값 분류를 그 이상으로 해도 무방하다.

최대값 및 최대값 인덱스 설정 단계(S922, S932, S942) 후에, 카운트 값을 “1” 증가시키고(S950), 앞서 과정을 반복한다. 여기서, 누적값을 제3 최대값과 비교하여 누적값이 제3 최대값보다 작거나 같은 경우에도 카운트 값 증가 단계(S950)로 이행한다. 이와 같은 비교 및 설정 단계는 카운트가 추정범위 값(t)을 초과할 때까지 계속 수행된다. 여기서 추정범위 값(t)는 적절한 값으로 설정할 수 있으나 유효한 GI 모드 검출을 위해 4개의 심볼 내에 포함된 샘플의 개수 정도로 설정하는 것이 바람직하다.

위와 같은 과정을 통해 제1 ~ 3 최대값으로는 GI 모드 부분에서 돌출된(dominant) 최대값들이 입력되며, 또한 제1 ~ 제3 최대값 인덱스에도 GI 모드 부 분의 인덱스에 해당하는 인덱스들이 입력되게 된다. 이러한 결과는 앞서 신호 지연을 통한 누적값 산출기(ACC)에서의 무빙섬에 따른 필연적인 결과이다.

카운트(count)가 추정범위 값(t)보다 큰 경우에는 인덱스들 간의 차에 해당하는 새로운 변수를 설정한다(S960). 즉, 제2 최대값 인덱스에서 제1 최대값 인덱스를 뺀 값의 절대값을 제21 차 인덱스(Index2_Index1)에 입력한다. 또한, 즉, 제3 최대값 인덱스에서 제2 최대값 인덱스를 뺀 값의 절대값을 제32 차 인덱스(Index3_Index2)에 입력한다.

다음 제21 차 인덱스와 제32 차 인덱스를 제 1 모드 검출부(420)에 의해 검출된 FFT 모드의 길이(F = 2K, 4K, ...)와 비교한다(S970). 일반적으로 앞서 언급한 바와 같이 제1 ~ 제3 최대값 인덱스들은 GI 모드에서 나타나고, 그에 따라 그 최대값 인덱스들 간의 차인 제21 차 인덱스 또는 제32 차 인덱스들은 FFT 모드의 길이보다 길다. 따라서, FFT 모드와의 비교단계(S970)에서, 제21 차 인덱스 및 제32 차 인덱스 모두가 FFT 모드의 길이보다 긴 경우에(Yes), 정상적으로 GI 모드를 검출한 것으로 보고, GI 모드를 계산 단계(S990)로 이행한다. 만약, 그렇지 않은 경우(No), 즉 제21 차 인덱스 또는 제32 차 인덱스 어느 하나라도 FFT 모드 길이보다 작은 경우에는 GI 모드 검출을 실패한 것으로 보고 카운트(count)를 다시 “0”으로 재설정하여 추정범위 값(t)과 비교 단계(S910)로 돌아가 다시 GI 모드 검출과정을 새로이 시작한다.

한편, 정상적인 GI 모드를 검출한 것으로 판단된 경우에는, 제21 차 인덱스에서 FFT 모드 길이를 뺀 값과 제32 차 인덱스에서 FFT 모드 길이를 뺀 값을 합한 후에 2로 나눔으로써, GI 모드를 산출하게 된다. 여기서, 제21 차 인덱스에서 FFT 모드 길이를 뺀 값 또는 제32 차 인덱스에서 FFT 모드 길이를 뺀 값 어는 하나를 GI 모드로 설정할 수도 있지만 좀더 정확한 GI 모드 검출을 위해 평균한 값으로서 GI 모드를 검출하는 것이 바람직하다.

본 실시예에서는 특히, 상기와 같은 동작을 t회 반복하는 경우를 예시한다. 이때, 도 8의 누적값 산출기(ACC)가 4가지 GI 모드 종류에 대한 출력을 제 2 모드 검출기(MOD2 DETC)로 전달하므로, 본 발명의 실시예에 따른 제 2 모드 검출기에서는 상기와 같은 동작을 4가지 GI 모드 종류별로 4번의 누적값을 비교하여 신뢰성을 확보할 수 있다.

본 실시예의 OFDM 수신 장치는 상기와 같은 동작을 통해, FFT 모드 및 GI 모드를 검출하면, 최대값 인덱스에서 판별된 GI 모드에 따른 보호 구간의 길이를 더하여, 유효 심볼의 시작점들을 산출할 수 있고, 심볼 단위를 구분할 수 있다. 그리고, 유효 심볼의 시작점으로부터 각 심볼에 대한 FFT 변환을 수행함으로써, 수학식 2와 같은 입력 데이터를 추정할 수 있다.

이렇듯, 본 발명에 따른 OFDM 수신 장치 및 이의 모드 검출 방법은, 동일한 신호에 대해 먼저 FFT 모드를 검출한 후 그 결과를 이용하여 GI 모드를 검출함으로써, 정확하고 빠른 모드 검출을 수행할 수 있고, 나아가 칩 사이즈를 줄일 수 있다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명의 상세한 설명에서 인용되는 도면을 더욱 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 OFDM 통신 시스템의 송신기 및 수신기를 나타내는 블록 구조도이다.

도 3을 본 발명의 실시예에 따른 OFDM 수신 장치를 나타내는 블록 구조도이다.

도 6은 도 5의 가산 로직 회로에 구비되는 메모리를 나타내는 도면이다.

도 7은 도 5의 가산기의 동작을 설명하기 위하여 메모리 내에서 누적값이 쉬프트되는 과정을 보여주는 도면이다.

도 9는 도 8의 제 2 모드 검출기의 동작을 나타내는 순서도이다.

Claims

수신 신호로부터 제1 지연 신호들을 생성하고, 생성된 상기 제1 지연 신호들과 상기 수신 신호의 켤레 복소수를 곱하여 제1 상관값들을 구하며, 상기 제1 상관값들을 누적하여 상기 수신 신호의 FFT(Fast Fourier Transform) 모드를 검출하는 단계; 및

상기 제1 상관값들 중에서 상기 FFT 모드에 대응되는 하나의 상관값으로부터 제2 지연 신호들을 생성하고, 생성된 상기 제2 지연 신호들 중에서 선택된 하나의 제2 지연 신호를 상기 하나의 상관값과 무빙 섬(Moving Sum)하여 상기 수신 신호의 GI(Guard Interval) 모드를 검출하는 단계를 포함하는 OFDM 수신 장치에서의 모드 검출 방법.
제 1 항에 있어서, 상기 FFT 모드를 검출하는 단계는,

상기 제1 상관값들을 누적한 누적값들 중에서 최대 누적값을 검출하는 단계; 및

검출된 상기 최대 누적값으로부터 상기 FFT 모드를 검출하는 단계를 포함하는 OFDM 수신 장치에서의 모드 검출 방법.
제 1 항에 있어서,

상기 제1 지연 신호들은 상기 FFT 모드의 종류에 대응되는 수로 구비되고, 상기 제2 지연 신호들은 상기 FFT 모드 및 상기 GI 모드의 종류에 대응되는 수로 구비되는 OFDM 수신 장치에서의 모드 검출 방법.
제 1 항에 있어서, 상기 GI 모드를 검출하는 단계는,

검출된 상기 FFT 모드에 대응하여 상기 제2 지연 신호들 중에서 상기 하나의 제2 지연 신호를 선택하여 출력하는 단계;

출력된 상기 하나의 제2 지연 신호와 상기 하나의 상관값을 무빙섬하여 누적값을 산출하는 단계; 및

상기 누적값으로부터 상기 GI 모드를 검출하는 단계를 포함하는 OFDM 수신 장치에서의 모드 검출 방법.
제 4 항에 있어서, 상기 GI 모드를 검출하는 단계는,

제1 내지 제i(i는 2이상의 자연수) 최대값을 초기화하는 단계;

수신된 상기 누적값의 카운트 값을 기설정된 추정범위 값과 비교하는 단계;

비교 결과 상기 카운트 값이 상기 추정범위 값보다 작거나 동일하면, 상기 누적값을 상기 제1 내지 상기 제i 최대값과 비교하는 단계; 및

비교 결과에 따라 상기 제1 내지 상기 제i 최대값 중 하나에 상기 누적값을 입력하여 최대값을 설정하고, 설정된 상기 최대값의 인덱스에 상기 카운트 값을 입력하는 단계를 포함하는 OFDM 수신 장치에서의 모드 검출 방법.
제 5 항에 있어서, 설정된 상기 최대값의 인덱스에 상기 카운트 값을 입력하는 단계 후에,

상기 카운트 값을 1 증가시키고, 상기 누적값을 다시 수신하는 단계를 더 포함하는 OFDM 수신 장치에서의 모드 검출 방법.
제 5 항에 있어서, 비교 결과 상기 카운트 값이 상기 추정범위 값보다 크면,

상기 제1 내지 상기 제i 최대값 각각의 인덱스 중에서 두 개의 인덱스의 차의 절대값과 상기 FFT 모드의 길이를 비교하는 단계; 및

비교 결과 상기 절대값이 상기 FFT 모드의 길이보다 길면, 상기 GI 모드를 검출하는 단계를 더 포함하는 OFDM 수신 장치에서의 모드 검출 방법.
제 7 항에 있어서,

비교 결과 상기 절대값이 상기 FFT 모드의 길이보다 짧으면, 상기 GI 모드의 검출에 실패한 것으로 판단하고, 상기 카운트 값을 초기화 한 후 상기 누적값을 수신하는 단계를 더 포함하는 OFDM 수신 장치에서의 모드 검출 방법.
제 7 항에 있어서,

상기 GI 모드를 검출하는 단계는, 상기 절대값에서 상기 FFT 모드의 길이를 뺀 값의 평균값으로 검출하는 OFDM 수신 장치에서의 모드 검출 방법.
삭제
삭제
삭제
제 1 항에 있어서,

상기 FFT 모드는, 2K, 4K 및 8K 중 어느 하나의 값을 가지며, 상기 GI 모드는, 1/4, 1/8, 1/16 및 1/32 중 어느 하나의 값을 갖는 OFDM 수신 장치에서의 모드 검출 방법.
수신 신호로부터 제1 지연 신호들을 생성하고, 생성된 상기 제1 지연 신호들과 상기 수신 신호의 켤레 복소수를 곱하여 제1 상관값들을 계산하며, 상기 제1 상관값들을 누적하여 상기 수신 신호의 FFT(Fast Fourier Transform) 모드를 검출하는 FFT 모드 검출부; 및

상기 제1 상관값들 중에서 상기 FFT 모드에 대응되는 하나의 상관값으로부터 제2 지연 신호들을 생성하고, 생성된 상기 제2 지연 신호들 중에서 선택된 하나의 제2 지연 신호를 상기 하나의 상관값과 무빙 섬(Moving Sum)하여 상기 수신 신호의 GI(Guard Interval) 모드를 검출하는 GI 모드 검출부를 포함하는 OFDM 수신 장치.
제 14 항에 있어서, 상기 FFT 모드 검출부는,

상기 수신 신호를 지연시켜 상기 제1 지연 신호들을 생성하는 제1 지연 회로들;

상기 수신 신호의 켤레 복소수를 생성하는 컨쥬게이터;

상기 제1 지연 신호들과 상기 켤레 복소수를 곱하여 상기 제1 상관값들을 출력하는 곱셈기들;

상기 제1 상관값들에 대한 누적값들을 구하는 가산기들; 및

상기 누적값들 중 최대 누적값을 산출하여 상기 FFT 모드를 검출하는 FFT 모드 검출기를 포함하는 OFDM 수신 장치.
제 15 항에 있어서,

상기 제1 지연 회로들은, 상기 FFT 모드의 종류에 대응되는 수로 구비되는 OFDM 수신 장치.
제 14 항에 있어서, 상기 GI 모드 검출부는,

상기 제 1 상관값들 중에서 상기 FFT 모드에 대응되는 하나의 상관값을 출력하는 제1 선택 회로;

상기 하나의 상관값을 지연시켜 상기 제2 지연 신호들로 생성하는 제2 지연 회로들;

상기 FFT 모드에 대응하여 상기 제2 지연 신호들 중에서 상기 하나의 제2 지연 신호를 선택하여 출력하는 제2 선택 회로들;

출력된 상기 하나의 제2 지연 신호와 상기 하나의 상관값을 무빙섬하여 누적값을 산출하는 누적값 산출부; 및

상기 누적값으로부터 상기 GI 모드를 검출하는 GI 모드 검출기를 포함하는 OFDM 수신 장치.
제 17 항에 있어서, 상기 GI 모드 검출기는,

상기 누적값 산출부로부터 출력된 상기 누적값을 수신하고,

상기 누적값을 크기 순서에 따라 분류된 제1 내지 제i(i는 2이상의 자연수) 최대값과 비교하며,

비교 결과에 따라 상기 제1 내지 상기 제i 최대값 중 하나의 최대값과 상기 하나의 최대값의 인덱스를 설정하여 상기 GI 모드를 검출하거나 또는 상기 제1 내지 상기 제i 최대값 각각의 인덱스 중에서 두 개의 인덱스의 차의 절대값과 상기 FFT 모드의 길이를 비교하여 상기 GI 모드를 검출하는 OFDM 수신 장치.
제18 항에 있어서,

상기 GI 모드 검출기는, 상기 절대값에서 상기 FFT 모드의 길이를 뺀 값의 평균값으로 검출하는 OFDM 수신 장치.
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