KR101030273B1 - Internal voltage generator - Google Patents

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Abstract

본 발명은 외부전원의 레벨에 관계없이 안정적으로 고전압을 공급할 수 있는 내부전원 생성장치를 제공하기 위한 것으로, 이를 위한 본 발명으로 테스트모드에서 테스트-게이트전압의 레벨을 조절하여 출력하기 위한 테스트모드 게이트전압 생성수단; 외부전원을 펌핑하여 상기 외부전원 보다 높은 레벨의 고전압을 공급하기 위한 차지 펌핑수단; 및 복수의 입력신호 및 상기 테스트-게이트전압을 인가받아 상기 차지 펌핑수단의 구동을 제어하기 위한 복수의 제어신호를 생성하기 위한 제어신호 생성수단을 구비하는 내부전원 생성장치를 제공한다.

Figure R1020050036268

내부전원, 선택, 레벨 감지, 문턱전압, 고전압

The present invention is to provide an internal power generator capable of stably supplying a high voltage irrespective of the level of the external power source, the present invention for this purpose test gate for controlling and outputting the level of the test-gate voltage in the test mode Voltage generating means; Charge pumping means for supplying a high voltage of a higher level than the external power by pumping an external power; And a control signal generating means for generating a plurality of control signals for controlling the driving of the charge pumping means by receiving a plurality of input signals and the test-gate voltage.

Figure R1020050036268

Internal Power, Selection, Level Detection, Threshold Voltage, High Voltage

Description

내부전원 생성장치{INTERNAL VOLTAGE GENERATOR}Internal Power Generator {INTERNAL VOLTAGE GENERATOR}

도 1은 종래기술에 따른 내부전원 생성장치의 블록 구성도.1 is a block diagram of an internal power generator according to the prior art.

도 2는 도 1의 차지 펌핑부의 내부 회로도.FIG. 2 is an internal circuit diagram of the charge pumping unit of FIG. 1. FIG.

도 3은 제어신호 생성부의 내부 회로도.3 is an internal circuit diagram of a control signal generator.

도 4는 본 발명의 일 실시 예에 따른 내부전원 생성장치의 블록 구성도.4 is a block diagram of an internal power generator according to an embodiment of the present invention.

도 5는 도 4의 기준전압 생성부의 내부 회로도.5 is an internal circuit diagram of the reference voltage generator of FIG. 4.

도 6은 외부전원의 레벨에 따른 기준전압의 레벨을 도시한 도면.6 is a diagram illustrating a level of a reference voltage according to the level of an external power source.

도 7은 도 4의 디코딩부의 내부 회로도.7 is an internal circuit diagram of the decoding unit of FIG. 4.

도 8은 도 4의 선택부의 내부 회로도.8 is an internal circuit diagram of a selector of FIG. 4.

도 9은 도 4의 제어신호 생성부의 내부 회로도.9 is an internal circuit diagram of a control signal generator of FIG. 4.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

100 : 테스트모드 게이트전압 생성부100: test mode gate voltage generator

200 : 제어신호 생성부200: control signal generator

300 : 차지 펌핑부300: charge pumping unit

본 발명은 반도체 설계 기술에 관한 것으로, 특히 외부전원의 레벨에 관계없이 안정적으로 전원을 공급할 수 있는 내부전원 생성장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor design technology, and more particularly, to an internal power generation device capable of stably supplying power regardless of the level of an external power source.

반도체 메모리 소자에서 내부전원으로 사용하는 내부전원 생성장치(Internal Voltage generator)는 외부 전원전압(External voltage, VDD)을 공급받아 다양한 레벨의 내부 전원전압(Internal voltage)을 만드는 회로이다.An internal voltage generator used as an internal power source in a semiconductor memory device is a circuit for generating various levels of internal voltage by receiving an external power supply voltage (VDD).

특히, 메모리 반도체의 최근 추세가 저전압, 저소비 전력화되어 감에 따라 디램 제품에서 내부전원 생성장치를 채용하고 있다.In particular, as recent trends of memory semiconductors have become low voltage and low power consumption, DRAM devices have been using internal power generators.

한편, 이와같이 소자의 내부에서 사용되는 전압을 자체적으로 생성하므로, 주변온도, 공정, 또는 압력 등의 변동에 관계없이 안정적인 내부전압을 생성하는 것에 많은 노력이 있어왔다.Meanwhile, since the voltage used inside the device is generated by itself, many efforts have been made to generate a stable internal voltage regardless of changes in ambient temperature, process, or pressure.

도 1은 종래기술에 따른 내부전원 생성장치의 블록 구성도이다.1 is a block diagram of an internal power generator according to the prior art.

도 1을 참조하면, 종래기술에 따른 내부전원 생성장치는 외부전원(VDD)을 차지 펌핑하여 외부전원(VDD) 보다 높은 레벨의 고전압(VPP)을 공급하기 위한 차지 펌핑부(20)와, 입력신호(A1, A2, P1, P2)를 인가받아 차지 펌핑부(20)의 구동을 제어하기 위한 제어신호(TNS, PMP)를 생성하기 위한 제어신호 생성부(10)를 구비한다.Referring to FIG. 1, an internal power generator according to the related art charge-pumps an external power source VDD to charge a pumping unit 20 for supplying a high voltage VPP having a higher level than the external power source VDD, and an input. The control signal generator 10 is provided to generate the control signals TNS and PMP for controlling the driving of the charge pumping unit 20 by receiving the signals A1, A2, P1, and P2.

도 2는 도 1의 차지 펌핑부(20)의 내부 회로도로서, 차지 펌핑부(20)는 전달 제어신호 TNS1를 게이트 입력으로 가지며 외부전원(VDD)의 공급단과 노드 N1 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM1)와, 일측단이 노드 N1에 접속되고 타측단으로 펌핑 제어신호 PMP1을 인가받는 커패시터(C1)와, 전달 제어신호 TNS2를 게이트 입력으로 가지며 노드 N1과 N2 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM2)와, 일측단이 노드 N2에 접속되고 타측단으로 펌핑 제어신호 PMP2를 인가받는 커패시터(C2)와, 전달 제어신호 TNS3를 게이트 입력으로 인가받아 노드 N2에 걸린 전압을 고전압(VPP)으로 전달하기 위한 NMOS트랜지스터(NM3)를 구비한다.FIG. 2 is an internal circuit diagram of the charge pumping unit 20 of FIG. 1, wherein the charge pumping unit 20 has a transfer control signal TNS1 as a gate input and provides a drain-source path between a supply terminal of an external power supply VDD and a node N1. NMOS transistor NM1 having one, a capacitor C1 having one end connected to the node N1 and receiving the pumping control signal PMP1 at the other end, and a drain-source between the nodes N1 and N2 having the transfer control signal TNS2 as a gate input. An NMOS transistor NM2 having a path, a capacitor C2 having one end connected to the node N2 and receiving the pumping control signal PMP2 to the other end, and a transfer control signal TNS3 applied to the gate input to receive a voltage applied to the node N2. And an NMOS transistor NM3 for delivering at a high voltage VPP.

차지 펌핑부(20)의 동작을 간략히 살펴보면, 먼저, 전달 제어신호 TNS1의 활성화로 NMOS트랜지스터(NM1)가 턴온되어 노드 N1을 외부전원(VDD) 레벨로 프리차지 시킨다. 이어, 펌핑 제어신호 PMP1가 외부전원(VDD)의 레벨로 상승하면, 이를 일측단으로 인가받는 커패시터(C1)에 의해 노드 N1의 레벨이 2VDD로 상승하게 된다.Referring to the operation of the charge pumping unit 20 briefly, first, the NMOS transistor NM1 is turned on by activating the transfer control signal TNS1 to precharge the node N1 to the external power supply VDD level. Subsequently, when the pumping control signal PMP1 rises to the level of the external power supply VDD, the level of the node N1 rises to 2VDD by the capacitor C1 applied to one end.

이어, 전달 제어신호 TNS2의 활성화로 NMOS트랜지스터(NM2)가 턴온되어 노드 N1에 걸린 전압을 노드 N2로 전달하며, 펌핑 제어신호 PMP2가 외부전원(VDD) 레벨로 상승하므로 노드 N2에 걸린전압이 3VDD로 상승하게 된다.Subsequently, the NMOS transistor NM2 is turned on by activating the transfer control signal TNS2 to transfer the voltage applied to the node N1 to the node N2. Since the pumping control signal PMP2 rises to the external power supply (VDD) level, the voltage applied to the node N2 becomes 3VDD. Will rise.

끝으로, 전달 제어신호 TNS3의 활성화로 턴온된 NMOS트랜지스터(NM3)가 노드 N2에 걸린전압을 고전압(VPP)으로 전달한다.Finally, the NMOS transistor NM3 turned on by activation of the transfer control signal TNS3 transfers the voltage applied to the node N2 to the high voltage VPP.

한편, 전술한 과정에서 커패시터에 의해 차지 펌핑된 노드의 전압을 손실없이 전달하기 위해서는 NMOS트랜지스터의 게이트단에 인가되는 전압이 노드의 전압보다 높아야 한다. 즉, 노드 N1에 걸린 2VDD의 레벨을 손실없이 전달하기 위해서는 NMOS트랜지스터(NM2)의 게이트단에 3VDD 레벨의 전달 제어신호 TNS2가 인가되어야 하며, 노드 N2에 걸린 3VDD의 레벨을 전달하기 위해서는 4VDD 레벨의 전달 제어신호 TNS3가 인가되어야 한다. 이와같은, 전달 제어신호를 생성하는 과정을 제어신호 생성부의 내부 회로도와 함께 다음에서 살펴보도록 한다.Meanwhile, in order to transfer the voltage of the node charge-pumped by the capacitor without loss in the above process, the voltage applied to the gate terminal of the NMOS transistor should be higher than the voltage of the node. That is, in order to transfer the level of 2VDD applied to the node N1 without loss, the transfer control signal TNS2 of 3VDD level must be applied to the gate terminal of the NMOS transistor NM2, and to transfer the level of 3VDD applied to the node N2, the 4VDD level The transmission control signal TNS3 should be applied. The process of generating the transfer control signal will be described below with an internal circuit diagram of the control signal generator.

참고적으로, 펌핑 제어신호 PMP1 및 PMP2는 전원전압 VSS에서 외부전원(VDD)의 레벨로 스윙하는 신호이다.For reference, the pumping control signals PMP1 and PMP2 are signals that swing from the power supply voltage VSS to the level of the external power supply VDD.

도 3은 전달 제어신호 TNS2를 생성하기 위한 제어신호 생성부(10)의 내부 회로도이다. 제어신호 생성부는 입력신호(A1, A2, P1, P2)를 인가받아 전달 제어신호 TNS1, 또는 TNS2를 각각 생성하기 위한 별도의 블록으로 구현되는데, 이는 동일한 회로적 구현을 가지므로 전달 제어신호 TNS2를 생성하는 제어신호 생성부를 구체적 예로서 살펴보도록 한다.3 is an internal circuit diagram of the control signal generator 10 for generating the transfer control signal TNS2. The control signal generator is implemented as a separate block for generating the transfer control signal TNS1 or TNS2 by receiving the input signals A1, A2, P1, and P2, which have the same circuit implementation and thus transfer the transfer control signal TNS2. The control signal generator to generate will be described as a specific example.

도 3을 참조하면, 제어신호 생성부(10)는 입력신호 A1를 게이트 입력으로 가지며 외부전원의 공급단과 노드 N3 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM4)와, 입력신호 P1를 반전시키기 위한 인버터(I1)와, 인버터(I1)의 출력단에 일측단이 접속되고 타측단이 노드 N3에 접속된 커패시터(C3)와, 외부전원(VDD)를 게이트단으로 인가받으며 노드 N3와 N4 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM1)와, 입력신호 P2를 반전시키기 위한 인버터(I2)와, 인버터(I2)의 출력신호를 게이트 입력으로 가지며 노드 N4와 전원전압 VSS의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM5)와, 노드 N4와 노드 N5 사이에 위치하는 커패시터(C4)와, 입력신호 A2를 게이트 입력으로 가지며 외부전원(VDD)의 공급단과 노드 N5 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM6)를 구비하여, 노드 N5에 걸린 전압을 전달 제어신호 TNS2로 출력한다.Referring to FIG. 3, the control signal generation unit 10 inverts the input signal P1 and the NMOS transistor NM4 having an input signal A1 as a gate input and having a drain-source path between the supply terminal of the external power source and the node N3. Inverter I1 and a capacitor C3 having one end connected to the output terminal of the inverter I1 and the other end connected to the node N3, and an external power source VDD applied to the gate terminal, and between the nodes N3 and N4. A PMOS transistor PM1 having a source-drain path, an inverter I2 for inverting the input signal P2, an output signal of the inverter I2 as a gate input, and a drain between a node N4 and a supply terminal of the power supply voltage VSS. NMOS transistor NM5 having a source path, a capacitor C4 located between node N4 and node N5, an input signal A2 as a gate input, and a drain-source between a supply terminal of an external power supply VDD and node N5. NMOS transistor with path Emitter NM6, the voltage applied to node N5 is output as transfer control signal TNS2.

3VDD 레벨의 전달 제어신호 TNS2가 생성되는 과정을 살펴보면, 먼저, 입력신호 A1 및 A2의 활성화로 NMOS트랜지스터 NM4 및 NM6가 노드 N3, N5를 각각 외부전원(VDD)의 레벨로 프리차지시킨다.Referring to the process of generating the transmission control signal TNS2 of 3VDD level, first, the NMOS transistors NM4 and NM6 precharge the nodes N3 and N5 to the level of the external power supply VDD by activating the input signals A1 and A2.

이어, 입력신호 P1이 외부전원(VDD)의 레벨로 상승하므로, 이를 일측단으로 인가받는 커패시터(C3)에 전하가 차징되어 노드 N3의 레벨이 2VDD로 상승하게 된다.Subsequently, since the input signal P1 rises to the level of the external power supply VDD, the charge is charged to the capacitor C3 applied to one end thereof, so that the level of the node N3 rises to 2VDD.

따라서, 노드 N3의 레벨 상승으로 PMOS트랜지스터(PM1)가 턴온되어 노드 N4가 2VDD의 레벨로 상승하므로, 이를 일측단으로 인가받는 커패시터에 의해 노드 N5가 3VDD의 레벨로 상승된다.Therefore, since the PMOS transistor PM1 is turned on due to the level increase of the node N3, the node N4 rises to the level of 2VDD, and the node N5 is raised to the level of 3VDD by a capacitor applied to one end.

즉, 노드 N5에 걸린 전압이 출력되는 전달 제어신호 TNS2가 3VDD의 레벨을 갖게 된다.That is, the transfer control signal TNS2 outputting the voltage applied to the node N5 has a level of 3VDD.

참고적으로, 전술한와 같은 동일한 회로적 구현을 갖는 제어신호 생성부 내 노드 N5를 2VDD의 레벨로 초기에 프리차지시키면, 4VDD의 레벨을 갖는 전달 제어신호 TNS2를 생성할 수 있다.For reference, if the node N5 in the control signal generation unit having the same circuit implementation as described above is initially precharged to a level of 2VDD, the transfer control signal TNS2 having a level of 4VDD may be generated.

한편, 제어신호 생성부 내 PMOS트랜지스터가 턴온되는 경우에 게이트-소스전압은 VDD - 2VDD로 - VDD의 레벨을 갖는다. 이때, │VDD│의 레벨이 PMOS트랜지스터의 문턱전압을 이상을 가져야 PMOS트랜지스터가 턴온되게 된다.On the other hand, when the PMOS transistor in the control signal generator is turned on, the gate-source voltage has a level of VDD-2VDD and -VDD. At this time, the PMOS transistor is turned on only when the level of VDD exceeds the threshold voltage of the PMOS transistor.

따라서, 파워소모가 많아 외부전원의 레벨이 낮아지는 경우에는 PMOS트랜지스터가 턴온되지 않아 제어신호가 생성되지 못해, 고전압이 안정적으로 공급되지 못하는 문제점이 발생한다.Therefore, when the power consumption is high and the level of the external power source is lowered, the PMOS transistor is not turned on, so that a control signal is not generated and a high voltage cannot be stably supplied.

또한, 이와같은 문제점은 현재와 같이 외부전원이 레벨이 낮아지는 추세에 더욱 심화되어 나타난다.In addition, such a problem is further exacerbated by a trend in which the external power level is lowered as of now.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 외부전원의 레벨이 관계없이 안정적으로 고전압을 공급하기 위한 기준전압의 레벨을 테스트할 수 있는 내부전원 생성장치를 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and provides an internal power generation apparatus capable of testing a level of a reference voltage for stably supplying a high voltage regardless of the level of an external power source. There is this.

상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따른 내부전원 생성장치는 테스트모드에서 테스트-게이트전압의 레벨을 조절하여 출력하기 위한 테스트모드 게이트전압 생성수단; 외부전원을 펌핑하여 상기 외부전원 보다 높은 레벨의 고전압을 공급하기 위한 차지 펌핑수단; 및 복수의 입력신호 및 상기 테스트-게이트전압을 인가받아 상기 차지 펌핑수단의 구동을 제어하기 위한 복수의 제어신호를 생성하기 위한 제어신호 생성수단을 구비한다.According to an aspect of the present invention, there is provided an internal power generation apparatus including: test mode gate voltage generation means for controlling and outputting a level of a test-gate voltage in a test mode; Charge pumping means for supplying a high voltage of a higher level than the external power by pumping an external power; And control signal generating means for generating a plurality of control signals for controlling the driving of the charge pumping means by receiving a plurality of input signals and the test-gate voltage.

바람직하게 상기 테스트모드 게이트전압 생성수단은, 바이어스신호 및 기준전압을 인가받아 복수의 테스트-기준전압을 생성하기 위한 기준전압 생성부와, 상기 테스트모드에서 인가되는 테스트신호를 디코딩하여 선택신호를 출력하기 위한 디코딩부와, 상기 선택신호에 응답하여 상기 복수의 테스트-기준전압 중 하나를 선 택하여 상기 테스트-게이트전압으로 출력하기 위한 선택부를 구비한다.Preferably, the test mode gate voltage generating means includes a reference voltage generator for generating a plurality of test-reference voltages by receiving a bias signal and a reference voltage, and decoding a test signal applied in the test mode to output a selection signal. And a selection unit for selecting one of the plurality of test-reference voltages and outputting the test-gate voltage in response to the selection signal.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 4는 본 발명의 일 실시 예에 따른 내부전원 생성장치의 블록 구성도이다.4 is a block diagram of an internal power generator according to an embodiment of the present invention.

도 4를 참조하면, 본 발명의 일 실시 예에 따른 내부전원 생성장치는 테스트신호(TM<0:1>)에 따라 테스트-게이트전압(GIN)의 레벨을 조절하여 출력하기 위한 테스트모드 게이트전압 생성부(100)와, 외부전원(VDD)을 펌핑하여 외부전원(VDD) 보다 높은 레벨의 고전압(VPP)을 공급하기 위한 차지 펌핑부(300)와, 복수의 입력신호(B1, B2, PB1, PB2) 및 테스트-게이트전압(GIN)을 인가받아 차지 펌핑부(300)의 구동을 제어하기 위한 복수의 제어신호(TNS, PMP)를 생성하기 위한 제어신호 생성부(200)를 구비한다.Referring to FIG. 4, the internal power generator according to an embodiment of the present invention adjusts the level of the test-gate voltage GIN according to the test signal TM <0: 1> and outputs the test mode gate voltage. The generation unit 100, a charge pumping unit 300 for supplying a high voltage VPP having a level higher than the external power supply VDD by pumping the external power supply VDD, and a plurality of input signals B1, B2, and PB1. And a control signal generator 200 for generating a plurality of control signals TNS and PMP for controlling the driving of the charge pumping unit 300 by receiving the PB2 and the test-gate voltage GIN.

그리고 테스트모드 게이트전압 생성부(100)는 바이어스신호(VBIAS) 및 기준전압(VREF)을 인가받아 복수의 테스트-기준전압(TM_ADD)을 생성하기 위한 기준전압 생성부(120)와, 테스트신호(TM<0:1>)를 디코딩하여 선택신호(SEL<0:3>)를 출력하기 위한 디코딩부(140)와, 선택신호(SEL<0:3>)에 응답하여 복수의 테스트-기준전압(TM_ADD) 중 하나를 선택하여 테스트-게이트전압(GIN)으로 출력하기 위한 선택부(160)를 구비한다.The test mode gate voltage generator 100 receives a bias signal VBIAS and a reference voltage VREF to generate a plurality of test-reference voltages TM_ADD, and a test signal ( A decoding unit 140 for decoding the TM <0: 1> and outputting the selection signals SEL <0: 3> and a plurality of test-reference voltages in response to the selection signals SEL <0: 3>. A selector 160 is provided to select one of the TM_ADDs and to output the test-gate voltage GIN.

이와같이, 본 발명에 따른 내부전원 생성장치는 테스트모드에서 다양한 레벨 의 복수 테스트-기준전압을 생성하고, 이를 테스트신호(TM<0:1>)를 통해 선택적으로 테스트-게이트전압(GIN)으로 인가한다. 따라서, 본 발명에 따른 내부전원 생성장치는 테스트모드를 통해 차지 펌핑된 고전압을 레벨 손실없이 출력시키기 위해 제어신호 생성부(200)에 인가되어야 구동전압의 레벨을 알 수 있다.As such, the internal power generator according to the present invention generates a plurality of test-reference voltages of various levels in the test mode, and selectively applies the test-gate voltage GIN through the test signal TM <0: 1>. do. Therefore, the internal power generator according to the present invention may be applied to the control signal generator 200 in order to output the charge-pumped high voltage without losing the level through the test mode to determine the level of the driving voltage.

도 5는 도 4의 제1 전압 생성부의 내부 회로도이다. 참고적으로, 기준전압 생성부는 테스트-기준전압을 각각 생성하기 위한 별도의 전압 생성부를 구비하는데 동일한 회로적 구현을 가지므로, 제1 전압 생성부를 예로서 살펴보도록 한다.FIG. 5 is an internal circuit diagram of the first voltage generator of FIG. 4. For reference, the reference voltage generator includes a separate voltage generator for generating each of the test-reference voltages. Since the reference voltage generator has the same circuit implementation, the first voltage generator will be described as an example.

도 5를 참조하면, 제1 전압 생성부는 바이어스신호(VBIAS)에 응답하여 기준전압(VREF)에 대한 피드백전압(VFD)의 레벨을 감지하기 위한 레벨 감지부(122)와, 레벨 감지부(122)의 출력신호에 응답하여 제1 테스트-기준전압(TM_VDD1)을 공급하기 위한 드라이버(PM2)와, 제1 테스트-기준전압(TM_VDD1)을 전압 분배하여 피드백전압(VFD)으로 출력하기 위한 피드백부(124)를 구비한다.Referring to FIG. 5, the first voltage generator includes a level detector 122 and a level detector 122 for detecting a level of the feedback voltage VFD with respect to the reference voltage VREF in response to the bias signal VBIAS. A driver PM2 for supplying the first test-reference voltage TM_VDD1 and a feedback unit for outputting the first test-reference voltage TM_VDD1 as a feedback voltage VFD in response to an output signal of 124 is provided.

그리고 피드백부(124)는 직렬 연결된 복수의 저항을 구비하여, 제1 테스트-기준전압(TM_VDD1)을 전압 디바이딩하여 피드백전압(VFD)을 생성한다.The feedback unit 124 includes a plurality of resistors connected in series and voltage divides the first test-reference voltage TM_VDD1 to generate a feedback voltage VFD.

따라서, 제1 테스트-기준전압(TM_VDD1)과 다른 레벨을 갖는 제2 내지 제4 테스트-기준전압(TM_VDD2, …, TM_VDD4)은 각각의 제2 내지 제4 전압 생성부의 피드백부 내 저항비율을 조절하여 생성된다.Accordingly, the second to fourth test-reference voltages TM_VDD2,..., TM_VDD4 having different levels from the first test-reference voltage TM_VDD1 adjust the resistance ratio in the feedback unit of each of the second to fourth voltage generators. Is generated.

여기서, 생성되는 제1 내지 제4 테스트-기준전압(TM_VDD1, …, TM_VDD4)은 서로 다른 전압레벨을 갖는데, 그중 하나의 전압은 외부전원(VDD)의 레벨을 가지며 이외에는 외부전원(VDD)보다 낮은 레벨을 갖는다.Here, the generated first to fourth test-reference voltages TM_VDD1,..., TM_VDD4 have different voltage levels, one of which has a level of the external power source VDD and is lower than the external power source VDD. Have a level.

한편 동작을 간략히 살펴보면, 레벨 감지부(122)는 피드백전압(VFD)의 레벨이 기준전압(VREF) 보다 하강하는 경우 출력신호를 논리레벨 'L'로 활성화시켜, 턴온된 드라이버(PM2)가 제1 테스트-기준전압(TM_VDD1)을 공급하도록 한다. 이와같이 드라이버(PM2)의 구동은 피드백전압(VFD)의 레벨이 기준전압(VREF) 이상으로 상승될 때까지 지속된다.On the other hand, if the operation briefly, the level detector 122 activates the output signal to the logic level 'L' when the level of the feedback voltage (VFD) is lower than the reference voltage (VREF), so that the turned-on driver (PM2) 1 Supply the test-reference voltage (TM_VDD1). As such, the driving of the driver PM2 is continued until the level of the feedback voltage VFD rises above the reference voltage VREF.

도 6은 외부전원(VDD)의 레벨에 따른 기준전압(VREF)의 레벨을 도시한 도면으로, 초기에 기준전압(VREF)은 외부전원(VDD)의 레벨 상승과 함께 상승하되, 일정 이상 상승하지 않는다. 더 이상 상승하지 않는 기준전압(VDD)의 레벨은 MOS트랜지스터의 문턱전압(Vt) 레벨과 같다.6 is a diagram illustrating the level of the reference voltage VREF according to the level of the external power supply VDD. The reference voltage VREF initially increases with the level of the external power supply VDD, but does not increase more than a predetermined level. Do not. The level of the reference voltage VDD that no longer rises is equal to the threshold voltage Vt level of the MOS transistor.

도 7은 도 4의 디코딩부(140)의 내부 회로도로서, 디코딩부(140)는 2비트의 테스트신호(TM<0:1>)를 디코딩하여 4비트의 선택신호(SEL<0:3>)를 생성한다. 이는 일반적인 디코딩부이므로, 이에 대한 구체적 설명은 생략하도록 한다.FIG. 7 is an internal circuit diagram of the decoding unit 140 of FIG. 4, and the decoding unit 140 decodes the 2-bit test signal TM <0: 1> to select the 4-bit selection signal SEL <0: 3>. ) Since this is a general decoding unit, a detailed description thereof will be omitted.

도 8은 도 4의 선택부(160)의 내부 회로도이다.8 is an internal circuit diagram of the selector 160 of FIG. 4.

도 8을 참조하면, 선택부(160)는 제1 선택신호(SEL<0>)에 응답하여 제1 테스트-기준전압(TM_VDD1)을 전달하기 위한 제1 트랜스퍼 게이트(TG1)와, 제2 선택신호(SEL<1>)에 응답하여 제2 테스트-기준전압(TM_VDD2)을 전달하기 위한 제2 트랜스퍼 게이트(TG2)와, 제3 선택신호(SEL<2>)에 응답하여 제3 테스트-기준전압(TM_VDD3)을 전달하기 위한 제3 트랜스퍼 게이트(TG3)와, 제4 선택신호(SEL<3>)에 응답하여 제4 테스트-기준전압(TM_VDD4)을 전달하기 위한 제4 트랜스퍼 게이트(TG4)를 구비한다.Referring to FIG. 8, the selector 160 may include a first transfer gate TG1 and a second select to transfer the first test-reference voltage TM_VDD1 in response to the first select signal SEL <0>. A second transfer gate TG2 for transmitting the second test-reference voltage TM_VDD2 in response to the signal SEL <1>, and a third test-reference in response to the third selection signal SEL <2>. The third transfer gate TG3 for transmitting the voltage TM_VDD3 and the fourth transfer gate TG4 for delivering the fourth test-reference voltage TM_VDD4 in response to the fourth selection signal SEL <3>. It is provided.

도 9은 도 4의 제어신호 생성부(200)의 내부 회로도로서, 종래(도 3 참조)에 는 PMOS트랜지스터(PM1)의 게이트 입력으로 외부전원(VDD)을 인가한 반면, 본 발명에서는 외부전원(VDD)의 레벨에 따라 조절된 전압레벨을 갖는 게이트-입력신호(GIN)를 PMOS트랜지스터(PM1)의 게이트 입력으로 인가한다.FIG. 9 is an internal circuit diagram of the control signal generator 200 of FIG. 4. In the related art (see FIG. 3), the external power source VDD is applied to the gate input of the PMOS transistor PM1. A gate-input signal GIN having a voltage level adjusted according to the level of VDD is applied to the gate input of the PMOS transistor PM1.

참고적으로, 종래와 동일한 회로적 구현을 가지므로, 동일 도면 부호를 부여하고 이에 대한 구체적 언급은 생략하도록 한다.For reference, since it has the same circuit implementation as the prior art, the same reference numerals will be given, and detailed description thereof will be omitted.

도 4 내지 도 9를 참조하여, 본 발명에 따른 내부전원 생성장치가 갖는 테스트모드 동작을 살펴보도록 한다.4 to 9, the test mode operation of the internal power generator according to the present invention will be described.

먼저, 기준전압 생성부(120)는 바이어스신호(VBIAS)의 활성화에 응답하여 다양한 레벨의 제1 내지 제4 테스트-기준전압(TM_VDD1, TM_VDD2, TM_VDD3, TM_VDD4)을 생성한다.First, the reference voltage generator 120 generates first to fourth test-reference voltages TM_VDD1, TM_VDD2, TM_VDD3, and TM_VDD4 having various levels in response to the activation of the bias signal VBIAS.

이어, 디코딩부(140)는 테스트모드에서 인가되는 테스트신호(TM<0:1>)를 디코딩하여 선택신호(SEL<0:3>)로 출력하며, 선택부(160)는 선택신호(SEL<0:3>)에 응답하여 제1 내지 제4 테스트-기준전압(TM_VDD1, TM_VDD2, TM_VDD3, TM_VDD4) 중 하나를 테스트-기준전압(GIN)으로 출력한다.Subsequently, the decoder 140 decodes the test signal TM <0: 1> applied in the test mode and outputs the selected signal SEL <0: 3>, and the selector 160 selects the signal SEL. In response to <0: 3>, one of the first to fourth test-reference voltages TM_VDD1, TM_VDD2, TM_VDD3, and TM_VDD4 is output as the test-reference voltage GIN.

이어, 제어신호 생성부(200)가 복수의 입력신호(B1, B2, PB1, PB2) 및 테스트-게이트전압(GIN)을 인가받아 복수의 제어신호(TNS, PMP)를 생성하므로, 차지 펌핑부(300)가 복수의 제어신호(TNS, PMP)에 구동을 제어받아 고전압(VPP)을 공급한다.Subsequently, the charge signal generator 200 generates a plurality of control signals TNS and PMP by receiving the plurality of input signals B1, B2, PB1 and PB2 and the test-gate voltage GIN. The 300 is controlled to drive the plurality of control signals TNS and PMP to supply the high voltage VPP.

특히, 전달신호 TNS를 생성하기 위한 제어신호 생성부(200)내 PMOS트랜지스터(PM1)는 테스트모드에서 다양한 레벨의 테스트-기준전압(TM_VDD1, TM_VDD2, TM_VDD3, TM_VDD4)을 인가받아 전달신호 TNS을 생성하게 된다.In particular, the PMOS transistor PM1 in the control signal generator 200 for generating the transmission signal TNS receives the test-reference voltages of various levels TM_VDD1, TM_VDD2, TM_VDD3, TM_VDD4 in the test mode to generate the transmission signal TNS. Done.

이와같이, 테스트모드에서 다양한 레벨의 테스트-기준전압을 인가하므로서, 원하는 전압레벨을 갖는 전달신호를 생성하기 위해 필요한 PMOS트랜지스터의 게이트전압의 레벨을 알 수 있다.As such, by applying various levels of test-reference voltages in the test mode, the gate voltage level of the PMOS transistors necessary for generating a transmission signal having a desired voltage level can be known.

그러므로, 본 발명에 따른 내부전원 생성장치는 테스트모드를 통해 전달신호를 생성하기 위해 필요한 PMOS트랜지스터의 게이트전압을 알 수 있어, 외부전원의 레벨이 하강하여도 안정적으로 고전압을 공급할 수 있다.Therefore, the internal power generator according to the present invention can know the gate voltage of the PMOS transistors necessary to generate the transfer signal through the test mode, it is possible to supply a high voltage stably even if the level of the external power supply is lowered.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

전술한 본 발명은 테스트모드를 통해 MOS트랜지스터를 턴온시키기 위해 필요한 게이트전압의 레벨을 알 수 있어, 외부전원의 레벨이 하강하여도 안정적으로 고전압을 공급할 수 있다.The present invention described above can know the level of the gate voltage required to turn on the MOS transistor through the test mode, it is possible to supply a high voltage stably even if the level of the external power supply.

Claims (5)

테스트모드에서 테스트-게이트전압의 레벨을 조절하여 출력하기 위한 테스트모드 게이트전압 생성수단;Test mode gate voltage generation means for adjusting and outputting the level of the test-gate voltage in the test mode; 외부전원을 펌핑하여 상기 외부전원 보다 높은 레벨의 고전압을 공급하기 위한 차지 펌핑수단; 및Charge pumping means for supplying a high voltage of a higher level than the external power by pumping an external power; And 복수의 입력신호 및 상기 테스트-게이트전압을 인가받아 상기 차지 펌핑수단의 구동을 제어하기 위한 복수의 제어신호를 생성하기 위한 제어신호 생성수단Control signal generating means for generating a plurality of control signals for controlling the driving of the charge pumping means by receiving a plurality of input signals and the test-gate voltage 을 구비하는 내부전원 생성장치.Internal power generating device having a. 제1항에 있어서,The method of claim 1, 상기 테스트모드 게이트전압 생성수단은,The test mode gate voltage generating means, 바이어스신호 및 기준전압을 인가받아 복수의 테스트-기준전압을 생성하기 위한 기준전압 생성부와,A reference voltage generator for generating a plurality of test-reference voltages by receiving a bias signal and a reference voltage; 상기 테스트모드에서 인가되는 테스트신호를 디코딩하여 선택신호를 출력하기 위한 디코딩부와,A decoding unit for decoding a test signal applied in the test mode and outputting a selection signal; 상기 선택신호에 응답하여 상기 복수의 테스트-기준전압 중 하나를 선택하여 상기 테스트-게이트전압으로 출력하기 위한 선택부A selector for selecting one of the plurality of test-reference voltages and outputting the test-gate voltage in response to the selection signal 를 구비하는 것을 특징으로 하는 내부전원 생성장치.Internal power generation device characterized in that it comprises a. 제2항에 있어서,The method of claim 2, 상기 기준전압 생성부는 상기 바이어스신호에 응답하여 상기 기준전압에 대한 피드백전압의 레벨을 감지하기 위한 레벨 감지부와,The reference voltage generator may include a level detector for detecting a level of a feedback voltage with respect to the reference voltage in response to the bias signal; 상기 레벨 감지부의 출력신호에 응답하여 제1 테스트-기준전압을 공급하기 위한 드라이버와,A driver for supplying a first test-reference voltage in response to an output signal of the level detector; 상기 제1 테스트-기준전압을 전압 분배하여 상기 피드백전압으로 출력하기 위한 피드백부A feedback unit for voltage-dividing the first test-reference voltage to output the feedback voltage 를 구비하는 것을 특징으로 하는 내부전원 생성장치.Internal power generation device characterized in that it comprises a. 제3항에 있어서,The method of claim 3, 상기 피드백부는 직렬 연결된 복수의 저항을 포함하는 것을 특징으로 하는 내부전원 생성장치.And the feedback unit includes a plurality of resistors connected in series. 제4항에 있어서,The method of claim 4, wherein 상기 기준전압 생성부는 복수의 테스트-기준전압 별로 구비되되, 각 기준전압 생성부의 피드백부 내 저항비율은 서로 다른 것을 특징으로 하는 내부전원 생성 장치.The reference voltage generator is provided for each of the plurality of test-reference voltage, the internal power generation device, characterized in that the resistance ratio in the feedback unit of each reference voltage generator is different.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050122085A (en) * 2004-06-23 2005-12-28 주식회사 하이닉스반도체 Internal voltage generator

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050122085A (en) * 2004-06-23 2005-12-28 주식회사 하이닉스반도체 Internal voltage generator

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200045588A (en) 2018-10-22 2020-05-06 삼성전자주식회사 Dynamic power control system for memory device and memory device applying thereof
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