KR100716662B1 - Internal voltage generator - Google Patents

Internal voltage generator Download PDF

Info

Publication number
KR100716662B1
KR100716662B1 KR1020050027356A KR20050027356A KR100716662B1 KR 100716662 B1 KR100716662 B1 KR 100716662B1 KR 1020050027356 A KR1020050027356 A KR 1020050027356A KR 20050027356 A KR20050027356 A KR 20050027356A KR 100716662 B1 KR100716662 B1 KR 100716662B1
Authority
KR
South Korea
Prior art keywords
level
voltage
external power
signal
gate
Prior art date
Application number
KR1020050027356A
Other languages
Korean (ko)
Other versions
KR20060104871A (en
Inventor
권태휘
김경환
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050027356A priority Critical patent/KR100716662B1/en
Publication of KR20060104871A publication Critical patent/KR20060104871A/en
Application granted granted Critical
Publication of KR100716662B1 publication Critical patent/KR100716662B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Dram (AREA)

Abstract

본 발명은 외부전원의 레벨에 관계없이 안정적으로 고전압을 공급할 수 있는 내부전원 생성장치를 제공하기 위한 것으로, 이를 위한 본 발명으로 외부전원의 레벨에 따라 게이트-입력신호의 레벨을 조절하여 출력하기 위한 입력신호 레벨 조절수단; 상기 외부전원을 펌핑하여 상기 외부전원 보다 높은 레벨의 고전압을 공급하기 위한 차지 펌핑수단; 및 복수의 입력신호 및 상기 게이트-입력신호를 인가받아 상기 차지 펌핑수단을 구동을 제어하기 위한 복수의 전달 제어신호 및 펌핑 제어신호를 생성하는 제어신호 생성수단을 구비하는 내부전원 생성장치를 제공한다.The present invention is to provide an internal power generator capable of stably supplying a high voltage irrespective of the level of the external power source, the present invention for controlling the level of the gate-input signal according to the level of the external power source for outputting Input signal level adjusting means; Charge pumping means for pumping the external power to supply a high voltage having a higher level than the external power; And a control signal generating means for receiving a plurality of input signals and the gate-input signal and generating a plurality of transfer control signals and a pumping control signal for controlling the driving of the charge pumping means. .

내부전원, 선택, 레벨 감지, 문턱전압, 고전압 Internal Power, Selection, Level Detection, Threshold Voltage, High Voltage

Description

내부전원 생성장치{INTERNAL VOLTAGE GENERATOR}Internal Power Generator {INTERNAL VOLTAGE GENERATOR}

도 1은 종래기술에 따른 내부전원 생성장치의 블록 구성도.1 is a block diagram of an internal power generator according to the prior art.

도 2는 도 1의 차지 펌핑부의 내부 회로도.FIG. 2 is an internal circuit diagram of the charge pumping unit of FIG. 1. FIG.

도 3은 제어신호 생성부의 내부 회로도.3 is an internal circuit diagram of a control signal generator.

도 4는 본 발명의 일 실시 예에 따른 내부전원 생성장치의 블록 구성도.4 is a block diagram of an internal power generator according to an embodiment of the present invention.

도 5는 도 4의 선택신호 생성부의 내부 회로도.5 is an internal circuit diagram of a selection signal generator of FIG. 4.

도 6은 외부전원의 레벨에 대한 기준전압의 레벨을 도시한 도면.6 is a diagram showing the level of the reference voltage with respect to the level of the external power source.

도 7은 도 4의 저전압 생성부의 내부 회로도.FIG. 7 is an internal circuit diagram of the low voltage generator of FIG. 4. FIG.

도 8은 선택부의 내부 회로도.8 is an internal circuit diagram of a selection unit.

도 9는 제어신호 생성부의 내부 회로도.9 is an internal circuit diagram of a control signal generator.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

100 : 입력신호 레벨 조절부100: input signal level control unit

120 : 선택신호 생성부120: selection signal generator

140 : 저전압 생성부140: low voltage generator

160 : 선택부160: selection unit

본 발명은 반도체 설계 기술에 관한 것으로, 특히 외부전원의 레벨에 관계없이 안정적으로 전원을 공급할 수 있는 내부전원 생성장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor design technology, and more particularly, to an internal power generation device capable of stably supplying power regardless of the level of an external power source.

반도체 메모리 소자에서 내부전원으로 사용하는 내부전원 생성장치(Internal Voltage generator)는 외부 전원전압(External voltage, VDD)을 공급받아 다양한 레벨의 내부 전원전압(Internal voltage)을 만드는 회로이다.An internal voltage generator used as an internal power source in a semiconductor memory device is a circuit for generating various levels of internal voltage by receiving an external power supply voltage (VDD).

특히, 메모리 반도체의 최근 추세가 저전압, 저소비 전력화되어 감에 따라 디램 제품에서 내부전원 생성장치를 채용하고 있다.In particular, as recent trends of memory semiconductors have become low voltage and low power consumption, DRAM devices have been using internal power generators.

한편, 이와같이 소자의 내부에서 사용되는 전압을 자체적으로 생성하므로, 주변온도, 공정, 또는 압력 등의 변동에 관계없이 안정적인 내부전압을 생성하는 것에 많은 노력이 있어왔다.Meanwhile, since the voltage used inside the device is generated by itself, many efforts have been made to generate a stable internal voltage regardless of changes in ambient temperature, process, or pressure.

도 1은 종래기술에 따른 내부전원 생성장치의 블록 구성도이다.1 is a block diagram of an internal power generator according to the prior art.

도 1을 참조하면, 종래기술에 따른 내부전원 생성장치는 외부전원(VDD)을 차지 펌핑하여 외부전원(VDD) 보다 높은 레벨의 고전압(VPP)을 공급하기 위한 차지 펌핑부(20)와, 입력신호(A1, A2, P1, P2)를 인가받아 차지 펌핑부(20)의 구동을 제어하기 위한 제어신호(TNS, PMP)를 생성하기 위한 제어신호 생성부(10)를 구비한 다.Referring to FIG. 1, an internal power generator according to the related art charge-pumps an external power source VDD to charge a pumping unit 20 for supplying a high voltage VPP having a higher level than the external power source VDD, and an input. The control signal generator 10 is provided to generate the control signals TNS and PMP for controlling the driving of the charge pumping unit 20 by receiving the signals A1, A2, P1, and P2.

도 2는 도 1의 차지 펌핑부(20)의 내부 회로도로서, 차지 펌핑부(20)는 전달 제어신호 TNS1를 게이트 입력으로 가지며 외부전원(VDD)의 공급단과 노드 N1 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM1)와, 일측단이 노드 N1에 접속되고 타측단으로 펌핑 제어신호 PMP1을 인가받는 커패시터(C1)와, 전달 제어신호 TNS2를 게이트 입력으로 가지며 노드 N1과 N2 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM2)와, 일측단이 노드 N2에 접속되고 타측단으로 펌핑 제어신호 PMP2를 인가받는 커패시터(C2)와, 전달 제어신호 TNS3를 게이트 입력으로 인가받아 노드 N2에 걸린 전압을 고전압(VPP)으로 전달하기 위한 NMOS트랜지스터(NM3)를 구비한다.FIG. 2 is an internal circuit diagram of the charge pumping unit 20 of FIG. 1, wherein the charge pumping unit 20 has a transfer control signal TNS1 as a gate input and provides a drain-source path between a supply terminal of an external power supply VDD and a node N1. NMOS transistor NM1 having one, a capacitor C1 having one end connected to the node N1 and receiving the pumping control signal PMP1 at the other end, and a drain-source between the nodes N1 and N2 having the transfer control signal TNS2 as a gate input. An NMOS transistor NM2 having a path, a capacitor C2 having one end connected to the node N2 and receiving the pumping control signal PMP2 to the other end, and a transfer control signal TNS3 applied to the gate input to receive a voltage applied to the node N2. And an NMOS transistor NM3 for delivering at a high voltage VPP.

차지 펌핑부(20)의 동작을 간략히 살펴보면, 먼저, 전달 제어신호 TNS1의 활성화로 NMOS트랜지스터(NM1)가 턴온되어 노드 N1을 외부전원(VDD) 레벨로 프리차지 시킨다. 이어, 펌핑 제어신호 PMP1가 외부전원(VDD)의 레벨로 상승하면, 이를 일측단으로 인가받는 커패시터(C1)에 의해 노드 N1의 레벨이 2VDD로 상승하게 된다.Referring to the operation of the charge pumping unit 20 briefly, first, the NMOS transistor NM1 is turned on by activating the transfer control signal TNS1 to precharge the node N1 to the external power supply VDD level. Subsequently, when the pumping control signal PMP1 rises to the level of the external power supply VDD, the level of the node N1 rises to 2VDD by the capacitor C1 applied to one end.

이어, 전달 제어신호 TNS2의 활성화로 NMOS트랜지스터(NM2)가 턴온되어 노드 N1에 걸린 전압을 노드 N2로 전달하며, 펌핑 제어신호 PMP2가 외부전원(VDD) 레벨로 상승하므로 노드 N2에 걸린전압이 3VDD로 상승하게 된다.Subsequently, the NMOS transistor NM2 is turned on by activating the transfer control signal TNS2 to transfer the voltage applied to the node N1 to the node N2. Since the pumping control signal PMP2 rises to the external power supply (VDD) level, the voltage applied to the node N2 becomes 3VDD. Will rise.

끝으로, 전달 제어신호 TNS3의 활성화로 턴온된 NMOS트랜지스터(NM3)가 노드 N2에 걸린전압을 고전압(VPP)으로 전달한다.Finally, the NMOS transistor NM3 turned on by activation of the transfer control signal TNS3 transfers the voltage applied to the node N2 to the high voltage VPP.

한편, 전술한 과정에서 커패시터에 의해 차지 펌핑된 노드의 전압을 손실없이 전달하기 위해서는 NMOS트랜지스터의 게이트단에 인가되는 전압이 노드의 전압 보다 높아야 한다. 즉, 노드 N2에 걸린 2VDD의 레벨을 손실없이 전달하기 위해서는 NMOS트랜지스터(NM2)의 게이트단에 3VDD 레벨의 전달 제어신호 TNS2가 인가되어야 하며, 노드 N3에 걸린 3VDD의 레벨을 전달하기 위해서는 4VDD 레벨의 전달 제어신호 TNS3가 인가되어야 한다. 이와같은, 전달 제어신호를 생성하는 과정을 제어신호 생성부의 내부 회로도와 함께 다음에서 살펴보도록 한다.Meanwhile, in order to transfer the voltage of the node charge-pumped by the capacitor without loss in the above-described process, the voltage applied to the gate terminal of the NMOS transistor should be higher than the voltage of the node. That is, in order to transfer the level of 2VDD applied to the node N2 without loss, the transfer control signal TNS2 of 3VDD level should be applied to the gate terminal of the NMOS transistor NM2, and to transfer the level of 3VDD applied to the node N3, the 4VDD level The transmission control signal TNS3 should be applied. The process of generating the transfer control signal will be described below with an internal circuit diagram of the control signal generator.

참고적으로, 펌핑 제어신호 PMP1 및 PMP2는 전원전압 VSS에서 외부전원(VDD)의 레벨로 스윙하는 신호이다.For reference, the pumping control signals PMP1 and PMP2 are signals that swing from the power supply voltage VSS to the level of the external power supply VDD.

도 3은 전달 제어신호 TNS2를 생성하기 위한 제어신호 생성부(10)의 내부 회로도이다. 제어신호 생성부는 입력신호(A1, A2, P1, P2)를 인가받아 전달 제어신호 TNS1, 또는 TNS2를 각각 생성하기 위한 별도의 부로 구현되는데, 이는 동일한 회로적 구현을 가지므로 전달 제어신호 TNS2를 생성하는 제어신호 생성부를 구체적 예로서 살펴보도록 한다.3 is an internal circuit diagram of the control signal generator 10 for generating the transfer control signal TNS2. The control signal generator is implemented as a separate part for generating the transfer control signal TNS1 or TNS2 by receiving the input signals A1, A2, P1, and P2, which generate the transfer control signal TNS2 because they have the same circuit implementation. The control signal generation unit will be described as a specific example.

도 3을 참조하면, 제어신호 생성부(10)는 입력신호 A1를 게이트 입력으로 가지며 외부전원의 공급단과 노드 N3 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM4)와, 입력신호 P1를 반전시키기 위한 인버터(I1)와, 인버터(I1)의 출력단에 일측단이 접속되고 타측단이 노드 N3에 접속된 커패시터(C3)와, 외부전원(VDD)를 게이트단으로 인가받으며 노드 N3와 N4 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM1)와, 입력신호 P2를 반전시키기 위한 인버터(I2)와, 인버터(I2)의 출력신호를 게이트 입력으로 가지며 노드 N4와 전원전압 VSS의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM5)와, 노드 N4와 노드 N5 사이에 위치하는 커 패시터(C4)와, 입력신호 A2를 게이트 입력으로 가지며 외부전원(VDD)의 공급단과 노드 N5 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM6)를 구비하여, 노드 N5에 걸린 전압을 전달 제어신호 TNS2로 출력한다.Referring to FIG. 3, the control signal generation unit 10 inverts the input signal P1 and the NMOS transistor NM4 having an input signal A1 as a gate input and having a drain-source path between the supply terminal of the external power source and the node N3. Inverter I1 and a capacitor C3 having one end connected to the output terminal of the inverter I1 and the other end connected to the node N3, and an external power source VDD applied to the gate terminal, and between the nodes N3 and N4. A PMOS transistor PM1 having a source-drain path, an inverter I2 for inverting the input signal P2, an output signal of the inverter I2 as a gate input, and a drain between a node N4 and a supply terminal of the power supply voltage VSS. An NMOS transistor NM5 having a source path, a capacitor C4 located between the nodes N4 and N5, and an input signal A2 as the gate input, and a drain between the supply terminal of the external power supply VDD and the node N5. NMOS transistor with source path By having an emitter (NM6), and outputs a voltage across the node N5 to the transfer control signal TNS2.

3VDD 레벨의 전달 제어신호 TNS2가 생성되는 과정을 살펴보면, 먼저, 입력신호 A1 및 A2의 활성화로 NMOS트랜지스터 NM4 및 NM6가 노드 N3, N5를 각각 외부전원(VDD)의 레벨로 프리차지시킨다.Referring to the process of generating the transmission control signal TNS2 of 3VDD level, first, the NMOS transistors NM4 and NM6 precharge the nodes N3 and N5 to the level of the external power supply VDD by activating the input signals A1 and A2.

이어, 입력신호 P1이 외부전원(VDD)의 레벨로 상승하므로, 이를 일측단으로 인가받는 커패시터(C3)에 전하가 차징되어 노드 N3의 레벨이 2VDD로 상승하게 된다.Subsequently, since the input signal P1 rises to the level of the external power supply VDD, the charge is charged to the capacitor C3 applied to one end thereof, so that the level of the node N3 rises to 2VDD.

따라서, 노드 N3의 레벨 상승으로 PMOS트랜지스터(PM1)가 턴온되어 노드 N4가 2VDD의 레벨로 상승하므로, 이를 일측단으로 인가받는 커패시터에 의해 노드 N5가 3VDD의 레벨로 상승된다.Therefore, since the PMOS transistor PM1 is turned on due to the level increase of the node N3, the node N4 rises to the level of 2VDD, and the node N5 is raised to the level of 3VDD by a capacitor applied to one end.

즉, 노드 N5에 걸린 전압이 출력되는 전달 제어신호 TNS2가 3VDD의 레벨을 갖게 된다.That is, the transfer control signal TNS2 outputting the voltage applied to the node N5 has a level of 3VDD.

참고적으로, 전술한와 같은 동일한 회로적 구현을 갖는 제어신호 생성부에 노드 N5를 2VDD의 레벨로 프리차지시키면, 4VDD의 레벨을 갖는 전달 제어신호 TNS2를 생성할 수 있다.For reference, if the node N5 is precharged to the level of 2VDD in the control signal generation unit having the same circuit implementation as described above, the transfer control signal TNS2 having the level of 4VDD can be generated.

한편, 제어신호 생성부 내 PMOS트랜지스터가 턴온되는 경우에 따른 게이트-소스전압은 VDD - 2VDD로 - VDD의 레벨을 갖는다. 이때, │VDD│의 레벨이 PMOS트랜지스터의 문턱전압을 이상을 가져야 PMOS트랜지스터가 턴온되게 된다.On the other hand, the gate-source voltage when the PMOS transistor in the control signal generator is turned on has a level of VDD-2VDD and -VDD. At this time, the PMOS transistor is turned on only when the level of VDD exceeds the threshold voltage of the PMOS transistor.

따라서, 파워소모가 많아 외부전원의 레벨이 낮아지는 경우에는 PMOS트랜지스터가 턴온되지 않아 제어신호가 생성되지 못 하므로, 고전압이 안정적으로 공급되지 못하는 문제점이 발생한다.Therefore, when the power consumption is high and the level of the external power source is lowered, since the PMOS transistor is not turned on and the control signal is not generated, there is a problem that the high voltage is not stably supplied.

또한, 이와같은 문제점은 현재와 같이 외부전원이 레벨이 낮아지는 추세에 더욱 심화되어 나타난다.In addition, such a problem is further exacerbated by a trend in which the external power level is lowered as of now.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 외부전원의 레벨에 관계없이 안정적으로 고전압을 공급할 수 있는 내부전원 생성장치를 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide an internal power generator capable of stably supplying a high voltage regardless of the level of an external power source.

상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따른 내부전원 생성장치는 외부전원의 레벨에 따라 게이트-입력신호의 레벨을 조절하여 출력하기 위한 입력신호 레벨 조절수단; 상기 외부전원을 펌핑하여 상기 외부전원 보다 높은 레벨의 고전압을 공급하기 위한 차지 펌핑수단; 및 복수의 입력신호 및 상기 게이트-입력신호를 인가받아 상기 차지 펌핑수단을 구동을 제어하기 위한 복수의 전달 제어신호 및 펌핑 제어신호를 생성하는 제어신호 생성수단을 구비한다.According to an aspect of the present invention, there is provided an apparatus for generating an internal power, comprising: an input signal level adjusting means for adjusting and outputting a level of a gate-input signal according to an external power level; Charge pumping means for pumping the external power to supply a high voltage having a higher level than the external power; And control signal generation means for receiving a plurality of input signals and the gate-input signal to generate a plurality of transfer control signals and a pumping control signal for controlling the driving of the charge pumping means.

바람직하게, 상기 입력신호 레벨 조절수단은, 바이어스신호 및 기준전압을 인가받아 상기 외부전원의 레벨에 따라 선택신호을 생성하기 위한 선택신호 생성부 와, 상기 바이어스신호 및 상기 기준전압을 인가받아 상기 외부전원 보다 소정레벨 낮은 저-전압을 생성하기 위한 저전압 생성부와, 상기 선택신호에 따라 상기 저-전압, 또는 상기 외부전원을 상기 게이트-입력신호로 출력하기 위한 선택부를 구비한다.Preferably, the input signal level adjusting means includes a selection signal generator for generating a selection signal according to a level of the external power by receiving a bias signal and a reference voltage, and receiving the bias signal and the reference voltage from the external power supply. And a low voltage generation unit for generating a low voltage lower than a predetermined level, and a selection unit for outputting the low-voltage or the external power source as the gate-input signal according to the selection signal.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 4는 본 발명의 일 실시 예에 따른 내부전원 생성장치의 블록 구성도이다.4 is a block diagram of an internal power generator according to an embodiment of the present invention.

도 4를 참조하면, 본 발명의 일 실시 예에 따른 내부전원 생성장치는 외부전원(VDD)의 레벨에 따라 게이트-입력신호(GIN)의 레벨을 조절하여 출력하기 위한 입력신호 레벨 조절부(100)와, 외부전원(VDD)을 펌핑하여 외부전원(VDD) 보다 높은 레벨의 고전압(VPP)을 공급하기 위한 차지 펌핑부(300)와, 복수의 입력신호(B1, B2, PB1, PB2) 및 게이트-입력신호(GIN)를 인가받아 차지 펌핑부(300)를 구동하기 위한 복수의 제어신호(TNS, PMP)를 생성하기 위한 제어신호 생성부(200)를 구비한다.Referring to FIG. 4, the internal power generation device according to an embodiment of the present disclosure may adjust the level of the gate-input signal GIN according to the level of the external power VDD, and output the input signal level adjusting unit 100. ), A charge pumping unit 300 for supplying a high voltage VPP having a higher level than the external power supply VDD by pumping the external power supply VDD, a plurality of input signals B1, B2, PB1, and PB2; The control signal generator 200 is configured to generate a plurality of control signals TNS and PMP for driving the charge pumping unit 300 by receiving the gate-input signal GIN.

그리고 입력신호 레벨 조절부(100)는 바이어스신호(VBIAS) 및 기준전압(VREF)을 인가받아 외부전원(VDD)의 레벨에 따라 선택신호(VDD_SW)을 생성하기 위한 선택신호 생성부(120)와, 바이어스신호(VBIAS) 및 기준전압(VREF)을 인가받아 외부전원(VDD) 보다 소정레벨(Vm) 낮은 저-전압(VDD - Vm)을 생성하기 위한 저전압 생성부(140)와, 선택신호(VDD_SW)에 따라 저-전압(VDD - Vm) 또는 외부전원(VDD)을 게이트-입력신호(GIN)로 출력하기 위한 선택부(160)를 구비한다.The input signal level adjusting unit 100 receives the bias signal VBIAS and the reference voltage VREF to generate a selection signal VDD_SW according to the level of the external power supply VDD. In response to the bias signal VBIAS and the reference voltage VREF, the low voltage generator 140 for generating a low voltage VDD-Vm lower than the external power supply VDD by a predetermined level Vm, and a selection signal ( According to VDD_SW, a selector 160 for outputting the low-voltage VDD-Vm or the external power source VDD as the gate-input signal GIN is provided.

이와같이 본 발명에 따른 내부전원 생성장치는 외부전원(VDD)의 레벨이 문턱전압(Vt) 이상을 유지하는지 여부를 감지하여, 문턱전압 보다 낮아진 경우에는 외부전원(VDD) 보다 소정레벨(Vm) 낮은 레벨을 게이트-입력신호(GIN)로 전달하기 위한 입력신호 레벨 조절부(100)를 구비하므로서, 외부전원(VDD)의 레벨이 하강하는 경우에도 안정적으로 제어신호를 생성한다.As such, the internal power generator according to the present invention senses whether the level of the external power supply VDD maintains the threshold voltage Vt or more, and when the level is lower than the threshold voltage, the predetermined level Vm is lower than the external power supply VDD. By providing the input signal level adjusting unit 100 for transferring the level to the gate-input signal GIN, the control signal is stably generated even when the level of the external power supply VDD is lowered.

도 5는 도 4의 선택신호 생성부(120)의 내부 회로도이다.5 is an internal circuit diagram of the selection signal generator 120 of FIG. 4.

도 5를 참조하면, 선택신호 생성부(120)는 외부전원(VDD)을 전압 디바이딩하여 피드백전압 VDD_FD1을 생성하기 위한 피드백부(122)와, 바이어스신호(VBIAS)에 응답하여 피드백전압 VDD_FD1과 기준전압(VREF)의 레벨 차이를 증폭하기 위한 차동 증폭기(124)와, 차동 증폭기(124)의 출력신호를 버퍼링하여 선택신호(VDD_SW)로 출력하기 위한 버퍼(126)를 구비한다.Referring to FIG. 5, the selection signal generator 120 voltage-divides the external power supply VDD to generate the feedback voltage VDD_FD1, and the feedback voltage VDD_FD1 in response to the bias signal VBIAS. A differential amplifier 124 for amplifying the level difference between the reference voltage VREF and a buffer 126 for buffering the output signal of the differential amplifier 124 and outputting the selected signal VDD_SW are provided.

선택신호 생성부(120)의 동작을 살펴보면, 선택신호 생성부(120)는 피드백전압 VDD_FD1의 레벨이 기준전압(VREF) 보다 높은 경우 선택신호(VDD_SW)를 논리레벨 'L'로 출력하며, 피드백전압 VDD_FD1의 레벨이 기준전압(VREF) 보다 낮은 경우 선택신호(VDD_SW)를 논리레벨 'H'로 출력한다.Referring to the operation of the selection signal generator 120, the selection signal generator 120 outputs the selection signal VDD_SW to a logic level 'L' when the level of the feedback voltage VDD_FD1 is higher than the reference voltage VREF. When the level of the voltage VDD_FD1 is lower than the reference voltage VREF, the selection signal VDD_SW is output at the logic level 'H'.

도 6은 외부전원(VDD)의 레벨에 따른 기준전압(VREF)의 레벨을 도시한 도면으로, 초기에 기준전압(VREF)은 외부전원(VDD)의 레벨 상승과 함께 상승하되, 일정 이상 상승하지 않는다. 더 이상 상승하지 않는 기준전압(VDD)의 레벨은 MOS트랜지 스터의 문턱전압(Vt) 레벨과 같다.6 is a diagram illustrating the level of the reference voltage VREF according to the level of the external power supply VDD. The reference voltage VREF initially increases with the level of the external power supply VDD, but does not increase more than a predetermined level. Do not. The level of the reference voltage VDD that no longer rises is equal to the threshold voltage Vt level of the MOS transistor.

도 7은 도 4의 저전압 생성부(140)의 내부 회로도이다.FIG. 7 is an internal circuit diagram of the low voltage generator 140 of FIG. 4.

도 7을 참조하면, 저전압 생성부(140)는 바이어스신호(VBIAS)에 응답하여 기준전압(VREF)과 피드백전압 VDD_FD2의 레벨 차이를 증폭하여 출력하기 위한 차동증폭기(142)와, 차동증폭기(142)의 출력단에 걸린 전압의 레벨에 따라 저-전압(VDD-Vm)을 공급하고, 공급된 저-전압(VDD-Vm)을 피드백전압 VDD_FD2로 피드백하기 위한 저전압 공급부(144)를 구비한다.Referring to FIG. 7, the low voltage generator 140 may output a differential amplifier 142 and a differential amplifier 142 for amplifying and outputting a level difference between the reference voltage VREF and the feedback voltage VDD_FD2 in response to a bias signal VBIAS. And a low voltage supply unit 144 for supplying the low voltage VDD-Vm according to the level of the voltage applied to the output terminal and feeding back the supplied low voltage VDD-Vm to the feedback voltage VDD_FD2.

저전압 생성부(140)는 바이어스신호(VBIAS)의 활성화 시 피드백전압 VDD_FD2의 레벨이 기준전압(VREF) 보다 높은 경우에는 저전압 공급부(144)를 통해 저-전압(VDD-Vm)을 공급하도록 하며, 피드백전압 VDD_FD2의 레벨이 기준전압(VREF) 보다 낮은 경우에는 저-전압(VDD-Vm)의 공급하지 않는다.The low voltage generation unit 140 supplies the low voltage VDD-Vm through the low voltage supply unit 144 when the level of the feedback voltage VDD_FD2 is higher than the reference voltage VREF when the bias signal VBIAS is activated. When the level of the feedback voltage VDD_FD2 is lower than the reference voltage VREF, the low-voltage VDD-Vm is not supplied.

도 8은 도 4의 선택부(160)의 내부 회로도로서, 선택부(160)는 선택신호(VDD_SW)의 논리레벨 'L'에 응답하여 저-전압(VDD-Vm)을 게이트-입력신호(GIN)로 전달하기 위한 트랜스퍼 게이트 TR2와, 선택신호(VDD_SW)의 논리레벨 'H'에 응답하여 외부전원(VDD)을 게이트-입력신호(GIN)로 전달하기 위한 트랜스퍼 게이트 TR1을 구비한다.FIG. 8 is an internal circuit diagram of the selector 160 of FIG. 4. The selector 160 applies the low-voltage VDD-Vm in response to the logic level 'L' of the select signal VDD_SW. A transfer gate TR2 for transmitting to the GIN and a transfer gate TR1 for transferring the external power supply VDD to the gate-input signal GIN in response to the logic level 'H' of the selection signal VDD_SW.

여기서, 트랜스퍼 게이트 TR1 및 TR2는 공통된 출력노드를 갖는다.Here, the transfer gates TR1 and TR2 have a common output node.

도 9은 도 4의 제어신호 생성부(200)의 내부 회로도로서, 종래(도 3 참조)에는 PMOS트랜지스터(PM1)의 게이트 입력으로 외부전원(VDD)을 인가한 반면, 본 발명에서는 외부전원의 레벨에 따라 조절된 전압레벨을 갖는 게이트-입력신호(GIN)를 PMOS트랜지스터(PM1)의 게이트 입력으로 인가한다.FIG. 9 is an internal circuit diagram of the control signal generator 200 of FIG. 4. In the related art (see FIG. 3), the external power source VDD is applied to the gate input of the PMOS transistor PM1. The gate-input signal GIN having the voltage level adjusted according to the level is applied to the gate input of the PMOS transistor PM1.

참고적으로, 종래와 동일한 회로적 구현을 가지므로, 동일 도면 부호를 부여하고 이에 대한 구체적 언급은 생략하도록 한다.For reference, since it has the same circuit implementation as the prior art, the same reference numerals will be given, and detailed description thereof will be omitted.

한편, 도 5 내지 도 9에 도시된 바와 같이, 입력신호 레벨 조절부(100)는 외부전원(VDD)의 레벨이 PMOS트랜지스터의 문턱전압(Vt) 보다 하강하는 경우에는 외부전원(VDD)의 레벨을 소정레벨(Vm) 하강시킨 저-전압(VDD-Vm)을 게이트-입력신호(GIN)로 출력하며, 외부전원(VDD)의 레벨이 문턱전압(Vt) 보다 높은 레벨을 갖는 경우에는 외부전원(VDD)을 게이트-입력신호(GIN)로 출력한다.5 to 9, when the level of the external power supply VDD falls below the threshold voltage Vt of the PMOS transistor, the input signal level adjusting unit 100 has a level of the external power supply VDD. Outputs the low-voltage (VDD-Vm) lowered to the predetermined level (Vm) as the gate-input signal (GIN), and when the level of the external power supply (VDD) is higher than the threshold voltage (Vt), the external power supply. (VDD) is output as the gate-input signal GIN.

따라서, 게이트-입력신호(GIN)는 외부전원(VDD)이 문턱전압(Vt) 보다 낮아지는 경우에 저-전압(VDD-Vm) 레벨을 가지므로, 이를 인가받는 PMOS트랜지스터(PM1)는 외부전원(VDD)의 레벨 하강에 관계없이 턴온된다. 즉, 외부전원(VDD)의 레벨 하강 시에도 안정적으로 제어신호를 생성할 수 있어, 레벨 손실 없이 고전압(VPP)을 공급할 수 있다.Therefore, since the gate-input signal GIN has a low-voltage voltage VDD-Vm level when the external power supply VDD is lower than the threshold voltage Vt, the PMOS transistor PM1 receiving the gate-input signal GIN receives the external power supply. It turns on regardless of the level drop of (VDD). That is, the control signal can be stably generated even when the level of the external power supply VDD is lowered, so that the high voltage VPP can be supplied without losing the level.

그러므로, 전술한 본 발명에 따른 내부전원 생성장치는 외부에서 인가되는 외부전원의 레벨이 하강하는 경우에도 안정적으로 제어신호를 생성하여, 전압 레벨의 손실없이 고전압을 공급할 수 있다.Therefore, the above-described internal power generator according to the present invention can stably generate a control signal even when the level of the external power applied from the outside decreases, and can supply a high voltage without losing the voltage level.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

전술한 본 발명은 외부전원의 레벨 하강 시에도 안정적인 레벨의 고전압을 공급한다.The present invention described above supplies a high voltage of a stable level even when the level of the external power supply falls.

Claims (8)

외부전원의 레벨에 따라 게이트-입력신호의 레벨을 조절하여 출력하기 위한 입력신호 레벨 조절수단;Input signal level adjusting means for adjusting and outputting the level of the gate-input signal according to the level of an external power source; 상기 외부전원을 펌핑하여 상기 외부전원 보다 높은 레벨의 고전압을 공급하기 위한 차지 펌핑수단; 및Charge pumping means for pumping the external power to supply a high voltage having a higher level than the external power; And 복수의 입력신호 및 상기 게이트-입력신호를 인가받아 상기 차지 펌핑수단을 구동을 제어하기 위한 복수의 전달 제어신호 및 펌핑 제어신호를 생성하는 제어신호 생성수단을 구비하고,A control signal generating means for receiving a plurality of input signals and the gate-input signal to generate a plurality of transfer control signals and a pumping control signal for controlling the driving of the charge pumping means; 상기 제어신호 생성수단은,The control signal generating means, 제1 입력신호를 게이트 입력으로 가지며 상기 외부전원의 공급단과 제1 노드 사이에 드레인-소스 경로를 갖는 제1 NMOS트랜지스터;A first NMOS transistor having a first input signal as a gate input and having a drain-source path between a supply terminal of the external power source and a first node; 제2 입력신호를 반전시키기 위한 제1 인버터;A first inverter for inverting the second input signal; 상기 제1 인버터의 출력단에 일측단이 접속되고 타측단이 상기 제1 노드에 접속된 제1 커패시터;A first capacitor having one end connected to an output terminal of the first inverter and the other end connected to the first node; 상기 게이트-입력신호를 게이트로 인가받으며 상기 제1 및 제2 노드 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터;A PMOS transistor receiving the gate-input signal as a gate and having a source-drain path between the first and second nodes; 제3 입력신호를 반전시키기 위한 제2 인버터;A second inverter for inverting the third input signal; 상기 제2 인버터의 출력신호를 게이트 입력으로 가지며 상기 제2 노드와 전원전압의 공급단 사이에 드레인-소스 경로를 갖는 제2 NMOS트랜지스터;A second NMOS transistor having a gate input as an output signal of the second inverter and having a drain-source path between the second node and a supply terminal of a power supply voltage; 상기 제2 및 제3 노드 사이에 위치하는 제2 커패시터; 및A second capacitor positioned between the second and third nodes; And 제4 입력신호를 게이트 입력으로 가지며 상기 외부전원의 공급단과 상기 제3 노드 사이에 드레인-소스 경로를 갖는 제3 NMOS트랜지스터를 구비하여, 상기 제3 노드에 걸린 전압을 상기 전달 제어신호로서 출력하는 것을 특징으로 하는 A third NMOS transistor having a fourth input signal as a gate input and having a drain-source path between the supply terminal of the external power supply and the third node, and outputting a voltage applied to the third node as the transfer control signal; Characterized by 내부전원 생성장치.Internal power generator. 제1항에 있어서,The method of claim 1, 상기 입력신호 레벨 조절수단은,The input signal level adjusting means, 바이어스신호 및 기준전압을 인가받아 상기 외부전원의 레벨에 따라 선택신호을 생성하기 위한 선택신호 생성부와,A selection signal generator for generating a selection signal according to the level of the external power by receiving a bias signal and a reference voltage; 상기 바이어스신호 및 상기 기준전압을 인가받아 상기 외부전원 보다 소정레벨 낮은 저-전압을 생성하기 위한 저전압 생성부와,A low voltage generator configured to receive the bias signal and the reference voltage to generate a low voltage lower than the external power by a predetermined level; 상기 선택신호에 따라 상기 저-전압, 또는 상기 외부전원을 상기 게이트-입력신호로 출력하기 위한 선택부A selector for outputting the low-voltage or the external power source as the gate-input signal according to the selection signal; 를 구비하는 내부전원 생성장치.Internal power generating device having a. 제2항에 있어서,The method of claim 2, 상기 기준전압은 MOS트랜지스터의 문턱전압 레벨과 같은 것을 특징으로 하는 내부전원 생성장치.The reference voltage is equal to a threshold voltage level of a MOS transistor. 삭제delete 제2항에 있어서,The method of claim 2, 상기 선택신호 생성부는,The selection signal generator, 상기 외부전원을 전압 디바이딩하여 제1 피드백전압을 생성하기 위한 피드백부와,A feedback unit for generating a first feedback voltage by voltage dividing the external power; 상기 바이어스신호에 응답하여 상기 제1 피드백전압과 상기 기준전압의 레벨 차이를 증폭하기 위한 제1 차동 증폭기와,A first differential amplifier for amplifying a level difference between the first feedback voltage and the reference voltage in response to the bias signal; 상기 제1 차동 증폭기의 출력신호를 버퍼링하여 상기 선택신호로서 출력하기 위한 버퍼를 구비하는 내부전원 생성장치.And a buffer for buffering the output signal of the first differential amplifier and outputting the signal as the selection signal. 제5항에 있어서,The method of claim 5, 상기 저전압 생성부는,The low voltage generation unit, 상기 바이어스신호에 응답하여 상기 기준전압과 제2 피드백전압의 레벨 차이를 증폭하여 출력하기 위한 제2 차동증폭기와,A second differential amplifier for amplifying and outputting a level difference between the reference voltage and the second feedback voltage in response to the bias signal; 상기 제2 차동증폭기의 출력단에 걸린 전압의 레벨에 따라 상기 저-전압을 공급하고, 공급된 상기 저-전압을 상기 제2 피드백전압으로 피드백하기 위한 저전압 공급부를 구비하는 내부전원 생성장치.And a low voltage supply unit for supplying the low voltage according to the level of the voltage applied to the output terminal of the second differential amplifier and feeding back the supplied low voltage to the second feedback voltage. 제6항에 있어서,The method of claim 6, 상기 선택부는,The selection unit, 상기 선택신호의 제1 논리레벨에 응답하여 상기 저-전압을 상기 게이트-입력신호로 전달하기 위한 제1 트랜스퍼 게이트와,A first transfer gate for transferring the low-voltage to the gate-input signal in response to a first logic level of the selection signal; 상기 선택신호의 제2 논리레벨에 응답하여 상기 외부전원을 상기 게이트-입력신호로 전달하기 위한 제2 트랜스퍼 게이트를 구비하는 것을 특징으로 하는 내부전원 생성장치.And a second transfer gate configured to transfer the external power to the gate-input signal in response to a second logic level of the selection signal. 제7항에 있어서,The method of claim 7, wherein 상기 제1 및 제2 트랜스퍼 게이트는 공통된 출력노드를 갖는 것을 특징으로 하는 내부전원 생성장치.And the first and second transfer gates have a common output node.
KR1020050027356A 2005-03-31 2005-03-31 Internal voltage generator KR100716662B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050027356A KR100716662B1 (en) 2005-03-31 2005-03-31 Internal voltage generator

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050027356A KR100716662B1 (en) 2005-03-31 2005-03-31 Internal voltage generator

Publications (2)

Publication Number Publication Date
KR20060104871A KR20060104871A (en) 2006-10-09
KR100716662B1 true KR100716662B1 (en) 2007-05-09

Family

ID=37634852

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050027356A KR100716662B1 (en) 2005-03-31 2005-03-31 Internal voltage generator

Country Status (1)

Country Link
KR (1) KR100716662B1 (en)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100825021B1 (en) * 2006-06-29 2008-04-24 주식회사 하이닉스반도체 Inner-voltage generator
KR100776762B1 (en) * 2006-08-11 2007-11-19 주식회사 하이닉스반도체 Semiconductor memory apparatus
CN110518896B (en) * 2019-10-11 2024-01-26 上海灵动微电子股份有限公司 Clock generating circuit and chip for providing arbitrary frequency and duty ratio

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980082678A (en) * 1997-05-08 1998-12-05 김영환 High potential generating means and method of semiconductor device
JP2000149552A (en) * 1998-11-13 2000-05-30 Matsushita Electric Ind Co Ltd Semiconductor integrated circuit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980082678A (en) * 1997-05-08 1998-12-05 김영환 High potential generating means and method of semiconductor device
JP2000149552A (en) * 1998-11-13 2000-05-30 Matsushita Electric Ind Co Ltd Semiconductor integrated circuit

Also Published As

Publication number Publication date
KR20060104871A (en) 2006-10-09

Similar Documents

Publication Publication Date Title
KR100854419B1 (en) Power-up signal generator
JP4247401B2 (en) Internal power supply voltage generator for semiconductor memory device
KR100733419B1 (en) Internal voltage generator
KR100727440B1 (en) Internal voltage generator
KR100858875B1 (en) Internal voltage generator
KR100736396B1 (en) Small swing signal receiver for low power consumption and semiconductor device having the same
JP4920398B2 (en) Voltage generation circuit
KR20050041595A (en) Device for generating power-up signal
KR100716662B1 (en) Internal voltage generator
US6885222B2 (en) High-speed cross-coupled sense amplifier
KR101204670B1 (en) Level shifter
KR101030273B1 (en) Internal voltage generator
KR100224764B1 (en) Input buffer of row address strobe signal
KR100772711B1 (en) Internal voltage generator
JP2011061289A (en) Input buffer circuit
KR100746616B1 (en) Circuit for controlling voltage swing and high voltage pumping circuit
US20120105139A1 (en) Integrated circuit
KR100930391B1 (en) Power supply supply control device
KR100885488B1 (en) Semiconductor memory device
KR100860976B1 (en) Power-up signal generator
KR100997430B1 (en) Data inputting apparatus for semiconductor memory and thereof control method
KR20180112460A (en) Semiconductor Apparatus
KR100732253B1 (en) Boosting circuit of semiconductor apparatus
KR20060104890A (en) Internal voltage generator
KR100999874B1 (en) Level shifter

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110429

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee