KR101026034B1 - 칩 형상의 파워 인덕터 - Google Patents

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Abstract

소형화가 가능하고 제조가 간편하며 온도변화가 적은 칩 형상의 파워 인덕터를 제시한다. 칩 형상의 파워 인덕터는 자성체의 소체; 및 소체의 외측면을 감싸게 복수회 권선되는 형태로 인쇄되되, 인접한 라인 간에 갭이 형성된 전극 패턴을 포함한다. 소체를 다수의 자성체 시트 또는 금형을 이용하여 단일의 자성체로 만들어 낼 수 있으므로, 파워 인덕터의 사이즈의 결정이 쉽게 될 뿐만 아니라 자성체 시트의 적층 수 또는 단일의 자성체의 두께 조절에 의해 소형화를 매우 쉽게 이루게 된다. roll-to-roll 공정에 의해 전극 패턴이 형성되므로, 전극 패턴의 선폭 및 두께의 조절이 매우 용이하다. 전극 패턴의 선폭을 넓혀 단면적을 넓게 형성하여 인덕터의 레지스턴스 성분(직류저항 성분)을 보다 낮게 함이 가능하고 전극 패턴의 두께를 두껍게 하는 것이 가능하여 인덕턴스를 높일 수 있게 된다. 직류저항(RDC)을 낮게 함이 가능하여 전류량 증가에 따른 발열이 최소화되므로 파워 인덕터의 온도 변화를 적게 해 준다.

Description

칩 형상의 파워 인덕터{Power inductor}
본 발명은 칩 형상의 파워 인덕터에 관한 것으로, 보다 상세하게는 전원회로에 사용되는 칩 형상의 파워 인덕터에 관한 것이다.
인덕터는 전자 제품의 입출력 부분에서 콘덴서와 함께 전기 잡음을 걸러 내는 필터 역할을 하는 전자 회로의 필수 구성 요소이다.
파워 인덕터는 직류 전류를 가했을 때 일반 인덕터보다 용량(inductance)변화가 적은 효율성 높은 인덕터를 의미한다. 즉, 파워 인덕터는 일반 인덕터의 기능에 DC바이어스 특성(직류 전류 인가시 이에 따른 인덕턴스 변화)까지 포함한다고 볼 수 있다.
통상의 파워 인덕터는 코일(인덕터)에 전류를 증가시키면 자기력도 증가하는데, 더 이상 자속밀도가 증가하지 않는 자기포화 상태가 되면 자기력이 더 이상 증가하지 않게 된다. 자기포화가 되면 자기장의 세기(H)를 높여도 자속밀도(B)의 증가가 거의 없으므로 투자율(B/H)이 떨어지게 되어 인덕턴스값도 급격히 떨어진다.
자기포화가 되면 인덕턴스값이 급격히 떨어질 뿐만 아니라 열이 심하게 발생 하게 된다. 보통 자기포화시 온도가 120℃ ~ 150℃ 정도가 되는데, 이 온도를 퀴리 포인트라 하고 이 정도의 온도가 되면 투자율이 급격히 떨어진다.
그래서, 종래의 권선형 파워 인덕터는 투자율은 다소 떨어지지만 그만큼 자기포화를 막을 수 있도록, 도 1에서와 같이 소정 두께의 공극(air gap)을 구비한다. 도 1의 권선형 파워 인덕터는 도선(14)이 소정 횟수 권선된 내부 코아(10; 페라이트 코아)와 내부 코아(10)를 감싸는 외부 코아(12)로 된 2중 코아 구조이다. 두 개의 코아(10, 12) 사이에 공극(16; air gap)을 형성시켰다. 공극(16)에는 통상적으로 전도성 에폭시가 충진된다. 공극(16)은 도선(14; 코일)으로부터 야기되는 자속밀도에 따라 인덕터의 전기적 특성을 변화시킨다. 이때의 자속밀도는 공극(16)의 두께가 줄어들수록 높아져서 투자율을 증가시키고 인덕턴스를 증가시킨다. 반대로, 공극(16)의 두께가 커질수록 자속밀도는 낮아져서 투자율은 떨어지고 인덕턴스도 떨어진다.
이와 같은 종래의 권선형 파워 인덕터를 슬림화하기 위해서는 공극을 없앨 수도 있지만 공극을 없애면 상술한 효과를 기대할 수 없게 되므로 내부 코아(10)의 높이를 낮추는 것이 방법이 될 수 있다. 그러나, 내부 코아(10)의 높이를 낮추는 것은 제품의 기계적 강도가 저하되므로 한계가 있다고 하는 문제점이 있다. 특히, 종래의 권선형 파워 인덕터는 도선(14)을 감는 공정이 매우 복잡할 뿐만 아니라 제조비용이 많이 든다.
종래의 권선형 파워 인덕터는 허용 전류가 큰 인덕터이다. 이를 위해, 통상의 권선형 파워 인덕터의 제조에 사용되는 자성체 재료로는 페라이트계가 주로 사용된다. 페라이트는 투자율과 전기저항이 높다. 반면에, 페라이트계는 포화자속밀도가 낮으므로 그대로 사용하면 자기포화에 의한 인덕턴스의 저하가 크고 직류중첩특성이 나빠진다. 직류중첩특성이란 전원장치의 교류 입력을 직류로 변환하는 과정에서 발생하는 미약한 교류에 직류가 중첩된 파형에 대한 자성 코아의 특성이다. 통상, 교류에 직류가 중첩된 경우 직류 전류에 비례하여 코아의 투자율이 떨어지게 되는데, 이때 직류를 중첩시키지 않은 상태(IDC = 0A)의 투자율 대비 직류중첩시의 투자율로 나타낸 비율(μ%)로써 직류중첩특성을 평가한다.
그에 따라, 권선형에 비해 소형화에 유리한 적층형 파워 인덕터(도 2 참조)가 제시되었다. 도 2의 적층형 파워 인덕터는 여러 층의 자성체 시트상에 전극 패턴(20; 인덕터 패턴)이 형성되고 자성체 시트들을 적층시켜서 형성한 것이다. 도 2에서, 참조부호 22는 비아홀이고, 24 및 26은 외부 전극이다.
즉, 도 2의 적층형 파워 인덕터는 다수의 자성체층이 적층되어 일체로 형성된 코어 자성체 내부에 전극 패턴(20)이 형성된 구조로서, 권선형 파워 인덕터에 비해 대부분 낮은 전류에서 자기포화된다.
여기서, 적층형 파워 인덕터는 소형화에는 유리하지만, 소형화되어 자성체의 용적이 감소하면 자기코어가 자기포화되기 쉬워져서 전원으로서 다룰 수 있는 전류량이 줄어드는 문제가 발생한다.
특히, 적층형 파워 인덕터는 비아홀(22)을 형성하기 위한 펀칭 공정이 필요한데, 펀칭 공정에 의한 펀칭 홀의 크기 및 필링상태에 따라 효율이 저하된다. 그리고, 여러 층의 자성체 시트를 적층/압착하는 공정에 의해 내부의 전극 패턴(20)의 두께가 축소되어 효율이 저하되기도 한다.
그리고, 종래의 권선형 파워 인덕터 및 적층형 파워 인덕터는 전류량을 증가시키면 온도가 상승하여 용량(인덕턴스값)이 변하게 된다.
그에 따라, 최근에는 전류량을 증가시키더라도 발열이 적게 되는 즉, 온도변화가 적은 파워 인덕터의 필요성이 대두되고 있다.
본 발명은 상기한 종래의 문제점을 해결하기 위해 제안된 것으로, 소형화가 가능하고 제조가 간편하며 온도변화가 적은 칩 형상의 파워 인덕터를 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따른 칩 형상의 파워 인덕터는, 자성체의 소체; 및 소체의 외측면을 감싸게 복수회 권선되는 형태로 인쇄되되, 인접한 라인 간에 갭이 형성된 전극 패턴을 포함한다.
소체는 다수의 자성체 시트로 구성되거나 금형을 이용하여 단일의 자성체로 만들어진다.
전극 패턴은 나선형으로 형성된다.
소체의 외측면중 제 1면에 형성된 전극 패턴은 일자 형상으로 형성되고, 소체의 외측면중 제 1면과 반대되는 제 2면에 형성된 전극 패턴은 비스듬한 형상으로 형성된다.
소체의 외측면중 제 3면 및 제 4면에 형성된 전극 패턴은 각각 세로로 형성되어 제 1면의 전극 패턴 및 상기 제 2면의 전극 패턴을 연결시킨다.
전극 패턴이 형성된 소체의 최외측면중 적어도 한 면에 커버층이 추가로 형성된다. 이 경우, 커버층은 비자성체로 형성된다.
커버층은 전극 패턴이 형성된 소체의 상면 및 하면에 형성된다.
커버층의 외측면중 적어도 한 면에 인덕턴스 손실을 줄이기 위해 페라이트 박막이 추가로 형성된다.
페라이트 박막은 전극 패턴이 형성된 소체의 상면 및 하면에 형성된다.
이러한 구성의 본 발명에 따르면, 소체를 다수의 자성체 시트 또는 금형을 이용하여 단일의 자성체로 만들어 낼 수 있으므로, 파워 인덕터의 사이즈의 결정이 쉽게 될 뿐만 아니라 자성체 시트의 적층 수 또는 단일의 자성체의 두께 조절에 의해 소형화를 매우 쉽게 이루게 된다.
터미네이션에 의해 소체의 상하면의 전극 패턴을 서로 연결시킴으로써, 종래의 적층형 파워 인덕터에서의 펀칭 공정이 필요없게 된다. 이로 인해, 제조공정의 단순화를 도모할 수 있을 뿐만 아니라 비아 홀 형성에 따른 문제점(즉, 비아 홀의 크기 및 필링 상태에 따른 효율 저하)을 제거할 수 있게 된다.
전극 패턴의 인쇄시 roll-to-roll 공정을 이용함으로써 공정이 매우 단순화되는 이점이 있으며 제조가 매우 용이할 뿐만 아니라 제조 비용을 절감시키는 효과를 얻게 된다. roll-to-roll 공정에 의해 전극 패턴이 형성되므로, 전극 패턴의 선폭 및 두께의 조절이 매우 용이하다. 이는 내부에 전극을 형성하는 종래의 방식(적층형 파워 인덕터의 경우)에 비해 높은 인덕턴스 형성이 쉽게 된다. 즉, 전극 패턴의 선폭을 넓혀 단면적을 넓게 형성하여 인덕터의 레지스턴스 성분(직류저항 성분)을 보다 낮게 함이 가능하고 전극 패턴의 두께를 두껍게 하는 것이 가능하여 인덕 턴스를 높일 수 있다. 직류저항(RDC)을 낮게 함이 가능하여 전류량 증가에 따른 발열이 최소화되므로 파워 인덕터의 온도 변화를 적게 해 준다.
종래에는 적층 및 압착 공정에 의해 전극 패턴의 두께가 축소되어 효율 저하를 발생시켰으나, 본 발명의 실시예에서는 전극 패턴을 압착시키는 공정이 필요없으므로 전극 패턴의 두께 축소로 인해 효율 저하가 발생되지 않게 된다.
본 발명의 실시예에서는 전극 패턴을 소체의 외측면에 형성시키고 각각의 측면에 형성된 전극 패턴의 라인간에는 갭을 둠으로써 방열이 쉽게 이루어지도록 하였다.
또한, 전극 패턴이 형성된 소체의 최외측에 비자성체 시트를 추가로 형성시킴으로써, 인덕턴스와 직류중첩특성의 조절이 용이하다. 비자성체 시트가 에어 갭과 같은 효과를 발휘하여 낮은 전류에서 자기포화가 일어나는 것을 막을 수 있어 온도변화를 작게 해 줄 뿐만 아니라 제품의 사용가능한 전류범위를 크게 확대해준다. 비자성체 시트는 외부 간섭으로부터 보호를 해 주는 커버층(보호층)의 역할을 해 주기도 한다.
추가적으로, 페라이트 박막을 소체의 최외측에 형성시킴으로써, 인덕턴스의 손실을 최소화시켜 준다.
소체의 좌우 측면으로 전극 패턴이 노출되고, 노출된 전극 패턴는 직접 공기와 맞닿아 있으므로, 종래의 적층형 파워 인덕터에 비해 방열이 보다 쉽게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 칩 형상의 파워 인덕터에 대하여 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 칩 형상의 파워 인덕터의 분해 사시도이고, 도 4는 도 3의 소체를 상면에서 바라본 경우의 평면도이며, 도 5는 도 3의 소체를 저면에서 바라본 경우의 저면도이다.
본 발명의 실시예는 다수의 자성체 시트(30a, 30b, 30c, 30d)의 적층에 의해 형성된 소체(30); 및 소체(30)의 외측면을 감싸게 복수회 권선되는 형태로 인쇄되되 해당 외측면에서 인접한 라인 간에 갭이 형성된 전극 패턴(32a, 32b, 32c, 32d)을 포함한다.
자성체 시트(30a, 30b, 30c, 30d)의 재료는 페라이트가 바람직하다. 물론, 상황에 따라서는 퍼몰로이 분말, 센더스트 분말, 아몰퍼스 분말 등이 사용될 수도 있다.
다수의 자성체 시트(30a, 30b, 30c, 30d)는 순서대로 적층되고 압착된 후에 소결된다. 소결 완료된 형상(예컨대, 직육면체)을 소체(30)라고 한다. 소체(30)를 구성하는 자성체 시트(30a, 30b, 30c, 30d)의 수는 필요에 따라 가감될 수 있다. 따라서, 자성체 시트의 적층 수에 따라 본 발명의 파워 인덕터의 사이즈가 결정된다고 볼 수 있으므로 소형화가 매우 쉽게 이루어진다.
소체(30)는 앞서 설명한 다수의 자성체 시트(30a, 30b, 30c, 30d)로 구현할 수 있을 뿐만 아니라, 금형을 이용하여 단일의 자성체로 만들어 내어도 된다.
전극 패턴(32a, 32b, 32c, 32d)은 소체(30)의 외측면에 나선형(helical) 형상으로 인쇄된다. 전극 패턴(32a, 32b, 32c, 32d)은 인덕터를 구현하는 패턴으로 사용된다. 전극 패턴(32a, 32b, 32c, 32d)의 재료로는 메탈 함량이 대략 88% 이상이고 직류저항(RDC)이 낮은 페이스트를 사용해야 한다. 그리고, 전극 패턴(32a, 32b, 32c, 32d) 사이의 갭은 최대한 가깝게 하여 인덕턴스의 손실을 막는다. 인덕턴스를 높이기 위해서는 전극 패턴(32a, 32b, 32c, 32d) 사이의 갭의 폭을 작게 하거나 전극 패턴(32a, 32b, 32c, 32d)의 선폭 또는 두께를 두껍게 하면 된다.
본 발명의 실시예의 경우, 소체(30)의 외측면을 활용하므로 전극 패턴(32a, 32b, 32c, 32d)의 단면적을 넓게 즉, 전극 패턴(32a, 32b, 32c, 32d)의 선폭을 넓게 형성할 수 있어서 인덕터의 레지스턴스(resistance) 성분(직류저항 성분)을 종래에 비해 보다 낮게 형성할 수 있다.
이와 같이, 전극 패턴(32a, 32b, 32c, 32d)을 소체(30)의 외측면에 구현하게 되면 넓은 선폭 또는 두꺼운 인쇄 두께에 의해 직류저항(RDC)이 낮아지고(동일 턴수일 때 상대적으로) 발열이 최소화되며 온도변화에 따른 인덕턴스의 변화를 작게 해 준다.
전극 패턴(32a)은 소체(30)의 상면(즉, 자성체 시트(30a)의 상면)에 직선 형 상으로 인쇄된다. 전극 패턴(32a)은 본 발명의 특허청구범위에 기재된 소체(30)의 외측면중 제 1면에 형성된 전극 패턴의 일 예가 된다. 전극 패턴(32b)는 소체(30)의 저면(즉, 자성체 시트(32b)의 저면)에 비스듬한 형상(사선 형상)으로 인쇄된다. 전극 패턴(32b)은 본 발명의 특허청구범위에 기재된 소체(30)의 외측면중 제 2면에 형성된 전극 패턴의 일 예가 된다. 전극 패턴(32c, 32d)은 세로로 일자 형상으로 인쇄되어 상하면의 전극 패턴(32a, 32b)을 서로 연결시킨다. 전극 패턴(32c)은 본 발명의 특허청구범위에 기재된 소체(30)의 외측면중 제 3면에 형성된 전극 패턴의 일 예가 되고, 전극 패턴(32d)은 본 발명의 특허청구범위에 기재된 소체(30)의 외측면중 제 4면에 형성된 전극 패턴의 일 예가 된다.
전극 패턴(32a, 32b, 32c, 32d)을 모두 비스듬하게 인쇄할 수도 있으나, 인쇄할 전극 패턴이 직선인 경우가 비스듬한 경우에 비해 인쇄하기가 수월해진다. 따라서, 전극 패턴(32b)을 비스듬하게 인쇄하고 나머지 전극 패턴은 직선으로 인쇄하여 전체적으로 나선형상을 이룬다.
도 3 내지 도 5에 도시된 칩 형상의 파워 인덕터를 제조하기 위한 방법은 다양할 수 있다. 첫번째로 예를 들면, roll-to-roll 인쇄 적층기로 최상부의 자성체 시트(30a)와 최하부의 자성체 시트(30d)에 인쇄를 하여 전극 패턴(32a, 32b)을 형성한다. 이어, 자성체 시트(32a, 32b, 32c, 32d)를 적층하고 나서 소결이 완료된 소체(30)의 측면에 터미네이션을 하여 전극 패턴(32c, 32d)을 형성함으로써, 헬리컬 타입의 파워 인덕터를 구현할 수 있게 된다. 두번째로 예를 들면, 금형에서 찍 어낸 소체(30)(이 경우, 인쇄된 전극 패턴이 없음)에 터미네이션 공법을 이용하여 외측면(즉, 도면에서는 네 개의 측면)에 헬리컬 타입의 전극 패턴(32a, 32b, 32c, 32d)을 형성함으로써, 헬리컬 타입의 파워 인덕터를 구현할 수 있게 된다. 세번째로 예를 들면, 인쇄된 전극 패턴이 없는 더미 형태의 자성체 시트를 적층하여 소결시킨 후에 터미네이션 공법을 이용하여 외측면(즉, 도면에서는 네 개의 측면)에 헬리컬 타입의 전극 패턴(32a, 32b, 32c, 32d)을 형성함으로써, 헬리컬 타입의 파워 인덕터를 구현할 수 있게 된다.
소체(30)의 상면에 인쇄된 전극 패턴(32a)의 라인간의 갭, 및 소체(30)의 하면에 인쇄된 전극 패턴(32b)의 라인간의 갭은 서로 일정한 간격이어도 되고, 상황에 따라서는 차등적인 간격이어도 무방하다. 본 발명의 실시예에서는 소체(30)의 각 면에 인쇄된 전극 패턴(32a, 32b, 32c, 32d)의 라인간의 갭을 일정한 것으로 상정한다.
소체(30)의 외측면에 전극 패턴(32a, 32b, 32c, 32d)을 나선형으로 형성한 후에는 열처리를 행하여 서로를 단단히 결합시킨다.
이와 같이 터미네이션에 의해 상하면의 전극 패턴(3a, 32b)을 서로 연결시킴으로써, 종래의 적층형 파워 인덕터에서의 펀칭 공정이 필요없게 된다. 이로 인해, 제조공정의 단순화를 도모할 수 있을 뿐만 아니라 비아 홀 형성에 따른 문제점(즉, 비아 홀의 크기 및 필링 상태에 따른 효율 저하)을 제거할 수 있게 된다.
전극 패턴의 인쇄시 roll-to-roll 공정을 이용함으로써 공정이 매우 단순화되는 이점이 있으며 제조가 매우 용이할 뿐만 아니라 제조 비용을 절감시키는 효과를 얻게 된다. roll-to-roll 공정에 의해 전극 패턴이 형성되므로, 전극 패턴의 선폭 및 두께의 조절이 매우 용이하다. 이는 내부에 전극을 형성하는 종래의 방식(적층형 파워 인덕터의 경우)에 비해 높은 인덕턴스 형성이 쉽게 된다. 즉, 전극 패턴의 선폭을 넓혀 단면적을 넓게 형성하여 인덕터의 레지스턴스 성분(직류저항 성분)을 보다 낮게 함이 가능하고 전극 패턴의 두께를 두껍게 하는 것이 가능하여 인덕턴스를 높일 수 있다. 직류저항(RDC)을 낮게 함이 가능하여 전류량 증가에 따른 발열이 최소화되므로 파워 인덕터의 온도 변화를 작게 해 준다.
그리고, 종래에는 적층 및 압착 공정에 의해 전극 패턴의 두께가 축소되어 효율 저하를 발생시켰으나, 본 발명의 실시예의 경우에는 전극 패턴을 압착시키는 공정이 필요없으므로 전극 패턴의 두께 축소로 인해 효율 저하가 발생되지 않게 된다.
또한, 파워 인덕터의 경우 발열문제가 심각하다. 이를 해소하기 위해, 본 발명의 실시예에서는 전극 패턴(32a, 32b, 32c, 32d)을 소체(30)의 외측면에 형성시키고 각각의 측면에 형성된 전극 패턴의 라인간에는 갭을 둠으로써 방열이 쉽게 이루어지도록 하였다. 이로 인해, 본 발명의 실시예에 따른 칩 형상의 파워 인덕터는 온도변화가 적다.
도 6 및 도 7은 본 발명의 실시예의 변형예들로서, 특성 튜닝을 위한 설계 변경이 용이함을 보여준다.
도 6은 직류중첩특성을 향상시키기 위해, 전극 패턴이 형성된 소체(30)의 상면 및 저면에 소체(30)와는 다른 이종의 시트(34)(이하에서는 비자성체 시트라고 칭함)를 추가로 형성시켰다. 비자성체 시트(34)는 비자성체 페라이트(즉, 조성을 달리하여 비자성체에 가까운 페라이트) 또는 세라믹과 같이 투자율이 낮은 재료로 제조가능하다. 그리고, 비자성체 시트(34)는 소체(30)의 소결조건하에서 충분히 소결가능하고, 소결시 페라이트 및 전극 패턴(32a, 32b, 32c, 32d)과 잘 반응하지 않으며, 소성수축율이 페라이트와 유사한 수준인 것이 바람직하다.
도 6에서는 전극 패턴이 형성된 소체(30)의 상면 및 저면에 비자성체 시트(34)를 형성시켰으나, 소체(30)의 외측면을 전체적으로 코팅하거나 상하면을 제외한 측면만 인쇄한다거나 상하면의 일정 부분(예컨대, 전극 패턴의 라인 사이의 갭)만 인쇄하는 방식에 의해 비자성체 시트(34)를 형성시켜도 된다. 본 발명의 명세서에서는 비자성체 시트라고 표현하였으나, 필요에 따라서는 비자성체 박막 또는 비자성체 패턴 등으로 불리울 수도 있다.
비자성체 시트(34)가 전극 패턴(32a, 32b, 32c, 32d)(인덕터 패턴)에서 얼마만큼의 영역을 차지하느냐에 따라 인덕턴스와 직류중첩특성은 변할 것이므로, 필요 에 따라 비자성체 시트(34)가 차지하는 영역을 결정하면 된다. 이는 비자성체에 의해 인덕턴스와 직류중첩특성이 트레이드-오프(trad-off) 관계에 있기 때문으로서, 비자성체가 많아지면 인덕턴스는 낮아지게 되지만 대신에 직류중첩특성은 좋아짐을 고려한 것이다.
비자성체 시트(34)가 에어 갭과 같은 효과를 발휘하여 자기포화도를 억제할 수 있게 된다. 다시 말해서, 비자성체 시트(34)가 에어 갭과 같은 효과를 발휘하여 낮은 전류에서 자기포화가 일어나는 것을 막을 수 있게 되어 온도변화를 작게 해 줄 뿐만 아니라 제품의 사용가능한 전류범위를 크게 확대해준다. 낮은 전류에서 자기포화가 일어나는 것을 막을 수 있음은 자기포화점을 높였음을 의미하고, 자기포화점이 높게 되면 직류중첩특성이 좋아지게 된다.
여기서, 파워 인덕터의 상면에 형성된 전극 패턴(32a)이 외부에 그대로 노출되면 주변으로부터의 간섭이 발생될 수 있으므로, 비자성체 시트(34)는 이러한 외부 간섭으로부터 보호를 해 주기 위한 커버층(보호층)의 역할을 함께 한다.
도 7은 직류중첩특성을 향상시키고 인덕턴스의 손실(loss)을 줄이기 위해, 전극 패턴이 형성된 소체(30)의 상면에 유전체막(36)을 매개로 페라이트 박막(38)을 추가로 형성시켰다. 여기서, 페라이트 박막(38)는 오버글레이징 또는 인쇄 방식으로 형성가능하다.
도 7에서는 전극 패턴이 형성된 소체(30)의 상면에 유전체막(36)을 형성시켰으나, 소체(30)의 외측면을 전체적으로 코팅하거나 상하면을 제외한 측면만 인쇄한 다거나 상하면의 일정 부분(예컨대, 전극 패턴의 라인 사이의 갭)만 인쇄하는 방식에 의해 유전체막(36)을 형성시켜도 된다. 유전체막(36)은 소체(30)의 소결조건하에서 충분히 소결가능하고, 소결시 페라이트 및 전극 패턴(32a, 32b, 32c, 32d)과 잘 반응하지 않으며, 소성수축율이 페라이트와 유사한 수준인 것이 바람직하다.
도 7에서, 유전체막(36)이 전극 패턴(32a, 32b, 32c, 32d)(인덕터 패턴)에서 얼마만큼의 영역을 차지하느냐에 따라 인덕턴스와 직류중첩특성은 변할 것이므로, 필요에 따라 유전체막(36)이 차지하는 영역을 결정하면 된다. 이는 유전체에 의해 인덕턴스와 직류중첩특성이 트레이드-오프(trad-off) 관계에 있기 때문으로서, 유전체가 많아지면 인덕턴스는 낮아지게 되지만 대신에 직류중첩특성은 좋아짐을 고려한 것이다.
유전체막(36)이 에어 갭과 같은 효과를 발휘하여 자기포화도를 억제할 수 있게 된다. 다시 말해서, 유전체막(36)이 에어 갭과 같은 효과를 발휘하여 낮은 전류에서 자기포화가 일어나는 것을 막을 수 있게 되어 온도변화를 작게 해 줄 뿐만 아니라 제품의 사용가능한 전류범위를 크게 확대해준다. 도 7의 유전체막(36)을 도 6의 비자성체 시트로 보아도 무방하다.
한편, 페라이트 박막(38)은 소체(30)를 구성한 자성체 시트와는 동일한 성분계를 갖으면서 조성을 달리하며 소체(30)를 구성한 자성체 시트보다는 낮은 투자율을 갖는 것이 바람직하다. 페라이트 박막(38)은 인덕턴스의 누설을 차단하는 차폐효과가 있으므로, 도 6의 구성에 비해 인덕턴스의 손실을 보다 적게 해 준다.
도 6 및 도 7의 경우, 소체(30)의 좌우 측면으로 전극 패턴(32c, 32d)이 노출되고, 노출된 전극 패턴(32c, 32d)는 직접 공기와 맞닿아 있다. 이는 종래의 적층형 파워 인덕터에 비해 방열이 보다 쉽게 되어 성능 향상을 기대할 수 있게 된다.
한편, 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있고, 그러한 수정 및 변형이 가해진 기술사상 역시 이하의 특허청구범위에 속하는 것으로 보아야 한다.
도 1은 종래의 권선형 파워 인덕터의 단면도이다.
도 2는 종래의 칩타입의 적층형 파워 인덕터의 단면도이다.
도 3은 본 발명의 실시예에 따른 칩 형상의 파워 인덕터의 분해 사시도이다.
도 4는 도 3의 소체를 상면에서 바라본 경우의 평면도이다.
도 5는 도 3의 소체를 저면에서 바라본 경우의 저면도이다.
도 6 및 도 7은 본 발명의 실시예의 변형예들이다.
< 도면의 주요부분에 대한 부호의 설명 >
30 : 소체 30a, 30b, 30c, 30d : 자성체 시트
32a, 32b, 32c, 32d : 전극 패턴 34 : 비자성체 시트
36 : 유전체막 38 : 페라이트 박막

Claims (12)

  1. 자성체의 소체; 및
    상기 소체의 외측면을 감싸게 복수회 권선되는 형태로 인쇄되되, 인접한 라인 간에 갭이 형성된 전극 패턴을 포함하되,
    상기 소체의 외측면중 제 1면에 형성된 전극 패턴은 일자 형상으로 형성된 것을 특징으로 하는 칩 형상의 파워 인덕터.
  2. 청구항 1에 있어서,
    상기 소체는 다수의 자성체 시트로 구성되는 것을 특징으로 하는 칩 형상의 파워 인덕터.
  3. 청구항 1에 있어서,
    상기 소체는 금형을 이용하여 단일의 자성체로 만들어진 것을 특징으로 하는 칩 형상의 파워 인덕터.
  4. 청구항 1에 있어서,
    상기 전극 패턴은 나선형으로 형성된 것을 특징으로 하는 칩 형상의 파워 인덕터.
  5. 삭제
  6. 청구항 1에 있어서,
    상기 소체의 외측면중 상기 제 1면과 반대되는 제 2면에 형성된 전극 패턴은 비스듬한 형상으로 형성된 것을 특징으로 하는 칩 형상의 파워 인덕터.
  7. 청구항 6에 있어서,
    상기 소체의 외측면중 제 3면 및 제 4면에 형성된 전극 패턴은 각각 세로로 형성되어 상기 제 1면의 전극 패턴 및 상기 제 2면의 전극 패턴을 연결시키는 것을 특징으로 하는 칩 형상의 파워 인덕터.
  8. 청구항 1, 청구항 2, 청구항 3, 청구항 4, 청구항 6, 청구항 7중의 어느 한 항에 있어서,
    상기 전극 패턴이 형성된 상기 소체의 최외측중 적어도 한 면에 커버층이 추가로 형성된 것을 특징으로 하는 칩 형상의 파워 인덕터.
  9. 청구항 8에 있어서,
    상기 커버층은 비자성체로 형성된 것을 특징으로 하는 칩 형상의 파워 인덕터.
  10. 청구항 8에 있어서,
    상기 커버층은 상기 전극 패턴이 형성된 상기 소체의 상면 및 하면에 형성된 것을 특징으로 하는 칩 형상의 파워 인덕터.
  11. 청구항 8에 있어서,
    상기 커버층의 외측면중 적어도 한 면에 인덕턴스 손실을 줄이기 위해 페라이트 박막이 추가로 형성된 것을 특징으로 하는 칩 형상의 파워 인덕터.
  12. 청구항 11에 있어서,
    상기 페라이트 박막은 상기 전극 패턴이 형성된 상기 소체의 상면 및 하면에 형성된 것을 특징으로 하는 칩 형상의 파워 인덕터.
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