KR101963267B1 - 적층 인덕터 및 그 실장기판 - Google Patents

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KR101963267B1
KR101963267B1 KR1020130135030A KR20130135030A KR101963267B1 KR 101963267 B1 KR101963267 B1 KR 101963267B1 KR 1020130135030 A KR1020130135030 A KR 1020130135030A KR 20130135030 A KR20130135030 A KR 20130135030A KR 101963267 B1 KR101963267 B1 KR 101963267B1
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안영규
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Abstract

본 발명은 복수의 자성체층이 적층된 본체; 상기 복수의 자성체층에 형성된 복수의 도체 패턴과 복수의 도전성 비아를 갖는 코일부; 및 상기 본체의 외부면에 형성되어 상기 코일부의 양단에 각각 연결된 제1 및 제2 외부전극;을 포함하며, 상기 코일부는 복수의 자성체층으로 형성된 갭부와 상기 갭부 하부에 형성된 제1 코일부와 상부에 형성된 제2 코일부를 포함하며, 상기 제1 코일부의 두께를 AT1, 상기 갭부의 두께를 GT 및 상기 제2 코일부의 두께를 AT2라 하면, GT×3 ≥ AT1 또는 GT×3 ≥ AT2를 만족하는 적층 인덕터를 제공한다.

Description

적층 인덕터 및 그 실장기판 {Multi-layered inductor and board for mounting the same}
본 발명은 적층 인덕터 및 그 실장기판에 관한 것이다.
적층 칩소자 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈를 제거하는 대표적인 수동소자이다.
적층 칩 타입의 인덕터는 자성체 또는 유전체에 코일을 형성하도록 도전 패턴을 인쇄한 후 적층하여 제조될 수 있다. 이와 같은 적층 칩 인덕터는 도전 패턴이 형성된 자성체 층을 다수 적층한 구조를 가지며, 상기 적층 칩 인덕터 내의 내부 도전 패턴은 칩 내에서 코일 구조를 형성하기 위해 각 자성체층에 형성된 비아 전극에 의해 순차적으로 접속되어 목표하는 인덕턴스 및 임피던스 등의 특성을 구현한다.
한편, 최근 전자기기가 경박단소화 되는 경향에 따라, 파워 인덕터(Power Inductor) 구조의 단순화에 대한 요구가 높아지고 있다. 특히, 우수한 성능을 제공하면서, 소형화 가능한 인덕터에 대한 사용자 요구가 높은 상황이다.
일본공개공보 제2001-155950호
본 발명은 적층 인덕터 및 그 실장기판에 관한 것이다.
본 발명의 제1 실시형태는, 복수의 자성체층이 적층된 본체; 상기 복수의 자성체층에 형성된 복수의 도체 패턴과 복수의 도전성 비아를 갖는 코일부; 상기 본체의 외부면에 형성되어 상기 코일부의 양단에 각각 연결된 제1 및 제2 외부전극; 및 상기 코일부는 복수의 자성체층으로 형성된 갭부와 상기 갭부 하부에 형성된 제1 코일부와 상부에 형성된 제2 코일부를 포함하며, 상기 제1 코일부의 두께를 AT1, 상기 갭부의 두께를 GT 및 상기 제2 코일부의 두께를 AT2라 하면, GT×3 ≥ AT1 또는 GT×3 ≥ AT2를 만족하는 적층 인덕터를 제공한다.
본 발명의 일 실시 예에서, 상기 제1 코일부의 두께(AT1), 상기 갭부의 두께(GT) 및 상기 제2 코일부의 두께(AT2)는 GT×3 ≥ AT1 및 GT×3 ≥ AT2를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 코일부의 두께(AT1)는 상기 제2 코일부의 두께(AT2) 이상일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 코일부와 상기 제2 코일부의 중심 코어는 상기 본체의 적층 방향에서 동일한 곳에 위치할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 코일부와 상기 제2 코일부의 회전 방향은 동일할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 코일부와 상기 제2 코일부의 회전 방향은 반대일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 코일부를 포함하는 제1 인덕터부와 상기 제2 코일부를 포함하는 제2 인덕터부는 직렬 연결될 수 있다.
본 발명의 제2 실시형태는, 복수의 자성체층이 적층된 본체; 상기 복수의 자성체층에 형성된 복수의 도체 패턴과 복수의 도전성 비아를 갖는 코일부; 상기 본체의 외부면에 형성되어 상기 코일부의 양단에 각각 연결된 제1 및 제2 외부전극; 및 상기 코일부는 복수의 자성체층으로 형성된 갭부와 상기 갭부 하부에 형성된 제1 코일부와 상부에 형성된 제2 코일부를 포함하며, 상기 본체의 길이-두께 방향 단면에 있어서, 상기 제1 코일부의 패턴 사이 간격을 B1, 상기 갭부의 두께를 GT 및 상기 제2 코일부의 패턴 사이 간격을 B2라 하면, GT×3 ≥ B1 또는 GT×3 ≥ B2를 만족하는 적층 인덕터를 제공한다.
본 발명의 일 실시 예에서, 상기 제1 코일부의 패턴 사이 간격(B1), 상기 갭부의 두께(GT) 및 상기 제2 코일부의 패턴 사이 간격(B2)은 GT×3 ≥ B1 및 GT×3 ≥ B2를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 코일부의 두께를 AT1, 상기 갭부의 두께를 GT 및 상기 제2 코일부의 두께를 AT2라 하면, GT×3 ≥ AT1 또는 GT×3 ≥ AT2를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 코일부의 두께(AT1), 상기 갭부의 두께(GT) 및 상기 제2 코일부의 두께(AT2)는 GT×3 ≥ AT1 및 GT×3 ≥ AT2를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 코일부의 두께(AT1)는 상기 제2 코일부의 두께(AT2) 이상일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 코일부와 상기 제2 코일부의 중심 코어는 상기 본체의 적층 방향에서 동일한 곳에 위치할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 코일부와 상기 제2 코일부의 회전 방향은 동일할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 코일부와 상기 제2 코일부의 회전 방향은 반대일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 코일부를 포함하는 제1 인덕터부와 상기 제2 코일부를 포함하는 제2 인덕터부는 직렬 연결될 수 있다.
본 발명의 또 다른 실시형태는, 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 위에 설치된 상기 적층 세라믹 커패시터;를 포함하는 적층 세라믹 커패시터의 실장 기판을 제공한다.
본 발명에 따른 적층형 칩소자는 2개 이상의 인덕터부를 가지며 각각의 값을 제어할 수 있다.
이로 인하여, 종래 구조에 비하여 보다 넓은 주파수 영역에서 임피던스 (Impedance)의 저감 및 조절이 용이하며, 다양한 주파수대의 노이즈를 제거할 수 있다.
도 1은 본 발명의 제1 실시형태에 따른 적층 인덕터의 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 1에 도시된 적층 인덕터 구조를 설명하기 위한 분해 사시도이다.
도 4는 본 발명의 제2 실시형태에 따른 적층 인덕터의 사시도이다.
도 5는 도 4의 B-B' 단면도이다.
도 6은 도 4에 도시된 적층 인덕터 구조를 설명하기 위한 분해 사시도이다.
도 7은 도 1의 적층 인덕터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 8은 본 발명의 실시예와 비교예의 임피던스를 비교한 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
적층 인덕터
본 발명의 일 실시형태에 따른 적층 인덕터는 자성체 층 상에 도체 패턴이 형성되는 칩 인덕터(chip inductor), 파워 인덕터(power inductor), 칩 비즈(chip beads), 칩 필터(chip filter) 등으로 적절하게 응용될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 상세히 설명한다.
도 1은 본 발명의 제1 실시형태에 따른 적층 인덕터의 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 1에 도시된 적층 인덕터 구조를 설명하기 위한 분해 사시도이다.
도 1 내지 도 3을 참조하면, 적층 인덕터(10)는 자성체층으로 이루어진 본체(11)와 상기 본체(11)의 서로 반대되는 양면에 형성된 제1 및 제2 외부전극(31,32)을 갖는 적층 인덕터(10)가 도시되어 있다.
상기 적층 인덕터의 본체(11)는 도 2에 도시된 바와 같이, 복수의 자성체층(11a-11k)이 적층되어 이루어진다. 상기 커버층(11a,11k)은 필요한 두께에 따라 각각 복수의 층으로 구성될 수 있다.
본 실시형태에서, 복수의 자성체층 중 커버층과 같은 일부(11a,11g,11k)를 제외한 자성체층(11b-11f, 11h-11j)에는 도체 패턴(12a-12h)과 도전성 비아(v)가 형성된다.
각 도체 패턴(12a-12h)은 도전성 비아(v)에 의해 접속되어 중첩된 위치에서 주회하는 코일부(12)를 형성한다.
상기 코일부(12)의 양단(I,O)은 각각 제1 및 제2 외부전극(31,32)에 연결될 수 있도록 인출된 형태를 갖는다.
한편, 후술하는 바와 같이 상기 코일부(12)는 복수의 자성체층(11g)으로 형성된 갭부(G)와 상기 갭부(G) 하부에 형성된 제1 코일부(L1)와 상부에 형성된 제2 코일부(L2)를 포함할 수 있다.
상기 본체(11)는 자성체 그린시트 상에 도체 패턴(12a-12h)을 인쇄하고, 상기 도체 패턴(12a-12h)이 형성된 자성체 그린시트를 적층한 후 소결하여 제조될 수 있다.
상기 본체(11)는 육면체 형상일 수 있다. 자성체 그린 시트를 적층한 후 칩 형상으로 소결할 때, 세라믹 분말의 소결 수축으로 인하여 상기 본체(11)의 외관은 완전한 직선을 가진 육면체 형상이 아닐 수 있다. 다만, 상기 본체(11)는 실질적으로 육면체 형상을 가진 것으로 볼 수 있다.
도 1의 제1 실시형태는 길이 방향이 폭이나 두께 방향보다 큰 직육면체 형상을 가진 적층 인덕터(10)이다.
한편, 본 발명의 제1 실시형태에 따른 적층 인덕터(10)의 사이즈는 외부 전극(31, 32)을 포함하여, 길이 및 폭이 각각 2.5±0.1mm 및 2.0±0.1mm(2520 사이즈)의 범위를 가질 수 있으며, 2520 사이즈 이하 또는 2520 사이즈 이상으로 형성될 수도 있다.
상기 자성체 층(11a-11k)은 Ni-Cu-Zn계, Ni-Cu-Zn-Mg계, Mn-Zn계 페라이트계 재료를 이용할 수 있으나, 반드시 이에 제한되는 것은 아니다.
한편, 상기 도체 패턴(12a-12h)은 은(Ag)을 주성분으로 하는 도전 페이스트를 소정 두께로 인쇄하여 형성될 수 있다. 상기 도체 패턴(12a-12h)은 길이 방향 양 단부에 형성되는 제1 및 제2 외부 전극(31, 32)에 전기적으로 연결될 수 있다.
상기 제1 및 제2 외부 전극(31, 32)은 상기 본체(11)의 길이 방향 양 단부에 형성되며, Cu, Ni, Sn, Ag 및 Pd 중에서 선택한 합금을 전기 도금하여 형성될 수 있으며, 재료는 특별히 이들로 제한되는 것은 아니다.
또한, 상기 제1 및 제2 외부 전극(31, 32)을 형성하는 방법도 도금에 한정되는 것은 아니며, 도전성 페이스트를 도포하여 형성할 수 있음은 물론이다.
상기 도체 패턴(12a-12h)은 상기 제1 및 제2 외부 전극(31, 32)과 전기적으로 접속되는 리드를 구비할 수 있다.
본 발명의 제1 실시형태에 따르면, 하나의 자성체층(11b) 상의 도체 패턴(12a)은 길이 방향의 도체 패턴과 폭 방향 도체 패턴을 포함한다. 상기 도체 패턴(12a)은 상부에 배치되는 다른 하나의 자성체층(11c) 상의 도체 패턴(12b)과 자성체 층(11c)에 형성되는 비아 전극으로 전기적으로 연결되어, 적층 방향으로 코일 패턴을 형성한다.
본 제1 실시형태의 코일 패턴은 모두 6.5회의 턴 수를 가지지만, 이에 한정되는 것은 아니다. 코일 패턴이 6.5회의 턴 수를 가지기 위해, 커버층을 이루는 상부 및 하부의 자성체 층(11a, 11k) 사이에 도체 패턴(12a~12h)이 형성된 자성체층(11b~11j)이 배치될 수 있다.
도 2는 도 1의 적층 인덕터를 길이 방향(L) 및 두께 방향(T)으로 절단한 A-A' 단면도이다.
도 2를 참조하면, 상기 코일부(12)는 복수의 자성체층(11g)으로 형성된 갭부(G)와 상기 갭부(G) 하부에 형성된 제1 코일부(L1)와 상부에 형성된 제2 코일부(L2)를 포함할 수 있다.
본 발명의 제1 실시형태에서 상기 제1 코일부(L1)는 제1 인덕터를 구성할 수 있으며, 상기 제2 코일부(L2)는 제2 인덕터를 구성할 수 있다.
상기 제1 코일부(L1)를 포함하는 제1 인덕터부와 상기 제2 코일부(L2)를 포함하는 제2 인덕터부는 직렬 연결될 수 있다.
상기 제1 코일부(L1)와 상기 제2 코일부(L2)의 중심 코어는 상기 본체(11)의 적층 방향에서 동일한 곳에 위치할 수 있으나, 반드시 이에 제한되는 것은 아니다.
상기 제1 코일부(L1)와 상기 제2 코일부(L2)의 중심 코어는 상기 도체 패턴(12a~12h)이 형성된 상기 자성체층(11b~11f, 11h~11j)을 적층한 경우 도체 패턴 내측의 자성체층 영역 중 중심부 영역을 의미할 수 있다.
또는, 상기 본체(11)의 길이-두께(L-T) 방향에서 상기 코일부의 중심축 영역을 의미할 수도 있다.
상기 제1 코일부(L1)의 두께를 AT1, 상기 갭부(G)의 두께를 GT 및 상기 제2 코일부(L2)의 두께를 AT2라 하면, GT×3 ≥ AT1 또는 GT×3 ≥ AT2를 만족할 수 있다.
상기 제1 코일부의 두께(AT1), 상기 갭부의 두께(GT) 및 상기 제2 코일부의 두께(AT2)가 GT×3 ≥ AT1 또는 GT×3 ≥ AT2를 만족하도록 조절함으로써, 종래 구조에 비하여 보다 넓은 주파수 영역에서 임피던스 (Impedance)의 저감 및 조절이 용이하며, 다양한 주파수대의 노이즈를 제거할 수 있다.
상기 갭부의 두께(GT)의 3배 값이 상기 제1 코일부의 두께(AT1) 또는 상기 제2 코일부의 두께(AT2) 미만일 경우에는 임피던스 (Impedance)의 저감의 효과가 없어 보다 넓은 주파수 영역에서 노이즈 제거 효과가 낮을 수 있다.
더 나아가, 상기 제1 코일부의 두께(AT1), 상기 갭부의 두께(GT) 및 상기 제2 코일부의 두께(AT2)는 GT×3 ≥ AT1 및 GT×3 ≥ AT2를 만족함으로써, 보다 넓은 주파수 영역에서 임피던스 (Impedance)의 저감 및 다양한 주파수대의 노이즈 제거 효과가 보다 우수할 수 있다.
본 발명의 제1 실시형태에서, 상기 제1 코일부(L1)의 두께(AT1)는 상기 제2 코일부(L2)의 두께(AT2) 이상일 수 있으나, 반드시 이에 제한되는 것은 아니며 다양한 형태가 가능하다.
본 발명의 제1 실시형태에서, 상기 제1 코일부(L1)와 상기 제2 코일부(L2)의 회전 방향은 동일할 수 있으며, 한편 상기 제1 코일부(L1)와 상기 제2 코일부(L2)의 회전 방향은 반대일 수도 있다.
상기 제1 코일부(L1)와 상기 제2 코일부(L2)의 회전 방향이 반대인 경우에는 자속 방향이 서로 반대로 형성되어 상호 인덕턴스로 인한 전류의 발생을 막을 수 있다.
도 4는 본 발명의 제2 실시형태에 따른 적층 인덕터의 사시도이다.
도 5는 도 4의 B-B' 단면도이다.
도 6은 도 4에 도시된 적층 인덕터 구조를 설명하기 위한 분해 사시도이다.
도 4 내지 도 6을 참조하면, 본 발명의 제2 실시형태에 따른 적층 인덕터(100)는 복수의 자성체층(111a~111k)이 적층된 본체(111); 상기 복수의 자성체층에 형성된 복수의 도체 패턴(112a~112h)과 복수의 도전성 비아(v)를 갖는 코일부(112); 상기 본체(111)의 외부면에 형성되어 상기 코일부(112)의 양단에 각각 연결된 제1 및 제2 외부전극(131, 132); 및 상기 코일부(112)는 복수의 자성체층(111g)으로 형성된 갭부(G)와 상기 갭부(G) 하부에 형성된 제1 코일부(L1)와 상부에 형성된 제2 코일부(L2)를 포함하며, 상기 본체(11)의 길이-두께 방향 단면에 있어서, 상기 제1 코일부(L1)의 패턴 사이 간격을 B1, 상기 갭부(G)의 두께를 GT 및 상기 제2 코일부(L2)의 패턴 사이 간격을 B2라 하면, GT×3 ≥ B1 또는 GT×3 ≥ B2를 만족할 수 있다.
본 발명의 제2 실시형태에 따르면, 상기와 같이 제1 코일부(L1)의 패턴 사이 간격(B1), 상기 갭부의 두께(GT) 및 상기 제2 코일부(L2)의 패턴 사이 간격(B2)이 GT×3 ≥ B1 또는 GT×3 ≥ B2를 만족하도록 조절함으로써, 종래 구조에 비하여 보다 넓은 주파수 영역에서 임피던스 (Impedance)의 저감 및 조절이 용이하며, 다양한 주파수대의 노이즈를 제거할 수 있다.
상기 갭부의 두께(GT)의 3배 값이 상기 제1 코일부(L1)의 패턴 사이 간격(B1) 또는 상기 제2 코일부(L2)의 패턴 사이 간격(B2) 미만일 경우에는 임피던스 (Impedance)의 저감의 효과가 없어 보다 넓은 주파수 영역에서 노이즈 제거 효과가 낮을 수 있다.
더 나아가, 상기 제1 코일부(L1)의 패턴 사이 간격(B1), 상기 갭부의 두께(GT) 및 상기 제2 코일부(L2)의 패턴 사이 간격(B2)은 GT×3 ≥ B1 및 GT×3 ≥ B2를 만족함으로써, 보다 넓은 주파수 영역에서 임피던스 (Impedance)의 저감 및 다양한 주파수대의 노이즈 제거 효과가 보다 우수할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 코일부(L1)의 두께를 AT1, 상기 갭부의 두께를 GT 및 상기 제2 코일부(L2)의 두께를 AT2라 하면, GT×3 ≥ AT1 또는 GT×3 ≥ AT2를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 코일부(L1)의 두께(AT1), 상기 갭부의 두께(GT) 및 상기 제2 코일부(L2)의 두께(AT2)는 GT×3 ≥ AT1 및 GT×3 ≥ AT2를 만족할 수 있다.
상기 제1 코일부(L1)의 두께(AT1), 상기 갭부의 두께(GT) 및 상기 제2 코일부(L2)의 두께(AT2)가 상기 식을 만족함으로써, 보다 넓은 주파수 영역에서 임피던스 (Impedance)의 저감 및 다양한 주파수대의 노이즈 제거 효과가 우수할 수 있으며, 상기의 특징은 본 발명의 제1 실시형태의 특징과 동일하므로 여기서는 자세한 설명을 생략하도록 한다.
본 발명의 일 실시 예에서, 상기 제1 코일부(L1)의 두께(AT1)는 상기 제2 코일부(L2)의 두께(AT2) 이상일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 코일부(L1)와 상기 제2 코일부(L2)의 중심 코어는 상기 본체의 적층 방향에서 동일한 곳에 위치할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 코일부(L1)와 상기 제2 코일부(L2)의 회전 방향은 동일할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 코일부(L1)와 상기 제2 코일부(L2)의 회전 방향은 반대일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 코일부(L1)를 포함하는 제1 인덕터부와 상기 제2 코일부(L2)를 포함하는 제2 인덕터부는 직렬 연결될 수 있다.
그 외 본 발명의 제2 실시형태에 따른 적층 인덕터의 특징은 상술한 본 발명의 제1 실시형태에 따른 적층 인덕터의 특징과 동일하므로 그 설명을 생략하도록 한다.
적층 세라믹 커패시터의 실장 기판
도 7은 도 1의 적층 인덕터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 7을 참조하면, 본 실시 형태에 따른 적층 인덕터(10)의 실장 기판(200)은 적층 인덕터(10)가 수평하도록 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)을 포함한다.
이때, 상기 적층 인덕터(10)는 제1 및 제2 외부 전극(31, 32)이 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더링(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
상기의 설명을 제외하고 상술한 본 발명의 제1 실시형태에 따른 적층 인덕터의 특징과 중복되는 설명은 여기서 생략하도록 한다.
도 8은 본 발명의 실시예와 비교예의 임피던스를 비교한 그래프이다.
도 8을 참조하면, 본 발명의 일 실시형태에 따른 적층 인덕터는 종래의 적층 인덕터인 비교예에 비하여 보다 넓은 주파수 영역에서 임피던스(Impedance)가 평탄한 형상을 가지며, 임피던스(Impedance)의 저감 효과가 있음을 알 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
10, 100; 적층 인덕터 11, 110; 본체
11a-11k, 111a-111k; 자성체층 12, 112; 코일부
12a~12h, 112a~112h; 도체 패턴
31, 32, 131, 132; 제1 및 제2 외부전극
L1; 제1 코일부 L2; 제2 코일부
G; 갭부
200; 실장 기판 210; 인쇄회로기판
221, 222; 제1 및 제2 전극 패드
230; 솔더링

Claims (17)

  1. 복수의 자성체층이 적층된 본체;
    상기 복수의 자성체층에 형성된 복수의 도체 패턴과 복수의 도전성 비아를 갖는 코일부; 및
    상기 본체의 외부면에 형성되어 상기 코일부의 양단에 각각 연결된 제1 및 제2 외부전극;을 포함하며,
    상기 코일부는, 복수의 자성체층으로 형성된 갭부와, 상기 갭부 하부 및 상부에 각각 형성되어 서로 연결된 제1 및 제2 코일부를 포함하며,
    상기 제1 코일부의 두께를 AT1, 상기 갭부의 두께를 GT 및 상기 제2 코일부의 두께를 AT2라 하면, GT×3 ≥ AT1 또는 GT×3 ≥ AT2를 만족하고,
    상기 제1 코일부 및 상기 제2 코일부 각각은, 상기 복수의 자성체층 중 적어도 2층 이상의 자성체층 각각에 형성된 상기 복수의 도체 패턴이 상기 복수의 도전성 비아로 서로 연결되어 형성되고,
    상기 제1 외부전극, 상기 코일부 및 상기 제2 외부전극을 순차적으로 거치는 전기적 경로를 따를 때 상기 제1 코일부와 상기 제2 코일부는 회전 방향이 서로 상이한, 적층 인덕터.
  2. 제1 항에 있어서,
    상기 제1 코일부의 두께(AT1), 상기 갭부의 두께(GT) 및 상기 제2 코일부의 두께(AT2)는 GT×3 ≥ AT1 및 GT×3 ≥ AT2를 만족하는 적층 인덕터.
  3. 제1 항에 있어서,
    상기 제1 코일부의 두께(AT1)는 상기 제2 코일부의 두께(AT2) 이상인 것을 특징으로 하는 적층 인덕터.
  4. 제1 항에 있어서,
    상기 제1 코일부와 상기 제2 코일부의 중심 코어는 상기 본체의 적층 방향에서 동일한 곳에 위치하는 적층 인덕터.
  5. 삭제
  6. 삭제
  7. 제1 항에 있어서,
    상기 제1 코일부를 포함하는 제1 인덕터부와 상기 제2 코일부를 포함하는 제2 인덕터부는 직렬 연결되는 적층 인덕터.
  8. 복수의 자성체층이 적층된 본체;
    상기 복수의 자성체층에 형성된 복수의 도체 패턴과 복수의 도전성 비아를 갖는 코일부; 및
    상기 본체의 외부면에 형성되어 상기 코일부의 양단에 각각 연결된 제1 및 제2 외부전극;을 포함하며,
    상기 코일부는, 복수의 자성체층으로 형성된 갭부와, 상기 갭부 하부 및 상부에 각각 형성되어 서로 연결된 제1 및 제2 코일부를 포함하며,
    상기 본체의 길이-두께 방향 단면에 있어서, 상기 제1 코일부의 패턴 사이 간격을 B1, 상기 갭부의 두께를 GT 및 상기 제2 코일부의 패턴 사이 간격을 B2라 하면, GT×3 ≥ B1 또는 GT×3 ≥ B2를 만족하고,
    상기 제1 코일부의 두께를 AT1, 상기 갭부의 두께를 GT 및 상기 제2 코일부의 두께를 AT2라 하면, GT×3 ≥ AT1 또는 GT×3 ≥ AT2를 만족하고,
    상기 제1 코일부 및 상기 제2 코일부 각각은, 상기 복수의 자성체층 중 적어도 2층 이상의 자성체층 각각에 형성된 상기 복수의 도체 패턴이 상기 복수의 도전성 비아로 서로 연결되어 형성되고,
    상기 제1 외부전극, 상기 코일부 및 상기 제2 외부전극을 순차적으로 거치는 전기적 경로를 따를 때 상기 제1 코일부와 상기 제2 코일부는 회전 방향이 서로 상이한, 적층 인덕터.
  9. 제8 항에 있어서,
    상기 제1 코일부의 패턴 사이 간격(B1), 상기 갭부의 두께(GT) 및 상기 제2 코일부의 패턴 사이 간격(B2)은 GT×3 ≥ B1 및 GT×3 ≥ B2를 만족하는 적층 인덕터.
  10. 삭제
  11. 제8 항에 있어서,
    상기 제1 코일부의 두께(AT1), 상기 갭부의 두께(GT) 및 상기 제2 코일부의 두께(AT2)는 GT×3 ≥ AT1 및 GT×3 ≥ AT2를 만족하는 적층 인덕터.
  12. 제8 항에 있어서,
    상기 제1 코일부의 두께(AT1)는 상기 제2 코일부의 두께(AT2) 이상인 것을 특징으로 하는 적층 인덕터.
  13. 제8 항에 있어서,
    상기 제1 코일부와 상기 제2 코일부의 중심 코어는 상기 본체의 적층 방향에서 동일한 곳에 위치하는 적층 인덕터.
  14. 삭제
  15. 삭제
  16. 제8 항에 있어서,
    상기 제1 코일부를 포함하는 제1 인덕터부와 상기 제2 코일부를 포함하는 제2 인덕터부는 직렬 연결되는 적층 인덕터.
  17. 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판 위에 설치된 상기 제1항 또는 제8항의 적층 인덕터;를 포함하는 적층 인덕터의 실장 기판.
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