JP5582037B2 - 不揮発ロジック回路 - Google Patents
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Description
図1は、本発明の実施の形態に係る不揮発ロジック回路の原理を示す模式図である。この不揮発ロジック回路は、複数の入力部と、コントロール部と、出力部とを具備している。複数の入力部(この図では2個の場合を例示)は、垂直磁気異方性を有し、磁化状態が変化可能な強磁性層を含む。コントロール部は、強磁性層を含む(この図では面内磁気異方性の場合を例示)。出力部は、複数の入力部及びコントロール部の近傍に設けられ、磁化状態が変化可能な磁気トンネル結合素子を含む。複数の入力部の各々の磁化状態は、入力データに対応して変化する。出力部の磁気トンネル結合素子の磁化状態は、複数の入力部及びコントロール部の磁化状態に対応して変化する。すなわち、出力部の磁気トンネル結合素子の磁化状態は、複数の入力部及びコントロール部の磁化状態に対応して変動する漏洩磁界(H1、H2、H0)により変化する。この磁化状態の変化した磁気トンネル結合の抵抗値を検知することで、入力データに対応した出力データを得ることができる。この場合、コントロール部、複数の入力部及び出力部が論理素子とメモリとを兼ね備えた素子を構成している。以下、本発明の不揮発ロジック回路の実施の形態について詳細に説明する。
1.不揮発ロジック回路の基本構成
以下、本発明の第1の実施の形態に係る不揮発ロジック回路の基本構成について説明する。図2Aは、本発明の第1の実施の形態に係る不揮発ロジック回路の構成を示す断面図である。不揮発ロジック回路1は、入力部3、4と、出力部2と、コントロール部5とを具備している。
中間層32は、ピン層31と記憶層A33との間に設けられた非磁性膜である。
バリア層22は、リファレンス層21とセンス層23との間に設けられた絶縁膜である。
次に、本発明の第1の実施の形態に係る不揮発ロジック回路の取り得る磁化状態について説明する。図3A〜図3Hは、本発明の第1の実施の形態に係る不揮発ロジック回路の磁化状態の例を示す断面図である。まず、図3A〜図3Dについて説明する。ただし、以下の説明において、図3A〜図3Dに示す状態を、それぞれ状態α1〜状態α4と呼ぶことにする。状態α1〜状態α4は、コントロール部5のバイアス層53の磁化の向きが+x方向である。
次に、本発明の第1の実施の形態に係る不揮発ロジック回路の動作原理について説明する。
図5は、本発明の第1の実施の形態に係るセンス層の磁化のx成分と合成磁界のx方向成分との関係を示すグラフである。縦軸はセンス層23の磁化Mのx方向成分Mx、横軸は合成磁界Hsのx方向成分Hsxをそれぞれ示す。磁界±Hkは、センス層23の飽和磁界を示している。既述のように、合成磁界Hsに応じて、センス層23の磁化Mはx方向成分Mxを有するようになる。そのMxは、図に示されるように、合成磁界Hsのx方向成分Hsxが−Hk≦Hsx≦+Hkとなる範囲において、そのHsxに概ね正比例する。そして、Mxは、その範囲において、Mx0(=−Mx1)≦Hsx≦Mx1を取る。したがって、一つのHsxに対応して、一つのMxを割り当てることができる。すなわち、印加されるHsxに対応して、一つのデータをセンス層23に書き込むことができる。
MTJ抵抗=R1: Hsx<−Hk
MTJ抵抗=(R0−R1)・Hsx/2Hk+(R0+R1)/2: −Hk<Hsx<+Hk
MTJ抵抗=R0: Hsx>+Hk
したがって、Hsxを−Hk<Hsx<+Hkの範囲に設定することで、一つのHsxに対応して、一つMTJ抵抗を割り当てることができる。それにより、印加されるHsxに対応してセンス層23に書き込まれたデータを、MTJ抵抗の値として読み出すことができる。
Hsx=記憶層A33からの漏洩磁界Hst1
+記憶層B43からの漏洩磁界Hst2
+バイアス層53からの漏洩磁界Hcontrol
ここで、記憶層A33、記憶層B43からの漏洩磁界(x方向成分)の大きさをいずれもsとし、バイアス層53からの漏洩磁界(x方向成分)の大きさをbとする。そのとき、図3A〜図3Dに示す状態α1〜状態α4については、記憶層A及び記憶層B43の磁化方向と、バイアス層53の磁化方向と、合成磁界Hsxとの関係は図7Aに示すようになる。図3E〜図3Hに示す状態β1〜状態β4については図7Bのようになる。
次に、本発明の第1の実施の形態に係る不揮発ロジック回路1のデータ入出力原理について説明する。不揮発ロジック回路1に対するデータの入力は、コントロール部5、入力部3、4のGMR素子(又はTMR素子)に対してデータを書き込むことで行う。一方、不揮発ロジック回路1からのデータの出力は、出力部2のTMR素子のデータの読み出しにより行う。以下詳細に説明する。
図10は、本発明の第1の実施の形態におけるデータの書き込み原理を説明する断面図である。コントロール部5は、不揮発ロジック回路1の動作前に、事前に制御データが書き込まれる。その制御データが書き込まれることにより、不揮発ロジック回路1をNAND回路(図3A〜図3D、図7A、図9A)及びNOR回路(図3E〜図3H、図7B、図9B)のいずれか一方に設定することができる。一方、入力部3、4は、不揮発ロジック回路1の動作時に、それぞれ第1入力データ及び第2入力データを供給される。
図11は、本発明の第1の実施の形態におけるデータの読み出し原理を説明する断面図である。出力部2は、TMR素子である。図3A〜図3Hで説明したように、出力部2は、入力部3、4及びコントロール部5からの漏洩磁界(合成磁界Hs)により、入力部3、4及びコントロール部5の磁化状態の組み合わせに対応した磁化状態に変化している。すなわち、出力部2のセンス層23の磁化は、制御データ、第1入力データ及び第2入力データの組み合わせに対応した向きに変化している。その結果、出力部2のMTJ抵抗は、制御データ、第1入力データ及び第2入力データの組み合わせに対応した値になっている。この状態において、共通端子(Com)66と出力端子(Out)67との間に読み出し電流IRを印加することにより、そのMTJ抵抗の値を読み出すことができる。読出し電流IRの向きは特に問わない。そのMTJ抵抗は、本不揮発ロジック回路1の出力データとなる。なお、図示されないが、出力端子(Out)67の先は、書込み電流IWの場合と読み出し電流IRの場合とで異なる。
続いて、不揮発ロジック回路を用いた論理ゲートについて説明する。
図12は、本発明の第1の実施の形態における論理ゲートの一例を示すブロック図である。論理ゲート80は、制御回路81、不揮発ロジック回路1、MTJ参照素子83、及び比較器82を備える。
次に、本発明の第1の実施の形態に係る不揮発ロジック回路の動作方法について説明する。
制御回路81は、不揮発ロジック回路1の動作前に、コントロール部5に制御データを書き込む(ステップS1)。すなわち、制御端子(Control)65と出力端子(Out)67との間に書き込み電流Iwを印加する。書き込み電流Iwは、書き込みたい制御データ(バイアス層53に磁化の向き)に対応した向きに流す。この動作により、不揮発ロジック回路1を所望の論理回路(例示:NAND回路、NOR回路)として設定することができる。
本発明の第2の実施の形態に係る不揮発ロジック回路について説明する。図14は、本発明の第2の実施の形態に係る不揮発ロジック回路の構成を示す断面図である。不揮発ロジック回路1は、入力部3、4と、出力部2と、コントロール部5とを具備している。この不揮発ロジック回路1は、メタル層6が入力部4と接続していない点で第1の実施の形態の不揮発ロジック回路1と異なる。それに伴い、入力部4用に、他のメタル層8及び共通端子(Com2)68が更に設けられている。
本発明の第3の実施の形態に係る不揮発ロジック回路について説明する。図15は、本発明の第3の実施の形態に係る不揮発ロジック回路の構成を示す斜視図である。不揮発ロジック回路1は、入力部3、4と、出力部2と、コントロール部5とを具備している。この不揮発ロジック回路1は、入力部3、4がy方向に延伸する磁壁移動型の磁気記録層で構成されている点で第1の実施の形態の不揮発ロジック回路1と異なる。
また、この場合も、第2の実施の形態と同様に、入力部3、4に電流を供給する端子が互いに独立している。すなわち、入力部3に第1入力データを書き込む動作と、入力部4に第2入力データを書き込む動作とを同時に行うことが出来る。それにより、その動作を高速にすることが出来る。
本発明の第4の実施の形態に係る不揮発ロジック回路について説明する。図18は、本発明の第4の実施の形態に係る不揮発ロジック回路の構成を示す斜視図である。不揮発ロジック回路1は、入力部3、4と、出力部2と、他の入力部5、9とを具備している。この不揮発ロジック回路1は、出力部2の上部に入力部5、9を有している点で、出力部2の上部にコントロール部5を有している第1の実施の形態と異なる。すなわち、本実施の形態の不揮発ロジック回路1は4入力である点で、第1の実施の形態の2入力の不揮発ロジック回路1と異なる。
1.不揮発ロジック回路の基本構成
以下、本発明の第5の実施の形態に係る不揮発ロジック回路の基本構成について説明する。図20Aは、本発明の第5の実施の形態に係る不揮発ロジック回路の構成を示す斜視図である。図20Bは、本発明の第5の実施の形態に係る不揮発ロジック回路の構成を示す断面図である。不揮発ロジック回路301は、入力部303、304と、出力部302a、302bと、コントロール部305と、導体層306と、プラグ308とを具備している。
次に、本発明の第5の実施の形態に係る不揮発ロジック回路の動作原理について説明する。
入力部303の入力データ(「A」)は「0」であり、記憶層A333の磁化の向き(「a」)は、−z方向である。入力部304の入力データ(「B」)は「0」であり、記憶層B343の磁化の向き(「b」)は、−z方向である。コントロール部305の制御データは「0」であり、バイアス層353の磁化の向き(「l」)は−z方向である。このとき、出力部302aのセンス層323aには、入力部303による−x方向成分を有する磁界(漏洩磁界)と、コントロール部305による+x方向成分を有する磁界(漏洩磁界)とが印加される。その結果、出力部302aのセンス層323aの磁化の向き(「p」)は、両磁界が概ね打ち消し合うため、磁化容易軸方向である+y方向になる。同様に、このとき、出力部302bのセンス層323bには、入力部304による+x方向成分を有する磁界(漏洩磁界)と、コントロール部305による−x方向成分を有する磁界(漏洩磁界)とが印加される。その結果、出力部302bのセンス層323bの磁化の向き(「q」)は、両磁界が概ね打ち消し合うため、磁化容易軸方向である+y方向になる。その結果、出力部302aのリファレンス層321aとセンス層323aの磁化方向は平行になり、出力部302aのMTJは低抵抗となる。同様に、出力部302bのリファレンス層321bとセンス層323bの磁化方向は平行になり、出力部302bのMTJは低抵抗となる。この両出力部が低抵抗である場合の出力データ(「out」)を「1」と設定する。
入力部303の入力データは「0」であり、記憶層A333の磁化の向きは、−z方向である。入力部304の入力データは「1」であり、記憶層B343の磁化の向きは、+z方向である。コントロール部305の制御データは「0」であり、バイアス層353の磁化の向きは−z方向である。このとき、出力部302aのセンス層323aには、入力部303による−x方向成分を有する磁界と、コントロール部305による+x方向成分を有する磁界とが印加される。その結果、出力部302aのセンス層323aの磁化の向きは、両磁界が概ね打ち消し合うため、磁化容易軸方向である+y方向になる。一方、このとき、出力部302bのセンス層323bには、入力部304による−x方向成分を有する磁界と、コントロール部305による−x方向成分を有する磁界とが印加される。その結果、出力部302bのセンス層323bの磁化の向きは、両磁界が概ね強め合うため、両磁界と略平行な−x方向になる。その結果、出力部302aのリファレンス層321aとセンス層323aの磁化方向は平行になり、出力部302aのMTJは低抵抗となる。一方、出力部302bのリファレンス層321bとセンス層323bの磁化方向は互いに90度ずれた状態になり、出力部302bのMTJは平行な場合と比較して高抵抗となる。この両出力部の少なくとも一方が低抵抗でない場合の出力データを「0」と設定する。
入力部303の入力データは「1」であり、記憶層A333の磁化の向きは、+z方向である。入力部304の入力データは「0」であり、記憶層B343の磁化の向きは、−z方向である。コントロール部305の制御データは「0」であり、バイアス層353の磁化の向きは−z方向である。このとき、出力部302aのセンス層323aには、入力部303による+x方向成分を有する磁界と、コントロール部305による+x方向成分を有する磁界とが印加される。その結果、出力部302aのセンス層323aの磁化の向きは、両磁界が概ね強め合うため、両磁界と略平行な+x方向になる。一方、このとき、出力部302bのセンス層323bには、入力部304による+x方向成分を有する磁界と、コントロール部305による−x方向成分を有する磁界とが印加される。その結果、出力部302bのセンス層323bの磁化の向きは、両磁界が概ね打ち消し合うため、磁化容易軸方向である+y方向になる。その結果、出力部302aのリファレンス層321aとセンス層323aの磁化方向は互いに90度ずれた状態になり、出力部302aのMTJは平行な場合と比較して高抵抗となる。一方、出力部302bのリファレンス層321bとセンス層323bの磁化方向は平行になり、出力部302bのMTJは低抵抗となる。この両出力部の少なくとも一方が低抵抗でない場合の出力データを「0」と設定する。
入力部303の入力データは「1」であり、記憶層A333の磁化の向きは、+z方向である。入力部304の入力データは「1」であり、記憶層B343の磁化の向きは、−z方向である。コントロール部305の制御データは「0」であり、バイアス層353の磁化の向きは−z方向である。このとき、出力部302aのセンス層323aには、入力部303による+x方向成分を有する磁界と、コントロール部305による+x方向成分を有する磁界とが印加される。その結果、出力部302aのセンス層323aの磁化の向きは、両磁界が概ね強め合うため、両磁界と略平行な+x方向になる。同様に、このとき、出力部302bのセンス層323bには、入力部304による−x方向成分を有する磁界と、コントロール部305による−x方向成分を有する磁界とが印加される。その結果、出力部302bのセンス層323bの磁化の向きは、両磁界が概ね強め合うため、両磁界と略平行な−x方向になる。その結果、出力部302aのリファレンス層321aとセンス層323aの磁化方向は互いに90度ずれた状態になり、出力部302aのMTJは平行な場合と比較して高抵抗となる。同様に、出力部302bのリファレンス層321bとセンス層323bの磁化方向は互いに90度ずれた状態になり、出力部302bのMTJは平行な場合と比較して高抵抗となる。この両出力部の少なくとも一方が低抵抗でない場合の出力データを「0」と設定する。
入力部303の入力データ(「A」)は「0」であり、記憶層A333の磁化の向き(「a」)は、−z方向である。入力部304の入力データ(「B」)は「0」であり、記憶層B343の磁化の向き(「b」)は、−z方向である。コントロール部305の制御データは「1」であり、バイアス層353の磁化の向き(「l」)は+z方向である。このとき、出力部302aのセンス層323aには、入力部303による−x方向成分を有する磁界(漏洩磁界)と、コントロール部305による−x方向成分を有する磁界(漏洩磁界)とが印加される。その結果、出力部302aのセンス層323aの磁化の向き(「p」)は、両磁界が概ね強め合うため、両磁界と略平行な−x方向になる。同様に、このとき、出力部302bのセンス層323bには、入力部304による+x方向成分を有する磁界(漏洩磁界)と、コントロール部305による+x方向成分を有する磁界(漏洩磁界)とが印加される。その結果、出力部302bのセンス層323bの磁化の向き(「q」)は、両磁界が概ね強め合うため、両磁界と略平行な+x方向になる。その結果、出力部302aのリファレンス層321aとセンス層323aの磁化方向は互いに90度ずれた状態になり、出力部302aのMTJは平行な場合と比較して高抵抗となる。同様に、出力部302bのリファレンス層321bとセンス層323bの磁化方向は互いに90度ずれた状態になり、出力部302bのMTJは平行な場合と比較して高抵抗となる。この両出力部の少なくとも一方が低抵抗でない場合の出力データ(「out」)を「0」と設定する。
入力部303の入力データは「0」であり、記憶層A333の磁化の向きは、−z方向である。入力部304の入力データは「1」であり、記憶層B343の磁化の向きは、+z方向である。コントロール部305の制御データは「1」であり、バイアス層353の磁化の向きは+z方向である。このとき、出力部302aのセンス層323aには、入力部303による−x方向成分を有する磁界と、コントロール部305による−x方向成分を有する磁界とが印加される。その結果、出力部302aのセンス層323aの磁化の向きは、両磁界が概ね強め合うため、両磁界と略平行な−x方向になる。一方、このとき、出力部302bのセンス層323bには、入力部304による−x方向成分を有する磁界と、コントロール部305による+x方向成分を有する磁界とが印加される。その結果、出力部302bのセンス層323bの磁化の向きは、両磁界が概ね打ち消し合うため、磁化容易軸方向の+y方向になる。その結果、出力部302aのリファレンス層321aとセンス層323aの磁化方向は互いに90度ずれた状態になり、出力部302aのMTJは平行な場合と比較して高抵抗となる。一方、出力部302bのリファレンス層321bとセンス層323bの磁化方向は平行になり、出力部302bのMTJは低抵抗となる。この両出力部の少なくとも一方が低抵抗でない場合の出力データを「0」と設定する。
入力部303の入力データは「1」であり、記憶層A333の磁化の向きは+z方向である。入力部304の入力データは「0」であり、記憶層B343の磁化の向きは、−z方向である。コントロール部305の制御データは「1」であり、バイアス層353の磁化の向きは+z方向である。このとき、出力部302aのセンス層323aには、入力部303による+x方向成分を有する磁界と、コントロール部305による−x方向成分を有する磁界とが印加される。その結果、出力部302aのセンス層323aの磁化の向きは、両磁界が概ね打ち消し合うため、磁化容易軸方向の+y方向になる。一方、このとき、出力部302bのセンス層323bには、入力部304による+x方向成分を有する磁界と、コントロール部305による+x方向成分を有する磁界とが印加される。その結果、出力部302bのセンス層323bの磁化の向きは、両磁界が概ね強め合うため、両磁界と略平行な+x方向になる。その結果、出力部302aのリファレンス層321aとセンス層323aの磁化方向は平行になり、出力部302aのMTJは低抵抗となる。一方、出力部302bのリファレンス層321bとセンス層323bの磁化方向は互いに90度ずれた状態になり、出力部302bのMTJは平行な場合と比較して高抵抗となる。この両出力部の少なくとも一方が低抵抗でない場合の出力データを「0」と設定する。
入力部303の入力データは「1」であり、記憶層A333の磁化の向きは+z方向である。入力部304の入力データは「1」であり、記憶層B343の磁化の向きは、+z方向である。コントロール部305の制御データは「1」であり、バイアス層353の磁化の向きは+z方向である。このとき、出力部302aのセンス層323aには、入力部303による+x方向成分を有する磁界と、コントロール部305による−x方向成分を有する磁界とが印加される。その結果、出力部302aのセンス層323aの磁化の向きは、両磁界が概ね打ち消し合うため、磁化容易軸方向の+y方向になる。同様に、このとき、出力部302bのセンス層323bには、入力部304による−x方向成分を有する磁界と、コントロール部305による+x方向成分を有する磁界とが印加される。その結果、出力部302bのセンス層323bの磁化の向きは、両磁界が概ね打ち消し合うため、磁化容易軸方向の+y方向になる。その結果、出力部302aのリファレンス層321aとセンス層323aの磁化方向は平行になり、出力部302aのMTJは低抵抗となる。同様に、出力部302bのリファレンス層321bとセンス層323bの磁化方向は平行になり、出力部302bのMTJは低抵抗となる。この両出力部が低抵抗である場合の出力データを「1」と設定する。
次に、本発明の第5の実施の形態に係る不揮発ロジック回路のデータ入出力原理について説明する。不揮発ロジック回路301に対するデータの入力は、コントロール部305、入力部303、304のGMR素子(又はTMR素子)に対してデータを書き込むことで行う。一方、不揮発ロジック回路301からのデータの出力は、出力部302a、302bのTMR素子のデータの読み出しにより行う。以下詳細に説明する。
続いて、本発明の第5の実施の形態に係る不揮発ロジック回路を用いた論理ゲートの構成及び動作について説明する。図22は、本発明の第5の実施の形態における論理ゲートの一例を示すブロック図である。論理ゲート380は、制御回路381、不揮発ロジック回路301、MTJ参照素子383、及び比較器382を備える。
以下、本発明の第6の実施の形態に係る不揮発ロジック回路について説明する。図27は、本発明の実施の形態に係る不揮発ロジック回路の原理を示す模式図である。この不揮発ロジック回路は、一つの入力部と、コントロール部と、出力部とを具備している。入力部及びコントロール部は、垂直磁気異方性を有し、磁化状態が変化可能な強磁性層を含む。出力部は、入力部及びコントロール部の近傍に設けられ、磁化状態が変化可能な磁気トンネル結合素子を含む。入力部の磁化状態は、入力データに対応して変化する。出力部の磁気トンネル結合素子の磁化状態は、入力部及びコントロール部の磁化状態に対応して変化する。すなわち、出力部の磁気トンネル結合素子の磁化状態は、入力部及びコントロール部の磁化状態に対応して変動する漏洩磁界(H1、H0)により変化する。この磁化状態の変化した磁気トンネル結合の抵抗値を検知することで、入力データに対応した出力データを得ることができる。この場合、コントロール部、入力部及び出力部が論理素子とメモリとを兼ね備えた素子を構成している。
以下、本発明の第6の実施の形態に係る不揮発ロジック回路の基本構成について説明する。図28Aは、本発明の第6の実施の形態に係る不揮発ロジック回路の構成を示す斜視図である。図28Bは、本発明の第6の実施の形態に係る不揮発ロジック回路の構成を示す断面図である。不揮発ロジック回路401は、入力部403と、出力部402と、コントロール部405と、導体層406と、プラグ408とを具備している。
次に、本発明の第6の実施の形態に係る不揮発ロジック回路の動作原理について説明する。
入力部403の入力データ(「A」)は「0」であり、記憶層A433の磁化の向き(「a」)は、−z方向である。コントロール部405の制御データは「0」であり、バイアス層453の磁化の向き(「l」)は+z方向である。このとき、出力部402のセンス層423には、入力部403による−x方向成分を有する磁界(漏洩磁界)と、コントロール部405による−x方向成分を有する磁界(漏洩磁界)とが印加される。その結果、出力部402のセンス層423の磁化の向き(「r」)は、両磁界が強め合うため、両磁界と略平行な−x方向になる。その結果、出力部402のリファレンス層421とセンス層423の磁化方向は互いに90度ずれた状態になり、出力部402のMTJは平行な場合と比較して高抵抗となる。この出力部402が高抵抗である場合の出力データ(「out」)を「0」と設定する。
入力部403の入力データは「1」であり、記憶層A433の磁化の向きは、+z方向である。コントロール部405の制御データは「0」であり、バイアス層453の磁化の向きは+z方向である。このとき、出力部402のセンス層423には、入力部403による+x方向成分を有する磁界と、コントロール部405による−x方向成分を有する磁界とが印加される。その結果、出力部402のセンス層423の磁化の向きは、両磁界が概ね打ち消し合うため、磁化容易軸方向である+y方向になる。その結果、出力部402のリファレンス層421とセンス層423の磁化方向は平行になり、出力部402のMTJは低抵抗となる。この出力部402が低抵抗である場合の出力データを「1」と設定する。
入力部403の入力データ(「A」)は「0」であり、記憶層A433の磁化の向き(「a」)は、−z方向である。コントロール部405の制御データは「1」であり、バイアス層453の磁化の向き(「l」)は−z方向である。このとき、出力部402のセンス層423には、入力部403による−x方向成分を有する磁界(漏洩磁界)と、コントロール部405による+x方向成分を有する磁界(漏洩磁界)とが印加される。その結果、出力部402のセンス層423の磁化の向き(「r」)は、両磁界が概ね打ち消し合うため、磁化容易軸方向の+y方向になる。その結果、出力部402のリファレンス層421とセンス層423の磁化方向は平行になり、出力部402のMTJは低抵抗となる。この出力部402が低抵抗である場合の出力データ(「out」)を「1」と設定する。
入力部403の入力データは「1」であり、記憶層A433の磁化の向きは、+z方向である。コントロール部405の制御データは「1」であり、バイアス層453の磁化の向きは−z方向である。このとき、出力部402のセンス層423には、入力部403による+x方向成分を有する磁界と、コントロール部405による+x方向成分を有する磁界とが印加される。その結果、出力部402のセンス層423の磁化の向きは、両磁界が概ね強め合うため、両磁界と略平行な+x方向になる。その結果、出力部402のリファレンス層421とセンス層423の磁化方向は互いに90度ずれた状態になり、出力部402のMTJは平行な場合と比較して高抵抗となる。この出力部402が高抵抗である場合の出力データを「0」と設定する。
次に、本発明の第6の実施の形態に係る不揮発ロジック回路のデータ入出力原理について説明する。不揮発ロジック回路401に対するデータの入力は、コントロール部405、入力部403のGMR素子(又はTMR素子)に対してデータを書き込むことで行う。一方、不揮発ロジック回路401からのデータの出力は、出力部402のTMR素子のデータの読み出しにより行う。本データ入出力原理における、それらデータの書き込み及び読み出しについては、不揮発ロジック回路301(第5の実施の形態)と同様であるので、その説明を省略する。
続いて、本発明の第6の実施の形態に係る不揮発ロジック回路を用いた論理ゲートの構成及び動作について説明する。図30は、本発明の第6の実施の形態における論理ゲートの一例を示すブロック図である。論理ゲート480は、制御回路481、不揮発ロジック回路401、MTJ参照素子483、及び比較器482を備える。
1.不揮発ロジック回路の基本構成
以下、本発明の第7の実施の形態に係る不揮発ロジック回路の基本構成について説明する。図31は、本発明の第7の実施の形態に係る不揮発ロジック回路の構成を示す斜視図である。不揮発ロジック回路496は、第5の実施の形態に係る不揮発ロジック回路301と、第6の実施の形態に係る不揮発ロジック回路401と、信号伝達回路497とを具備している。
次に、本発明の第7の実施の形態に係る不揮発ロジック回路の動作原理について説明する。
入力部303の入力データ(「A」)は「0」、入力部304の入力データ(「B」)は「0」である。これは、図21Aにおけるケースγ1である。この場合、不揮発ロジック回路301の出力部302a、302bからの出力データは「1」である。従って、入力部403の入力データ(「O−1」)は「1」である。これは、図29Aにおけるケースε2である。従って、出力部402からの出力データ(「O−2」)は「1」である。
入力部303の入力データは「0」、入力部304の入力データは「1」である。これは、図21Aにおけるケースγ2である。この場合、不揮発ロジック回路301の出力部302a、302bからの出力データは「0」である。従って、入力部403の入力データは「0」である。これは、図29Aにおけるケースε1である。従って、出力部402からの出力データは「0」である。
入力部303の入力データは「1」、入力部304の入力データは「0」である。これは、図21Aにおけるケースγ3である。この場合、不揮発ロジック回路301の出力部302a、302bからの出力データは「0」である。従って、入力部403の入力データは「0」である。これは、図29Aにおけるケースε1である。従って、出力部402からの出力データは「0」である。
入力部303の入力データは「1」、入力部304の入力データは「1」である。これは、図21Aにおけるケースγ4である。この場合、不揮発ロジック回路301の出力部302a、302bからの出力データは「0」である。従って、入力部403の入力データは「0」である。これは、図29Aにおけるケースε1である。従って、出力部402からの出力データは「0」である。
入力部303の入力データ(「A」)は「0」、入力部304の入力データ(「B」)は「0」である。これは、図21Bにおけるケースδ1である。この場合、不揮発ロジック回路301の出力部302a、302bからの出力データは「0」である。従って、入力部403の入力データ(「O−1」)は「0」である。これは、図29Bにおけるケースζ1である。従って、出力部402からの出力データ(「O−2」)は「1」である。
入力部303の入力データは「0」、入力部304の入力データは「1」である。これは、図21Bにおけるケースδ2である。この場合、不揮発ロジック回路301の出力部302a、302bからの出力データは「0」である。従って、入力部403の入力データは「0」である。これは、図29Bにおけるケースζ1である。従って、出力部402からの出力データは「1」である。
入力部303の入力データは「1」、入力部304の入力データは「0」である。これは、図21Bにおけるケースδ3である。この場合、不揮発ロジック回路301の出力部302a、302bからの出力データは「0」である。従って、入力部403の入力データは「0」である。これは、図29Bにおけるケースζ1である。従って、出力部402からの出力データは「1」である。
入力部303の入力データは「1」、入力部304の入力データは「1」である。これは、図21Bにおけるケースδ4である。この場合、不揮発ロジック回路301の出力部302a、302bからの出力データは「1」である。従って、入力部403の入力データは「1」である。これは、図29Bにおけるケースζ2である。従って、出力部402からの出力データは「0」である。
次に、本発明の第7の実施の形態に係る不揮発ロジック回路のデータ入出力原理については、第5の実施の形態(不揮発ロジック回路301)及び第6の実施の形態(不揮発ロジック回路401)と同様であるので、その説明を省略する。
続いて、本発明の第7の実施の形態に係る不揮発ロジック回路を用いた論理ゲートの構成及び動作については、第5の実施の形態(不揮発ロジック回路301を用いた論理ゲート380:図22)と第6の実施の形態(不揮発ロジック回路401を用いた論理ゲート480:図30)とを組み合わせたもので実行可能であるので、その説明を省略する。ただし、信号伝達回路497は、例えば、図22における比較器382と、MTJ参照素子383と、制御回路381のうちの比較器382とMTJ参照素子383を制御する部分とで構成することができる。
1.不揮発ロジック回路の基本構成
以下、本発明の第8の実施の形態に係る不揮発ロジック回路の基本構成について説明する。図33Aは、本発明の第8の実施の形態に係る不揮発ロジック回路の構成を示す斜視図である。図33Bは、本発明の第8の実施の形態に係る不揮発ロジック回路の構成を示す平面図である。不揮発ロジック回路101は、入力部103、104と、出力部102a、102bと、コントロール部105と、導体層106とを具備している。
次に、本発明の第8の実施の形態に係る不揮発ロジック回路の動作原理について説明する。
入力部103の入力データ(「A」)は「0」であり、磁化反転領域135の磁化の向き(「a」)は、−z方向である。入力部104の入力データ(「B」)は「0」であり、磁化反転領域145の磁化の向き(「b」)は、−z方向である。コントロール部105の制御データは「0」であり、磁化反転領域155の磁化の向き(「l」)は−z方向である。このとき、出力部102aのセンス層123aには、入力部103による−x方向成分を有する磁界(漏洩磁界)と、コントロール部105による+x方向成分を有する磁界(漏洩磁界)とが印加される。その結果、出力部102aのセンス層123aの磁化の向き(「p」)は、両磁界が概ね打ち消し合うため、磁化容易軸方向である+y方向になる。同様に、このとき、出力部102bのセンス層123bには、入力部104による+x方向成分を有する磁界(漏洩磁界)と、コントロール部105による−x方向成分を有する磁界(漏洩磁界)とが印加される。その結果、出力部102bのセンス層123bの磁化の向き(「q」)は、両磁界が概ね打ち消し合うため、磁化容易軸方向である+y方向になる。その結果、出力部102aのリファレンス層121aとセンス層323aの磁化方向は平行になり、出力部102aのMTJは低抵抗となる。同様に、出力部102bのリファレンス層121bとセンス層323bの磁化方向は平行になり、出力部102bのMTJは低抵抗となる。この両出力部が低抵抗である場合の出力データ(「out」)を「1」と設定する。
入力部103の入力データは「0」であり、磁化反転領域135の磁化の向きは、−z方向である。入力部104の入力データは「1」であり、磁化反転領域145の磁化の向きは、+z方向である。コントロール部105の制御データは「0」であり、磁化反転領域155の磁化の向きは−z方向である。このとき、出力部102aのセンス層123aには、入力部103による−x方向成分を有する磁界と、コントロール部105による+x方向成分を有する磁界とが印加される。その結果、出力部102aのセンス層123aの磁化の向きは、両磁界が概ね打ち消し合うため、磁化容易軸方向である+y方向になる。一方、このとき、出力部102bのセンス層123bには、入力部104による−x方向成分を有する磁界と、コントロール部105による−x方向成分を有する磁界とが印加される。その結果、出力部102bのセンス層123bの磁化の向きは、両磁界が概ね強め合うため、両磁界と略平行な−x方向になる。その結果、出力部102aのリファレンス層121aとセンス層123aの磁化方向は平行になり、出力部102aのMTJは低抵抗となる。一方、出力部102bのリファレンス層121bとセンス層123bの磁化方向は互いに90度ずれた状態になり、出力部102bのMTJは平行な場合と比較して高抵抗となる。この両出力部の少なくとも一方が低抵抗でない場合の出力データを「0」と設定する。
入力部103の入力データは「1」であり、磁化反転領域135の磁化の向きは、+z方向である。入力部104の入力データは「0」であり、磁化反転領域145の磁化の向きは、−z方向である。コントロール部105の制御データは「0」であり、磁化反転領域155の磁化の向きは−z方向である。このとき、出力部102aのセンス層123aには、入力部103による+x方向成分を有する磁界と、コントロール部105による+x方向成分を有する磁界とが印加される。その結果、出力部102aのセンス層123aの磁化の向きは、両磁界が概ね強め合うため、両磁界と略平行な+x方向になる。一方、このとき、出力部102bのセンス層123bには、入力部104による+x方向成分を有する磁界と、コントロール部105による−x方向成分を有する磁界とが印加される。その結果、出力部102bのセンス層123bの磁化の向きは、両磁界が概ね打ち消し合うため、磁化容易軸方向である+y方向になる。その結果、出力部102aのリファレンス層121aとセンス層123aの磁化方向は互いに90度ずれた状態になり、出力部102aのMTJは平行な場合と比較して高抵抗となる。一方、出力部102bのリファレンス層121bとセンス層123bの磁化方向は平行になり、出力部102bのMTJは低抵抗となる。この両出力部の少なくとも一方が低抵抗でない場合の出力データを「0」と設定する。
入力部103の入力データは「1」であり、磁化反転領域135の磁化の向きは、+z方向である。入力部104の入力データは「1」であり、磁化反転領域145の磁化の向きは、−z方向である。コントロール部105の制御データは「0」であり、磁化反転領域155の磁化の向きは−z方向である。このとき、出力部102aのセンス層123aには、入力部103による+x方向成分を有する磁界と、コントロール部105による+x方向成分を有する磁界とが印加される。その結果、出力部102aのセンス層123aの磁化の向きは、両磁界が概ね強め合うため、両磁界と略平行な+x方向になる。同様に、このとき、出力部102bのセンス層123bには、入力部104による−x方向成分を有する磁界と、コントロール部105による−x方向成分を有する磁界とが印加される。その結果、出力部102bのセンス層123bの磁化の向きは、両磁界が概ね強め合うため、両磁界と略平行な−x方向になる。その結果、出力部102aのリファレンス層121aとセンス層123aの磁化方向は互いに90度ずれた状態になり、出力部102aのMTJは平行な場合と比較して高抵抗となる。同様に、出力部102bのリファレンス層121bとセンス層123bの磁化方向は互いに90度ずれた状態になり、出力部102bのMTJは平行な場合と比較して高抵抗となる。この両出力部の少なくとも一方が低抵抗でない場合の出力データを「0」と設定する。
入力部103の入力データ(「A」)は「0」であり、磁化反転領域135の磁化の向き(「a」)は、−z方向である。入力部104の入力データ(「B」)は「0」であり、磁化反転領域145の磁化の向き(「b」)は、−z方向である。コントロール部105の制御データは「1」であり、磁化反転領域155の磁化の向き(「l」)は+z方向である。このとき、出力部102aのセンス層123aには、入力部103による−x方向成分を有する磁界(漏洩磁界)と、コントロール部105による−x方向成分を有する磁界(漏洩磁界)とが印加される。その結果、出力部102aのセンス層123aの磁化の向き(「p」)は、両磁界が概ね強め合うため、両磁界と略平行な−x方向になる。同様に、このとき、出力部102bのセンス層123bには、入力部104による+x方向成分を有する磁界(漏洩磁界)と、コントロール部105による+x方向成分を有する磁界(漏洩磁界)とが印加される。その結果、出力部102bのセンス層123bの磁化の向き(「q」)は、両磁界が概ね強め合うため、両磁界と略平行な+x方向になる。その結果、出力部102aのリファレンス層121aとセンス層123aの磁化方向は互いに90度ずれた状態になり、出力部102aのMTJは平行な場合と比較して高抵抗となる。同様に、出力部102bのリファレンス層121bとセンス層123bの磁化方向は互いに90度ずれた状態になり、出力部102bのMTJは平行な場合と比較して高抵抗となる。この両出力部の少なくとも一方が低抵抗でない場合の出力データ(「out」)を「0」と設定する。
入力部103の入力データは「0」であり、磁化反転領域135の磁化の向きは、−z方向である。入力部104の入力データは「1」であり、磁化反転領域145の磁化の向きは、+z方向である。コントロール部105の制御データは「1」であり、磁化反転領域155の磁化の向きは+z方向である。このとき、出力部102aのセンス層123aには、入力部103による−x方向成分を有する磁界と、コントロール部105による−x方向成分を有する磁界とが印加される。その結果、出力部102aのセンス層123aの磁化の向きは、両磁界が概ね強め合うため、両磁界と略平行な−x方向になる。一方、このとき、出力部102bのセンス層123bには、入力部104による−x方向成分を有する磁界と、コントロール部105による+x方向成分を有する磁界とが印加される。その結果、出力部102bのセンス層123bの磁化の向きは、両磁界が概ね打ち消し合うため、磁化容易軸方向の+y方向になる。その結果、出力部102aのリファレンス層121aとセンス層123aの磁化方向は互いに90度ずれた状態になり、出力部102aのMTJは平行な場合と比較して高抵抗となる。一方、出力部102bのリファレンス層121bとセンス層123bの磁化方向は平行になり、出力部102bのMTJは低抵抗となる。この両出力部の少なくとも一方が低抵抗でない場合の出力データを「0」と設定する。
入力部103の入力データは「1」であり、磁化反転領域135の磁化の向きは+z方向である。入力部104の入力データは「0」であり、磁化反転領域145の磁化の向きは、−z方向である。コントロール部105の制御データは「1」であり、磁化反転領域155の磁化の向きは+z方向である。このとき、出力部102aのセンス層123aには、入力部103による+x方向成分を有する磁界と、コントロール部105による−x方向成分を有する磁界とが印加される。その結果、出力部102aのセンス層123aの磁化の向きは、両磁界が概ね打ち消し合うため、磁化容易軸方向の+y方向になる。一方、このとき、出力部102bのセンス層123bには、入力部104による+x方向成分を有する磁界と、コントロール部105による+x方向成分を有する磁界とが印加される。その結果、出力部102bのセンス層123bの磁化の向きは、両磁界が概ね強め合うため、両磁界と略平行な+x方向になる。その結果、出力部102aのリファレンス層121aとセンス層123aの磁化方向は平行になり、出力部102aのMTJは低抵抗となる。一方、出力部102bのリファレンス層121bとセンス層123bの磁化方向は互いに90度ずれた状態になり、出力部102bのMTJは平行な場合と比較して高抵抗となる。この両出力部の少なくとも一方が低抵抗でない場合の出力データを「0」と設定する。
入力部103の入力データは「1」であり、磁化反転領域135の磁化の向きは+z方向である。入力部104の入力データは「1」であり、磁化反転領域145の磁化の向きは、+z方向である。コントロール部105の制御データは「1」であり、磁化反転領域155の磁化の向きは+z方向である。このとき、出力部102aのセンス層123aには、入力部103による+x方向成分を有する磁界と、コントロール部105による−x方向成分を有する磁界とが印加される。その結果、出力部102aのセンス層123aの磁化の向きは、両磁界が概ね打ち消し合うため、磁化容易軸方向の+y方向になる。同様に、このとき、出力部102bのセンス層123bには、入力部104による−x方向成分を有する磁界と、コントロール部105による+x方向成分を有する磁界とが印加される。その結果、出力部102bのセンス層123bの磁化の向きは、両磁界が概ね打ち消し合うため、磁化容易軸方向の+y方向になる。その結果、出力部102aのリファレンス層121aとセンス層123aの磁化方向は平行になり、出力部102aのMTJは低抵抗となる。同様に、出力部102bのリファレンス層121bとセンス層123bの磁化方向は平行になり、出力部102bのMTJは低抵抗となる。この両出力部が低抵抗である場合の出力データを「1」と設定する。
次に、本発明の第8の実施の形態に係る不揮発ロジック回路のデータ入出力原理について図33A、図33Bを参照して説明する。不揮発ロジック回路101に対するデータの入力は、コントロール部105、入力部103、104の磁壁移動素子に対してデータを書き込むことで行う。一方、不揮発ロジック回路101からのデータの出力は、出力部102a、102bのTMR素子のデータの読み出しにより行う。
続いて、本発明の第8の実施の形態に係る不揮発ロジック回路を用いた論理ゲートの構成及び動作について図22を参照して説明する。本実施の形態においても、不揮発ロジック回路101を用いた論理ゲートの一例として図22の構成を用いることができる。
1.不揮発ロジック回路の基本構成
以下、本発明の第9の実施の形態に係る不揮発ロジック回路の基本構成について説明する。図40Aは、本発明の第9の実施の形態に係る不揮発ロジック回路の構成を示す斜視図である。図40Bは、本発明の第9の実施の形態に係る不揮発ロジック回路の構成を示す平面図である。不揮発ロジック回路201は、入力部203と、出力部202と、コントロール部205と、導体層206とを具備している。
次に、本発明の第9の実施の形態に係る不揮発ロジック回路の動作原理について説明する。
入力部203の入力データ(「A」)は「0」であり、磁化反転領域235の磁化の向き(「a」)は、−z方向である。コントロール部205の制御データは「0」であり、磁化反転領域255の磁化の向き(「l」)は+z方向である。このとき、出力部202のセンス層223には、入力部203による−x方向成分を有する磁界(漏洩磁界)と、コントロール部205による−x方向成分を有する磁界(漏洩磁界)とが印加される。その結果、出力部202のセンス層223の磁化の向き(「r」)は、両磁界が強め合うため、両磁界と略平行な−x方向になる。その結果、出力部202のリファレンス層221とセンス層223の磁化方向は互いに90度ずれた状態になり、出力部202のMTJは平行な場合と比較して高抵抗となる。この出力部202が高抵抗である場合の出力データ(「out」)を「0」と設定する。
入力部203の入力データは「1」であり、磁化反転領域235の磁化の向きは、+z方向である。コントロール部205の制御データは「0」であり、磁化反転領域255の磁化の向きは+z方向である。このとき、出力部202のセンス層223には、入力部203による+x方向成分を有する磁界と、コントロール部205による−x方向成分を有する磁界とが印加される。その結果、出力部202のセンス層223の磁化の向きは、両磁界が概ね打ち消し合うため、磁化容易軸方向である+y方向になる。その結果、出力部202のリファレンス層221とセンス層223の磁化方向は平行になり、出力部202のMTJは低抵抗となる。この出力部202が低抵抗である場合の出力データを「1」と設定する。
入力部203の入力データ(「A」)は「0」であり、磁化反転領域235の磁化の向き(「a」)は、−z方向である。コントロール部205の制御データは「1」であり、磁化反転領域255の磁化の向き(「l」)は−z方向である。このとき、出力部202のセンス層223には、入力部203による−x方向成分を有する磁界(漏洩磁界)と、コントロール部205による+x方向成分を有する磁界(漏洩磁界)とが印加される。その結果、出力部202のセンス層223の磁化の向き(「r」)は、両磁界が概ね打ち消し合うため、磁化容易軸方向の+y方向になる。その結果、出力部202のリファレンス層221とセンス層223の磁化方向は平行になり、出力部202のMTJは低抵抗となる。この出力部202が低抵抗である場合の出力データ(「out」)を「1」と設定する。
入力部203の入力データは「1」であり、磁化反転領域235の磁化の向きは、+z方向である。コントロール部205の制御データは「1」であり、磁化反転領域255の磁化の向きは−z方向である。このとき、出力部202のセンス層223には、入力部203による+x方向成分を有する磁界と、コントロール部205による+x方向成分を有する磁界とが印加される。その結果、出力部202のセンス層223の磁化の向きは、両磁界が概ね強め合うため、両磁界と略平行な+x方向になる。その結果、出力部202のリファレンス層221とセンス層223の磁化方向は互いに90度ずれた状態になり、出力部202のMTJは平行な場合と比較して高抵抗となる。この出力部202が高抵抗である場合の出力データを「0」と設定する。
次に、本発明の第9の実施の形態に係る不揮発ロジック回路のデータ入出力原理について説明する。不揮発ロジック回路201に対するデータの入力は、コントロール部205、入力部203の磁壁移動素子に対してデータを書き込むことで行う。一方、不揮発ロジック回路201からのデータの出力は、出力部202のTMR素子のデータの読み出しにより行う。本データ入出力原理における、それらデータの書き込み及び読み出しについては、不揮発ロジック回路101(第8の実施の形態)と同様であるので、その説明を省略する。
続いて、本発明の第9の実施の形態に係る不揮発ロジック回路を用いた論理ゲートの構成及び動作について図30を用いて説明する。本実施の形態においても、不揮発ロジック回路201ヲ用いた論理ゲートの一例として図30の構成を用いることができる。
1.不揮発ロジック回路の基本構成
以下、本発明の第10の実施の形態に係る不揮発ロジック回路の基本構成について説明する。図42は、本発明の第10の実施の形態に係る不揮発ロジック回路の構成を示す斜視図である。不揮発ロジック回路296は、第8の実施の形態に係る不揮発ロジック回路101と、第9の実施の形態に係る不揮発ロジック回路201と、信号伝達回路297とを具備している。
次に、本発明の第10の実施の形態に係る不揮発ロジック回路の動作原理について説明する。
入力部103の入力データ(「A」)は「0」、入力部104の入力データ(「B」)は「0」である。これは、図34Aにおけるケースκ1である。この場合、不揮発ロジック回路101の出力部102a、102bからの出力データは「1」である。従って、入力部203の入力データ(「O−1」)は「1」である。これは、図41Aにおけるケースμ2である。従って、出力部202からの出力データ(「O−2」)は「1」である。
入力部103の入力データは「0」、入力部104の入力データは「1」である。これは、図34Aにおけるケースκ2である。この場合、不揮発ロジック回路101の出力部102a、102bからの出力データは「0」である。従って、入力部203の入力データは「0」である。これは、図41Aにおけるケースμ1である。従って、出力部202からの出力データは「0」である。
入力部103の入力データは「1」、入力部104の入力データは「0」である。これは、図34Aにおけるケースκ3である。この場合、不揮発ロジック回路101の出力部102a、102bからの出力データは「0」である。従って、入力部203の入力データは「0」である。これは、図41Aにおけるケースμ1である。従って、出力部202からの出力データは「0」である。
入力部103の入力データは「1」、入力部104の入力データは「1」である。これは、図34Aにおけるケースκ4である。この場合、不揮発ロジック回路301の出力部302a、302bからの出力データは「0」である。従って、入力部203の入力データは「0」である。これは、図41Aにおけるケースμ1である。従って、出力部202からの出力データは「0」である。
入力部103の入力データ(「A」)は「0」、入力部104の入力データ(「B」)は「0」である。これは、図34Bにおけるケースλ1である。この場合、不揮発ロジック回路101の出力部102a、102bからの出力データは「0」である。従って、入力部203の入力データ(「O−1」)は「0」である。これは、図41Bにおけるケースν1である。従って、出力部202からの出力データ(「O−2」)は「1」である。
入力部103の入力データは「0」、入力部104の入力データは「1」である。これは、図34Bにおけるケースλ2である。この場合、不揮発ロジック回路101の出力部102a、102bからの出力データは「0」である。従って、入力部203の入力データは「0」である。これは、図41Bにおけるケースν1である。従って、出力部202からの出力データは「1」である。
入力部103の入力データは「1」、入力部104の入力データは「0」である。これは、図34Bにおけるケースλ3である。この場合、不揮発ロジック回路101の出力部102a、102bからの出力データは「0」である。従って、入力部203の入力データは「0」である。これは、図41Bにおけるケースν1である。従って、出力部202からの出力データは「1」である。
入力部103の入力データは「1」、入力部104の入力データは「1」である。これは、図34Bにおけるケースλ4である。この場合、不揮発ロジック回路101の出力部102a、102bからの出力データは「1」である。従って、入力部203の入力データは「1」である。これは、図41Bにおけるケースν2である。従って、出力部202からの出力データは「0」である。
次に、本発明の第10の実施の形態に係る不揮発ロジック回路のデータ入出力原理については、第8の実施の形態(不揮発ロジック回路101)及び第9の実施の形態(不揮発ロジック回路201)と同様であるので、その説明を省略する。
続いて、本発明の第10の実施の形態に係る不揮発ロジック回路を用いた論理ゲートの構成及び動作については、第8の実施の形態(不揮発ロジック回路101を用いた論理ゲート380:図22)と第9の実施の形態(不揮発ロジック回路201を用いた論理ゲート480:図30)とを組み合わせたもので実行可能であるので、その説明を省略する。ただし、信号伝達回路297は、例えば、図22における比較器382と、MTJ参照素子383と、制御回路381のうちの比較器382とMTJ参照素子383を制御する部分とで構成することができる。
Claims (28)
- 垂直磁気異方性を有し、磁化状態が変化可能な強磁性層を含む入力部と、
磁化状態が変化可能な強磁性層を含むコントロール部と、
前記入力部及び前記コントロール部の近傍に設けられ、磁化状態が変化可能な磁気トンネル結合素子を含む出力部と
を具備し、
前記入力部の磁化状態は、前記入力部への入力データに対応して変化し、
前記コントロール部の磁化状態は、前記コントロール部への入力コントロールデータに対応して変化し、
前記出力部の前記磁気トンネル結合素子の磁化状態は、前記入力部及び前記コントロール部の磁化状態に対応して変動する漏洩磁界により変化する
不揮発ロジック回路。 - 請求項1に記載の不揮発ロジック回路であって、
前記出力部の前記磁気トンネル接合素子は、
反転可能な磁化を有し、面内磁気異方性を有する強磁性層であるセンス層と、
磁化の向きが固定され、面内磁気異方性を有する強磁性層であるリファレンス層と、
前記センス層と前記リファレンス層との間に設けられた絶縁層と
を備える
不揮発ロジック回路。 - 請求項2に記載の不揮発ロジック回路であって、
前記入力部は、
反転可能な磁化を有し、垂直磁気異方性を有する強磁性層であるフリー層と、
磁化の向きが固定され、垂直磁気異方性を有する強磁性層である固定層と、
前記フリー層と前記固定層との間に設けられた非磁性層と
を備える
不揮発ロジック回路。 - 請求項3に記載の不揮発ロジック回路であって、
前記入力部と前記出力部とを前記出力部の底面を含む平面へ射影したとき、前記入力部の射影の重心の位置は、前記出力部の重心の位置とずれている
不揮発ロジック回路。 - 請求項4に記載の不揮発ロジック回路であって、
前記コントロール部は、垂直磁気異方性を有し、
前記入力部は複数あり、
前記コントロール部と前記複数の入力部とは、直線状に並んで設けられている
不揮発ロジック回路。 - 請求項4に記載の不揮発ロジック回路であって、
前記センス層は、前記入力部と前記コントロール部とが並ぶ方向に対して垂直な方向の磁気異方性を有する
不揮発ロジック回路。 - 請求項6に記載の不揮発ロジック回路であって、
前記リファレンス層は、前記入力部と前記コントロール部とが並ぶ方向に対して垂直な方向に磁化が固定されている
不揮発ロジック回路。 - 請求項4に記載の不揮発ロジック回路であって、
前記コントロール部は、面内磁気異方性を有し、
前記コントロール部と前記出力部とを前記出力部の底面を含む平面へ射影したとき、前記コントロール部の前記射影の重心の位置は、前記出力部の重心の位置と重なる
不揮発ロジック回路。 - 請求項4に記載の不揮発ロジック回路であって、
前記コントロール部は、垂直磁気異方性を有し、
前記コントロール部と前記出力部とを前記出力部の底面を含む平面へ射影したとき、前記コントロール部の前記射影の重心の位置は、前記出力部の重心の位置とずれている
不揮発ロジック回路。 - 請求項4に記載の不揮発ロジック回路であって、
前記出力部の近傍に設けられた強磁性層を含む第2コントロール部を更に具備し、
前記コントロール部及び前記第2コントロール部は、垂直磁気異方性を有し、
前記コントロール部及び前記第2コントロール部と前記出力部とを前記出力部の底面を含む平面へ射影したとき、前記コントロール部及び前記第2コントロール部の前記射影の重心の位置は、前記出力部の重心の位置とずれている
不揮発ロジック回路。 - 請求項5に記載の不揮発ロジック回路であって、
単入力素子を更に具備し、
前記複数の入力部と、前記コントロール部と、前記出力部とは多入力素子を構成し、
前記単入力素子は、
垂直磁気異方性を有し、磁化状態が変化可能な強磁性層を含む第2入力部と、
強磁性層を含む第2コントロール部と、
前記第2入力部及び前記第2コントロール部の近傍に設けられ、磁化状態が変化可能な第2磁気トンネル結合素子を含む第2出力部と
を備え、
前記第2入力部の磁化状態は、前記出力部の出力に応じた伝達信号が入力され、前記伝達データに対応して変化し、
前記第2出力部の前記第2磁気トンネル結合素子の磁化状態は、前記第2入力部及び前記第2コントロール部の磁化状態に対応して変化する
不揮発ロジック回路。 - 請求項11に記載の不揮発ロジック回路であって、
前記出力部に電気的に接続され、前記出力部の出力に応じた前記伝達信号を前記第2入力部へ出力する信号伝達回路をさらに具備する
不揮発ロジック回路。 - 請求項2に記載の不揮発ロジック回路であって、
前記入力部は、
磁化の向きが第1方向に固定され、垂直磁気異方性を有する強磁性層である第1磁化固定領域と、
磁化の向きが前記第1方向と反対の第2方向に固定され、垂直磁気異方性を有する強磁性層である第2磁化固定領域と、
前記第1磁化固定領域と前記第2磁化固定領域との間に設けられ、反転可能な磁化を有し、垂直磁気異方性を有する強磁性層である磁化反転領域と
を備える
不揮発ロジック回路。 - 請求項13に記載の不揮発ロジック回路であって、
前記入力部は、
前記第1磁化固定領域の近傍に設けられ前記第1磁化固定領域の磁化を固定する第1ハード層、及び、前記第2磁化固定領域の近傍に設けられ前記第2磁化固定領域の磁化を固定する第2ハード層、の少なくとも一方をさらに備える
不揮発ロジック回路。 - 請求項13に記載の不揮発ロジック回路であって、
前記入力部と前記出力部とを前記出力部の底面を含む平面へ射影したとき、前記入力部の射影の重心の位置は、前記出力部の重心の位置とずれている
不揮発ロジック回路。 - 請求項15に記載の不揮発ロジック回路であって、
前記コントロール部が延在する方向と前記入力部が延在する方向とは平行である
不揮発ロジック回路。 - 請求項16に記載の不揮発ロジック回路であって、
前記入力部は複数あり、
前記複数の入力部が延在する方向は互いに平行である
不揮発ロジック回路。 - 請求項17に記載の不揮発ロジック回路であって、
前記コントロール部は、垂直磁気異方性を有し、
前記コントロール部と前記複数の入力部とは、直線状に並んで設けられている
不揮発ロジック回路。 - 請求項15に記載の不揮発ロジック回路であって、
前記センス層は、前記入力部と前記コントロール部とが並ぶ方向に対して垂直な方向の磁気異方性を有する
不揮発ロジック回路。 - 請求項19に記載の不揮発ロジック回路であって、
前記リファレンス層は、前記入力部と前記コントロール部とが並ぶ方向に対して垂直な方向に磁化が固定されている
不揮発ロジック回路。 - 請求項15に記載の不揮発ロジック回路であって、
前記センス層は、前記入力部と前記コントロール部とが並ぶ方向に対して平行な方向の磁気異方性を有する
不揮発ロジック回路。 - 請求項15に記載の不揮発ロジック回路であって、
前記コントロール部は、面内磁気異方性を有し、
前記コントロール部と前記出力部とを前記出力部の底面を含む平面へ射影したとき、前記コントロール部の前記射影の重心の位置は、前記出力部の重心の位置と重なる
不揮発ロジック回路。 - 請求項15に記載の不揮発ロジック回路であって、
前記コントロール部は、垂直磁気異方性を有し、
前記コントロール部と前記出力部とを前記出力部の底面を含む平面へ射影したとき、前記コントロール部の前記射影の重心の位置は、前記出力部の重心の位置とずれている
不揮発ロジック回路。 - 請求項15に記載の不揮発ロジック回路であって、
前記出力部の近傍に設けられた強磁性層を含む第2コントロール部を更に具備し、
前記コントロール部及び前記第2コントロール部は、垂直磁気異方性を有し、
前記コントロール部及び前記第2コントロール部と前記出力部とを前記出力部の底面を含む平面へ射影したとき、前記コントロール部及び前記第2コントロール部の前記射影の重心の位置は、前記出力部の重心の位置とずれている
不揮発ロジック回路。 - 請求項17に記載の不揮発ロジック回路であって、
単入力素子を更に具備し、
前記複数の入力部と、前記コントロール部と、前記出力部とは多入力素子を構成し、
前記単入力素子は、
垂直磁気異方性を有し、磁化状態が変化可能な強磁性層を含む第2入力部と、
強磁性層を含む第2コントロール部と、
前記第2入力部及び前記第2コントロール部の近傍に設けられ、磁化状態が変化可能な第2磁気トンネル結合素子を含む第2出力部と
を備え、
前記第2入力部の磁化状態は、前記出力部の出力に応じた伝達信号が入力され、前記伝達データに対応して変化し、
前記第2出力部の前記第2磁気トンネル結合素子の磁化状態は、前記第2入力部及び前記第2コントロール部の磁化状態に対応して変化する
不揮発ロジック回路。 - 請求項25に記載の不揮発ロジック回路であって、
前記出力部に電気的に接続され、前記出力部の出力に応じた前記伝達信号を前記第2入力部へ出力する信号伝達回路をさらに具備する
不揮発ロジック回路。 - 請求項1に記載の不揮発ロジック回路であって、
前記コントロール部は、コントロールデータを入力されて、前記コントロール部の強磁性層の磁化状態を前記コントロールデータに対応するように設定され、
前記入力部は、入力データを入力されて、前記入力部の強磁性層の磁化状態を前記入力データに対応するように設定され、
前記出力部の磁気トンネル結合素子は、前記コントロール部の強磁性体の磁化状態と前記入力部の強磁性体の磁化状態とに基づいて変化した磁化状態が読み出される
不揮発ロジック回路。 - 不揮発ロジック回路の動作方法であって、
ここで、不揮発ロジック回路は、
垂直磁気異方性を有し、磁化状態が変化可能な強磁性層を含む入力部と、
磁化状態が変化可能な強磁性層を含むコントロール部と、
前記入力部及び前記コントロール部の近傍に設けられ、磁化状態が変化可能な磁気トンネル結合素子を含む出力部と
を具備し、
前記入力部の磁化状態は、前記入力部への入力データに対応して変化し、
前記コントロール部の磁化状態は、前記コントロール部への入力コントロールデータに対応して変化し、
前記出力部の前記磁気トンネル結合素子の磁化状態は、前記入力部及び前記コントロール部の磁化状態に対応して変動する漏洩磁界により変化し、
前記不揮発ロジック回路の動作方法は、
前記コントロール部に入力コントロールデータを入力して、前記コントロール部の前記強磁性層の磁化状態を前記コントロールデータに対応するように設定するステップと、
前記入力部に入力データを入力して、前記入力部の前記強磁性層の磁化状態を前記入力データに対応するように設定するステップと、
前記コントロール部の前記強磁性層の磁化状態と前記入力部の前記強磁性層の磁化状態とに基づいて変化した前記出力部の前記磁気トンネル結合素子の磁化状態を読み出すステップと
を具備する
不揮発ロジック回路の動作方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010548481A JP5582037B2 (ja) | 2009-01-27 | 2010-01-21 | 不揮発ロジック回路 |
Applications Claiming Priority (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009015434 | 2009-01-27 | ||
JP2009015434 | 2009-01-27 | ||
JP2009220725 | 2009-09-25 | ||
JP2009220725 | 2009-09-25 | ||
PCT/JP2010/050708 WO2010087269A1 (ja) | 2009-01-27 | 2010-01-21 | 不揮発ロジック回路 |
JP2010548481A JP5582037B2 (ja) | 2009-01-27 | 2010-01-21 | 不揮発ロジック回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2010087269A1 JPWO2010087269A1 (ja) | 2012-08-02 |
JP5582037B2 true JP5582037B2 (ja) | 2014-09-03 |
Family
ID=42395531
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010548481A Active JP5582037B2 (ja) | 2009-01-27 | 2010-01-21 | 不揮発ロジック回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8503222B2 (ja) |
JP (1) | JP5582037B2 (ja) |
WO (1) | WO2010087269A1 (ja) |
Families Citing this family (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010024126A1 (ja) * | 2008-08-25 | 2010-03-04 | 日本電気株式会社 | 磁気抵抗素子、論理ゲート、及び論理ゲートの動作方法 |
JP4908540B2 (ja) | 2009-03-25 | 2012-04-04 | 株式会社東芝 | スピンmosfetおよびリコンフィギャラブルロジック回路 |
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- 2010-01-21 WO PCT/JP2010/050708 patent/WO2010087269A1/ja active Application Filing
- 2010-01-21 US US13/144,480 patent/US8503222B2/en active Active
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US20110292718A1 (en) | 2011-12-01 |
US8503222B2 (en) | 2013-08-06 |
JPWO2010087269A1 (ja) | 2012-08-02 |
WO2010087269A1 (ja) | 2010-08-05 |
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