KR100991213B1 - Manufacturing method of germanium on insulator structure, germanium on insulator structure by the method, and transistor using the germanium on insulator structure - Google Patents

Manufacturing method of germanium on insulator structure, germanium on insulator structure by the method, and transistor using the germanium on insulator structure Download PDF

Info

Publication number
KR100991213B1
KR100991213B1 KR1020090015378A KR20090015378A KR100991213B1 KR 100991213 B1 KR100991213 B1 KR 100991213B1 KR 1020090015378 A KR1020090015378 A KR 1020090015378A KR 20090015378 A KR20090015378 A KR 20090015378A KR 100991213 B1 KR100991213 B1 KR 100991213B1
Authority
KR
South Korea
Prior art keywords
germanium
layer
silicon
insulator structure
agglomeration
Prior art date
Application number
KR1020090015378A
Other languages
Korean (ko)
Other versions
KR20100096480A (en
Inventor
조훈영
곽동욱
김원식
김도형
이동화
Original Assignee
주식회사 나노아이에프
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 나노아이에프 filed Critical 주식회사 나노아이에프
Priority to KR1020090015378A priority Critical patent/KR100991213B1/en
Publication of KR20100096480A publication Critical patent/KR20100096480A/en
Application granted granted Critical
Publication of KR100991213B1 publication Critical patent/KR100991213B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Abstract

본 발명은 게르마늄 응집층의 결함을 줄일 수 있는 게르마늄 온 인슐레이터 구조의 제조 방법을 제공한다. 게르마늄 온 인슐레이터 구조의 제조 방법은, 기판과 절연층 및 하부 실리콘층을 포함하는 실리콘 온 인슐레이터 구조 위에 에피텍셜 성장법으로 실리콘게르마늄층을 형성하는 단계와, 실리콘게르마늄층 위에 상부 실리콘층을 형성하는 단계와, 하부 실리콘층과 절연층 사이의 계면을 향해 하부 실리콘층에 양성자 이온을 주입하는 단계와, 산소가 공급되지 않은 분위기에서 제1 온도 조건으로 예비 열처리하는 단계와, 산소 분위기에서 제1 온도보다 높은 제2 온도 조건으로 열처리하여 실리콘과 게르마늄의 상호 확산에 의해 절연층 상부에 게르마늄 응집층과, 게르마늄 응집층 상부에 산화실리콘층을 형성하는 단계와, 산화실리콘층을 제거하여 게르마늄 응집층을 노출시키는 단계를 포함한다.The present invention provides a method for producing a germanium on insulator structure capable of reducing defects in the germanium agglomerated layer. A method of manufacturing a germanium on insulator structure includes forming a silicon germanium layer by epitaxial growth on a silicon on insulator structure including a substrate, an insulating layer, and a lower silicon layer, and forming an upper silicon layer on the silicon germanium layer. And implanting proton ions into the lower silicon layer toward the interface between the lower silicon layer and the insulating layer, preheating to a first temperature condition in an atmosphere in which oxygen is not supplied, and Heat treating at a high second temperature condition to form a germanium agglomerate layer on the insulating layer and a silicon oxide layer on the germanium agglomeration layer by mutual diffusion of silicon and germanium, and exposing the germanium agglomeration layer by removing the silicon oxide layer. It comprises the step of.

게르마늄, 응집, 산화, 실리콘, 실리콘게르마늄, 양성자이온, 열처리 Germanium, flocculation, oxidation, silicon, silicon germanium, proton ion, heat treatment

Description

게르마늄 온 인슐레이터 구조의 제조 방법과 이 방법에 의해 제조된 게르마늄 온 인슐레이터 구조 및 이를 이용한 트랜지스터 {MANUFACTURING METHOD OF GERMANIUM ON INSULATOR STRUCTURE, GERMANIUM ON INSULATOR STRUCTURE BY THE METHOD, AND TRANSISTOR USING THE GERMANIUM ON INSULATOR STRUCTURE}Method for manufacturing germanium on insulator structure and germanium on insulator structure manufactured by the method and transistor using same

본 발명은 게르마늄 온 인슐레이터(Germanium On Insulator; GOI) 구조의 제조 방법에 관한 것으로서, 보다 상세하게는 게르마늄 응집층의 결함을 줄일 수 있는 게르마늄 온 인슐레이터 구조의 제조 방법과 이 방법에 의해 제조된 게르마늄 온 인슐레이터 구조 및 이를 이용한 트랜지스터에 관한 것이다.The present invention relates to a method of manufacturing a germanium on insulator (GOI) structure, and more particularly, a method of manufacturing a germanium on insulator structure capable of reducing defects in a germanium agglomerated layer and a germanium on manufactured by the method. The present invention relates to an insulator structure and a transistor using the same.

세미컨덕터 온 인슐레이터(Semiconductor On Insulator) 구조는 반도체층과 기판 사이에 절연층을 구비한 구조로서, 트랜지스터, 특히 금속 산화물 반도체 전계 효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; MOSFET)의 제조에 사용된다. 반도체 물질층이 실리콘이면 실리콘 온 인슐레이터(Silicon On Insulator) 구조가 되고, 반도체 물질층이 게르마늄이면 게르마늄 온 인슐레이터(Germanium On Insulator) 구조가 된다. 이 반도체 물질층은 트랜지스터에서 채널층으로 사용된다.The semiconductor on insulator structure has an insulating layer between the semiconductor layer and the substrate, and is used in the manufacture of transistors, in particular, metal oxide semiconductor field effect transistors (MOSFETs). If the semiconductor material layer is silicon, a silicon on insulator structure is formed. If the semiconductor material layer is germanium, a germanium on insulator structure is obtained. This semiconductor material layer is used as a channel layer in transistors.

일반적으로 세미컨덕터 온 인슐레이터 구조를 이용한 트랜지스터는 스위칭 속도가 빠르고, 우주선 입자로 인한 시그널 노이즈의 영향을 덜 받는 것으로 알려져 있다. 또한, 이웃한 트랜지스터 사이가 산화실리콘(SiO2) 등의 절연층에 의해 절연되므로 래치-업(latch-up) 현상을 억제하며, 트랜지스터 사이의 간격을 좁힐 수 있어 높은 회로 밀도를 구현할 수 있다.In general, transistors using semiconductor-on-insulator structures are known to be fast switching speeds and less susceptible to signal noise from cosmic particles. In addition, since neighboring transistors are insulated by an insulating layer such as silicon oxide (SiO 2 ), a latch-up phenomenon can be suppressed, and a gap between transistors can be narrowed to realize high circuit density.

세미컨덕터 온 인슐레이터 구조를 이용한 트랜지스터에서, 반도체층을 형성하는 물질의 이동도(mobility)가 높을수록 스위칭 속도를 향상시킬 수 있다. 일반적으로 게르마늄의 케리어 이동도(carrier mobility)가 실리콘의 케리어 이동도보다 높다. 따라서 게르마늄을 채널층 물질로 사용하는 트랜지스터는 스위칭 속도와 회로 밀도를 높이고, 기생 캐패시턴스와 래치-업 현상 및 짧은 채널 효과(short-channel effect)를 낮추는데 이상적이라 할 수 있다.In a transistor using a semiconductor on insulator structure, the higher the mobility of the material forming the semiconductor layer, the faster the switching speed. In general, carrier mobility of germanium is higher than carrier mobility of silicon. Therefore, transistors using germanium as channel layer materials are ideal for increasing switching speed and circuit density, reducing parasitic capacitance, latch-up and short-channel effects.

종래 게르마늄 온 인슐레이터 구조의 제조 방법으로 산화에 의해 유도된 게르마늄 응집법(oxidation-induced Ge condensation process)이 개시되어 있다. 이 방법에 따르면, ① 실리콘 온 인슐레이터 구조 위에 실리콘게르마늄(SiGe)층을 형성하고(이때 기판 위의 실리콘층을 '하부 실리콘층'이라 한다), ② 실리콘게르마늄층 위에 확산 베리어로 기능하는 상부 실리콘층을 형성하고, ③ 산소 분위기에서 실리콘게르마늄층의 융해점보다 낮은 온도로 열처리한다.A method for producing a germanium on insulator structure has been disclosed by oxidation-induced Ge condensation process (oxidation-induced Ge condensation process). According to this method, (1) forming a silicon germanium (SiGe) layer on a silicon on insulator structure (the silicon layer on the substrate is referred to as a 'lower silicon layer'), and ② an upper silicon layer functioning as a diffusion barrier on the silicon germanium layer. And heat treatment at a temperature lower than the melting point of the silicon germanium layer in an oxygen atmosphere.

그러면 상, 하부 실리콘층과 그 사이의 실리콘게르마늄층은, 열처리 과정에서 실리콘과 게르마늄의 상호 확산에 의해 게르마늄이 응집된 게르마늄 응집층(실 리콘게르마늄층 또는 순수 게르마늄층)과 그 상부의 산화실리콘층으로 재형성된다. 이후, 산화실리콘층을 제거하면 게르마늄의 농도가 상승된 게르마늄 응집층을 얻을 수 있다.Then, the upper and lower silicon layers and the silicon germanium layer therebetween are a germanium agglomerated layer (silicon germanium layer or pure germanium layer) in which germanium is agglomerated by silicon and germanium interdiffusion in the heat treatment process and a silicon oxide layer thereon. Is reshaped. Thereafter, by removing the silicon oxide layer, it is possible to obtain a germanium agglomerated layer having an increased concentration of germanium.

그런데 전술한 응집법에서는, 게르마늄의 확산 속도 자체가 빠른 문제에 더하여 실리콘게르마늄층의 결함 유무에 따라 게르마늄의 확산 속도가 달라지기 때문에 게르마늄의 균일한 확산이 일어나지 않게 된다. 그 결과, 게르마늄 응집층을 형성하는데 어려움이 있으며, 게르마늄 응집층을 형성하더라도 많은 결함이 발생하게 된다. 따라서 게르마늄의 확산 속도를 일정하게 제어하여 게르마늄 응집층의 결함을 줄이기 위한 기술 개발이 요구되고 있다.However, in the agglomeration method described above, in addition to the problem that the germanium diffusion rate itself is fast, the diffusion rate of germanium varies depending on the presence or absence of defects in the silicon germanium layer, so that uniform diffusion of germanium does not occur. As a result, there is a difficulty in forming the germanium agglomerated layer, and many defects occur even when the germanium agglomerated layer is formed. Therefore, there is a need to develop a technology for reducing the defect of the germanium agglomerated layer by controlling the diffusion rate of germanium uniformly.

본 발명은 게르마늄 응집 과정에서 게르마늄이 일정한 속도로 확산되도록 유도하여 게르마늄 응집층의 결함을 줄일 수 있는 게르마늄 온 인슐레이터 구조의 제조 방법과, 이 방법에 의해 제조된 게르마늄 온 인슐레이터 구조 및 이를 이용한 트랜지스터를 제공하고자 한다.The present invention provides a method for producing a germanium on insulator structure that can induce germanium to diffuse at a constant rate in the process of germanium aggregation, thereby reducing defects in the germanium agglomeration layer, a germanium on insulator structure manufactured by the method, and a transistor using the same. I would like to.

본 발명의 일 실시예에 따른 게르마늄 온 인슐레이터 구조의 제조 방법은, ⅰ) 기판과 절연층 및 하부 실리콘층을 포함하는 실리콘 온 인슐레이터 구조 위에 에피텍셜 성장법으로 실리콘게르마늄층을 형성하는 단계와, ⅱ) 실리콘게르마늄층 위에 상부 실리콘층을 형성하는 단계와, ⅲ) 하부 실리콘층과 절연층 사이의 계면 을 향해 하부 실리콘층에 양성자 이온을 주입하는 단계와, ⅳ) 산소가 공급되지 않은 분위기에서 제1 온도 조건으로 예비 열처리하는 단계와, ⅴ) 산소 분위기에서 제1 온도보다 높은 제2 온도 조건으로 열처리하여 실리콘과 게르마늄의 상호 확산에 의해 절연층 상부에 게르마늄 응집층과, 게르마늄 응집층 상부에 산화실리콘층을 형성하는 단계와, 산화실리콘층을 제거하여 게르마늄 응집층을 노출시키는 단계를 포함한다.Method of manufacturing a germanium on insulator structure according to an embodiment of the present invention, iii) forming a silicon germanium layer on the silicon on insulator structure comprising a substrate, an insulating layer and a lower silicon layer by epitaxial growth method, ii A) forming an upper silicon layer on the silicon germanium layer, iii) injecting proton ions into the lower silicon layer toward the interface between the lower silicon layer and the insulating layer, and iii) in a non-oxygen supplied atmosphere Pretreatment at a temperature condition, i) heat treatment at a second temperature condition higher than the first temperature in an oxygen atmosphere, and the germanium agglomeration layer on the insulating layer and silicon oxide on the germanium agglomeration layer by interdiffusion of silicon and germanium. Forming a layer, and removing the silicon oxide layer to expose the germanium agglomerate layer.

게르마늄 온 인슐레이터 구조의 제조 방법은, 실리콘게르마늄층을 형성하기 전, 실리콘 온 인슐레이터 구조를 0.1Torr 내지 1Torr의 압력과 700℃ 내지 900℃의 수소 분위기에서 5분 내지 25분 동안 어닐링하는 단계를 더욱 포함할 수 있다.The method for producing a germanium on insulator structure further includes annealing the silicon on insulator structure for 5 to 25 minutes in a hydrogen atmosphere of 700 to 900 ° C. at a pressure of 0.1 Torr to 1 Torr and before forming the silicon germanium layer. can do.

어닐링부터 상부 실리콘층의 형성까지 급속 열 화학기상증착(Rapid Thermal Chemical Vapor Deposition: RTCVD) 챔버에서 실시될 수 있다.It may be carried out in a Rapid Thermal Chemical Vapor Deposition (RTCVD) chamber from annealing to formation of the upper silicon layer.

실리콘게르마늄(Si1-xGex)층에서 게르마늄의 조성 x는 0.2 내지 0.4일 수 있다. 실리콘게르마늄의 성장은 0.1Torr 내지 1Torr의 압력과 550℃ 내지 750℃의 온도에서 10분 내지 40분 진행되며, SiH4와 GeH4 및 H2의 혼합물을 소스 가스로 사용할 수 있다.The composition x of germanium in the silicon germanium (Si 1-x Ge x ) layer may be 0.2 to 0.4. The growth of silicon germanium proceeds from 10 minutes to 40 minutes at a pressure of 0.1 Torr to 1 Torr and a temperature of 550 ° C. to 750 ° C., and a mixture of SiH 4 and GeH 4 and H 2 may be used as the source gas.

상부 실리콘층을 형성할 때, 0.1Torr 내지 1Torr의 압력과 700℃ 내지 900℃의 온도에서 10초 내지 90초 동안 실리콘을 성장시키며, SiH4와 H2의 혼합물을 소스 가스로 사용할 수 있다.When forming the upper silicon layer, the silicon is grown for 10 seconds to 90 seconds at a pressure of 0.1 Torr to 1 Torr and a temperature of 700 ℃ to 900 ℃, a mixture of SiH 4 and H 2 can be used as the source gas.

양성자 이온은 수소 이온과 헬륨 이온 중 어느 하나일 수 있다. 양성자 이온 은 절연층을 향한 하부 실리콘층의 하측 영역에 집중적으로 주입될 수 있다. 양성자 이온은 10keV 내지 30keV의 에너지 및 1×1015cm-2 내지 1×1017cm-2의 도즈량으로 주입될 수 있다.The proton ions can be either hydrogen ions or helium ions. Proton ions may be implanted intensively into the lower region of the lower silicon layer facing the insulating layer. Proton ions may be implanted with an energy of 10 keV to 30 keV and a dose of 1 × 10 15 cm −2 to 1 × 10 17 cm −2 .

열처리 공정은 1,000℃ 내지 1,300℃ 온도의 산소 분위기에서 60분 내지 360분 동안 수행될 수 있다.The heat treatment process may be performed for 60 to 360 minutes in an oxygen atmosphere of 1,000 ℃ to 1,300 ℃ temperature.

게르마늄 응집층은 실리콘게르마늄(Si1-xGex)으로 형성되며, 게르마늄의 농도 x는 0.9 내지 0.99일 수 있다. 다른 한편으로, 게르마늄 응집층은 순수 게르마늄으로 형성될 수 있다.The germanium agglomeration layer is formed of silicon germanium (Si 1-x Ge x ), and the concentration x of germanium may be 0.9 to 0.99. On the other hand, the germanium agglomerate layer may be formed of pure germanium.

본 발명의 일 실시예에 따른 게르마늄 온 인슐레이터 구조는 전술한 방법으로 제조되며, 게르마늄 응집층은 하기 조건을 만족한다.The germanium on insulator structure according to the embodiment of the present invention is manufactured by the above-described method, and the germanium agglomerated layer satisfies the following conditions.

Figure 112009011441880-pat00001
Figure 112009011441880-pat00001

여기서, (ΔC/C0)(P-0)는 게르마늄 응집 전 양성자 이온을 주입하지 않은 게르마늄 응집층의 결함 농도를 나타내고, (ΔC/C0)(P-1)은 게르마늄 응집 전 양성자 이온을 주입한 게르마늄 응집층의 결함 농도를 나타낸다.Here, (ΔC / C 0 ) (P-0) represents the defect concentration of the germanium agglomerate layer which is not implanted with proton ions before germanium agglomeration, and (ΔC / C 0 ) (P-1) denotes the proton ions before germanium agglomeration. The defect concentration of the injected germanium agglomerated layer is shown.

본 발명의 다른 일 실시예에 따른 게르마늄 온 인슐레이터 구조는 전술한 방법으로 제조되며, 게르마늄 응집층은 0.1eV 이하의 쿨롱 베리어값을 가진다.The germanium on insulator structure according to another embodiment of the present invention is manufactured by the method described above, and the germanium agglomerated layer has a coulombic barrier value of 0.1 eV or less.

본 발명의 또다른 일 실시예에 따른 게르마늄 온 인슐레이터 구조는 전술한 방법으로 제조되며, 게르마늄 응집층은 0.1eV 이하의 쿨롱 베리어값을 가지면서 하 기 조건을 만족한다.The germanium on insulator structure according to another embodiment of the present invention is manufactured by the above-described method, and the germanium agglomerated layer has a Coulomb barrier value of 0.1 eV or less and satisfies the following conditions.

Figure 112009011441880-pat00002
Figure 112009011441880-pat00002

여기서, (ΔC/C0)(P-0)는 게르마늄 응집 전 양성자 이온을 주입하지 않은 게르마늄 응집층의 결함 농도를 나타내고, (ΔC/C0)(P-1)은 게르마늄 응집 전 양성자 이온을 주입한 게르마늄 응집층의 결함 농도를 나타낸다.Here, (ΔC / C 0 ) (P-0) represents the defect concentration of the germanium agglomerate layer which is not implanted with proton ions before germanium agglomeration, and (ΔC / C 0 ) (P-1) denotes the proton ions before germanium agglomeration. The defect concentration of the injected germanium agglomerated layer is shown.

본 발명의 일 실시예에 따른 트랜지스터는, 기판과, 기판 위에 형성되는 절연층과, 절연층 위에 형성되며 양측에 소스 영역과 드레인 영역을 구비하는 채널층과, 게이트 절연막을 사이에 두고 채널층 위에 형성되는 게이트 전극과, 게이트 전극과 절연을 유지하면서 소스 영역 및 드레인 영역에 각각 전기적으로 연결되는 소스 전극 및 드레인 전극을 포함한다. 채널층은 전술한 방법으로 제조된 게르마늄 응집층이며, 하기 조건을 만족한다.A transistor according to an embodiment of the present invention includes a substrate, an insulating layer formed on the substrate, a channel layer formed on the insulating layer and having source and drain regions on both sides thereof, and a gate insulating film interposed therebetween. And a gate electrode to be formed, and a source electrode and a drain electrode electrically connected to the source region and the drain region, respectively, while maintaining insulation with the gate electrode. The channel layer is a germanium agglomerated layer produced by the above-described method, and satisfies the following conditions.

Figure 112009011441880-pat00003
Figure 112009011441880-pat00003

여기서, (ΔC/C0)(P-0)는 게르마늄 응집 전 양성자 이온을 주입하지 않은 게르마늄 응집층의 결함 농도를 나타내고, (ΔC/C0)(P-1)은 게르마늄 응집 전 양성자 이온을 주입한 게르마늄 응집층의 결함 농도를 나타낸다.Here, (ΔC / C 0 ) (P-0) represents the defect concentration of the germanium agglomerate layer which is not implanted with proton ions before germanium agglomeration, and (ΔC / C 0 ) (P-1) denotes the proton ions before germanium agglomeration. The defect concentration of the injected germanium agglomerated layer is shown.

본 발명의 다른 일 실시예에 따른 트랜지스터는, 기판과, 기판 위에 형성되는 절연층과, 절연층 위에 형성되며 양측에 소스 영역과 드레인 영역을 구비하는 채널층과, 게이트 절연막을 사이에 두고 채널층 위에 형성되는 게이트 전극과, 게이트 전극과 절연을 유지하면서 소스 영역 및 드레인 영역에 각각 전기적으로 연결되는 소스 전극 및 드레인 전극을 포함한다. 채널층은 전술한 방법으로 제조된 게르마늄 응집층이며, 0.1eV 이하의 쿨롱 베리어값을 가진다.According to another embodiment of the present invention, a transistor includes a substrate, an insulating layer formed on the substrate, a channel layer formed on the insulating layer and having a source region and a drain region on both sides thereof, and a channel layer having a gate insulating layer interposed therebetween. And a gate electrode formed thereon, and a source electrode and a drain electrode electrically connected to the source region and the drain region, respectively, while maintaining insulation with the gate electrode. The channel layer is a germanium agglomerated layer prepared by the above-described method, and has a Coulomb barrier value of 0.1 eV or less.

본 발명의 또다른 일 실시예에 따른 트랜지스터는, 기판과, 기판 위에 형성되는 절연층과, 절연층 위에 형성되며 양측에 소스 영역과 드레인 영역을 구비하는 채널층과, 게이트 절연막을 사이에 두고 채널층 위에 형성되는 게이트 전극과, 게이트 전극과 절연을 유지하면서 소스 영역 및 드레인 영역에 각각 전기적으로 연결되는 소스 전극 및 드레인 전극을 포함한다. 채널층은 전술한 방법으로 제조된 게르마늄 응집층이며, 0.1eV 이하의 쿨롱 베리어값을 가지면서 하기 조건을 만족한다.According to another embodiment of the present invention, a transistor includes a substrate, an insulating layer formed on the substrate, a channel layer formed on the insulating layer and having a source region and a drain region on both sides thereof, and a channel between the gate insulating layer. A gate electrode formed over the layer, and a source electrode and a drain electrode electrically connected to the source region and the drain region, respectively, while maintaining insulation with the gate electrode. The channel layer is a germanium agglomerated layer prepared by the above-described method, and satisfies the following conditions while having a Coulomb barrier value of 0.1 eV or less.

Figure 112009011441880-pat00004
Figure 112009011441880-pat00004

여기서, (ΔC/C0)(P-0)는 게르마늄 응집 전 양성자 이온을 주입하지 않은 게르마늄 응집층의 결함 농도를 나타내고, (ΔC/C0)(P-1)은 게르마늄 응집 전 양성자 이온을 주입한 게르마늄 응집층의 결함 농도를 나타낸다.Here, (ΔC / C 0 ) (P-0) represents the defect concentration of the germanium agglomerate layer which is not implanted with proton ions before germanium agglomeration, and (ΔC / C 0 ) (P-1) denotes the proton ions before germanium agglomeration. The defect concentration of the injected germanium agglomerated layer is shown.

본 발명에 의한 게르마늄 온 인슐레이터 구조의 제조 방법에 따르면, 게르마늄 응집 과정에서 게르마늄의 확산 속도를 일정하게 제어할 수 있다. 따라서 일정 한 양의 게르마늄을 원하는 위치에 응집시켜 결함 준위가 낮은 고품질의 게르마늄 응집층을 형성할 수 있다. 또한, 이 방법으로 제조된 게르마늄 응집층은 낮은 쿨롱 베리어값을 가지므로, 게르마늄 응집층을 채널층으로 사용하는 트랜지스터는 스위칭 속도와 동작 특성을 효과적으로 향상시킬 수 있다.According to the method for producing a germanium on insulator structure according to the present invention, it is possible to constantly control the diffusion rate of germanium in the process of germanium aggregation. Therefore, a certain amount of germanium may be aggregated at a desired position to form a high quality germanium aggregate layer having a low defect level. In addition, the germanium agglomeration layer manufactured by this method has a low Coulomb barrier value, so that a transistor using the germanium agglomeration layer as a channel layer can effectively improve switching speed and operating characteristics.

이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 게르마늄 온 인슐레이터 구조의 제조 방법을 설명하기 위해 나타낸 개략적인 단면도이다.1A to 1F are schematic cross-sectional views illustrating a method of manufacturing a germanium on insulator structure according to an embodiment of the present invention.

도 1a를 참고하면, 실리콘 온 인슐레이터(Silicon On Insulator) 구조(10)를 준비한다. 실리콘 온 인슐레이터 구조(10)는 기판(12)과, 기판(12) 위에 형성된 절연층(14)과, 절연층(14) 위에 형성된 실리콘층(16)(이하, '하부 실리콘층'이라 한다)을 포함한다. 기판(12)은 실리콘 기판일 수 있고, 절연층(14)은 산화실리콘(SiO2)층일 수 있다.Referring to FIG. 1A, a silicon on insulator structure 10 is prepared. The silicon on insulator structure 10 includes a substrate 12, an insulating layer 14 formed on the substrate 12, and a silicon layer 16 formed on the insulating layer 14 (hereinafter referred to as a 'lower silicon layer'). It includes. The substrate 12 may be a silicon substrate, and the insulating layer 14 may be a silicon oxide (SiO 2 ) layer.

이어서 실리콘 온 인슐레이터 구조(10)를 초음파 세정 후 건조시킨다. 초음파 세정은 10분 동안 아세톤과 메탄올 속에서 진행된다. 초음파 세정이 완료된 실리콘 온 인슐레이터 구조(10)는 탈 이온수로 씻겨지고, 건조 질소 분위기에서 건조 된다.The silicon on insulator structure 10 is then dried after ultrasonic cleaning. Ultrasonic cleaning is performed in acetone and methanol for 10 minutes. The silicon on insulator structure 10 in which ultrasonic cleaning is completed is washed with deionized water and dried in a dry nitrogen atmosphere.

세정된 실리콘 온 인슐레이터 구조(10)는 실리콘게르마늄층과 상부 실리콘층 형성을 위해 증착 챔버로 이송된다. 증착 챔버는 급속 열 화학기상증착(Rapid Thermal Chemical Vapor Deposition; RTCVD) 챔버일 수 있다. RTCVD 챔버는 복사 열원과 반도체 재료와의 에너지 전달을 기반으로 하고, 복사 열원을 통해 시료를 가열하기 때문에 적은 열원으로 원하는 구조를 용이하게 형성할 수 있는 장점이 있다. 또한, RTCVD 챔버를 적용하면 장시간 가열에 따른 열적 스트레스를 줄일 수 있다.The cleaned silicon on insulator structure 10 is transferred to a deposition chamber to form a silicon germanium layer and an upper silicon layer. The deposition chamber may be a Rapid Thermal Chemical Vapor Deposition (RTCVD) chamber. The RTCVD chamber is based on the energy transfer between the radiant heat source and the semiconductor material, and has the advantage of easily forming a desired structure with less heat source since the sample is heated through the radiant heat source. In addition, the application of the RTCVD chamber can reduce the thermal stress caused by long time heating.

실리콘게르마늄층을 형성하기 전, 실리콘 온 인슐레이터 구조(10)를 어닐링하여 하부 실리콘층(16)의 자연 산화막과 불순물을 제거한다. 어닐링은 0.1Torr 내지 1Torr의 압력과 700℃ 내지 900℃의 수소 분위기에서 5분 내지 25분 동안 진행한다. 일례로, 어닐링은 0.5Torr의 압력과 800℃의 수소 분위기에서 10분 동안 진행할 수 있다.Prior to forming the silicon germanium layer, the silicon on insulator structure 10 is annealed to remove the native oxide film and impurities of the lower silicon layer 16. Annealing is carried out for 5 to 25 minutes in a hydrogen atmosphere of 700 to 900 ℃ and a pressure of 0.1 Torr to 1 Torr. In one example, the annealing may be performed for 10 minutes in a pressure of 0.5 Torr and hydrogen atmosphere of 800 ℃.

도 1b를 참고하면, RTCVD 챔버의 온도를 실리콘게르마늄의 성장 온도로 낮추고, 하부 실리콘층(16) 위에 에피텍셜 성장법으로 실리콘게르마늄층(18)을 형성한다.Referring to FIG. 1B, the temperature of the RTCVD chamber is lowered to the growth temperature of silicon germanium, and the silicon germanium layer 18 is formed on the lower silicon layer 16 by epitaxial growth.

실리콘게르마늄층(18)의 에피텍셜 성장은 0.1Torr 내지 1Torr의 압력과 550℃ 내지 750℃의 온도에서 10분 내지 40분 동안 진행하며, SiH4와 GeH4 및 H2의 혼합물을 소스 가스로 사용한다. 일례로, 소스 가스의 조성은 SiH4가 10sccm, GeH4가 0.2sccm, H2가 50sccm일 수 있으며, 0.1Torr의 압력과 650℃의 성장 온도에서 30분 동안 성장시킬 수 있다.The epitaxial growth of the silicon germanium layer 18 proceeds for 10 to 40 minutes at a pressure of 0.1 Torr to 1 Torr and a temperature of 550 ° C. to 750 ° C., using a mixture of SiH 4 , GeH 4, and H 2 as a source gas. do. In one example, the composition of the source gas is SiH 4 may be may be a 10sccm, GeH 4 is 0.2sccm, H 2 is 50sccm, growth at a growth temperature of 650 and pressure 0.1Torr ℃ for 30 minutes.

성장 온도가 550℃ 미만이면 실리콘게르마늄층이 형성되지 않거나, 형성되더라도 초기 성장된 실리콘게르마늄층 속에 다수의 결함이 발생할 수 있다. 성장 온도가 750℃를 초과하는 경우에도 초기 성장된 실리콘게르마늄층 속에 다수의 결함이 발생할 수 있다.If the growth temperature is less than 550 ° C., the silicon germanium layer may not be formed or a plurality of defects may occur in the initially grown silicon germanium layer. Even when the growth temperature exceeds 750 ° C., many defects may occur in the initially grown silicon germanium layer.

성장된 실리콘게르마늄(Si1-xGex)층(18)에서 게르마늄의 조성 x는 0.2 내지 0.4이며, 일례로 0.4일 수 있다. 게르마늄의 조성 x가 0.2 미만이면 이후 공정에서 고농도의 게르마늄 응집층을 얻기까지 많은 시간이 소요되며, 게르마늄의 조성 x가 0.4를 초과하면 변형력이 크게 작용하여 실리콘게르마늄층이 형성되지 않을 수 있다.In the grown silicon germanium (Si 1-x Ge x ) layer 18, the composition x of germanium may be 0.2 to 0.4, for example, 0.4. If the composition x of germanium is less than 0.2, it takes a long time to obtain a high concentration of germanium agglomerate layer in a subsequent process, and if the composition x of germanium exceeds 0.4, the deformation force acts greatly, so that the silicon germanium layer may not be formed.

실리콘게르마늄층(18)의 두께는 추후 얻어질 게르마늄 응집층의 두께와 비례하므로, 얻고자 하는 게르마늄 응집층의 두께를 고려하여 실리콘게르마늄층(18)을 적정 두께로 형성한다. 예를 들어, 실리콘게르마늄층(18)을 20nm 내지 200nm의 두께로 형성하는 경우, 대략 10nm 내지 80nm 두께의 게르마늄 응집층을 얻을 수 있다.Since the thickness of the silicon germanium layer 18 is proportional to the thickness of the germanium agglomeration layer to be obtained later, the silicon germanium layer 18 is formed to an appropriate thickness in consideration of the thickness of the germanium agglomeration layer to be obtained. For example, when the silicon germanium layer 18 is formed to a thickness of 20 nm to 200 nm, a germanium agglomerate layer having a thickness of approximately 10 nm to 80 nm can be obtained.

이어서 실리콘게르마늄층(18) 위에 실리콘을 성장시켜 상부 실리콘층(20)을 형성한다. 상부 실리콘층(20)은 다음에 설명하는 열처리(산화) 공정에서 실리콘게르마늄층(18) 내부의 게르마늄 원자가 외측으로 확산되는 것을 차단하는 확산 베리 어로 기능한다.Subsequently, silicon is grown on the silicon germanium layer 18 to form the upper silicon layer 20. The upper silicon layer 20 functions as a diffusion barrier to prevent the germanium atoms inside the silicon germanium layer 18 from diffusing outward in the heat treatment (oxidation) process described below.

상부 실리콘층(20)의 성장은 0.1Torr 내지 1Torr의 압력과 700℃ 내지 900℃의 온도에서 10초 내지 90초 동안 진행하며, SiH4와 H2의 혼합물을 소스 가스로 사용한다. 일례로, 소스 가스의 조성은 SiH4가 10sccm, H2가 50sccm일 수 있으며, 0.1Torr의 압력과 800℃의 성장 온도에서 1분 동안 성장시킬 수 있다.The growth of the upper silicon layer 20 proceeds for 10 seconds to 90 seconds at a pressure of 0.1 Torr to 1 Torr and a temperature of 700 ℃ to 900 ℃, using a mixture of SiH 4 and H 2 as a source gas. For example, the composition of the source gas may be 10 sccm of SiH 4 , 50 sccm of H 2 , and may be grown for 1 minute at a pressure of 0.1 Torr and a growth temperature of 800 ° C.

이어서 전술한 구조를 RTCVD 챔버에서 인출시키고, 기체 이온빔 장치로 이송한다.The above-described structure is then taken out of the RTCVD chamber and transferred to the gas ion beam apparatus.

도 1c를 참고하면, 상부 실리콘층(20)의 상부로부터 하부 실리콘층(16)과 절연층(14) 사이의 계면을 향해 하부 실리콘층(16)에 하나 이상의 양성자 이온을 주입한다. 양성자 이온은 수소 이온(H+) 또는 헬륨 이온(He+)이며, 플라즈마 상태에서 주입한다.Referring to FIG. 1C, one or more proton ions are implanted into the lower silicon layer 16 from the top of the upper silicon layer 20 toward the interface between the lower silicon layer 16 and the insulating layer 14. Proton ions are hydrogen ions (H + ) or helium ions (He + ) and are implanted in a plasma state.

이때, 양성자 이온의 주입 조건을 조절하여 양성자 이온의 주입 깊이와 주입량을 제어할 수 있다. 본 실시예에서 양성자 이온의 주입 조건은 10keV 내지 30keV의 에너지 및 1×1015cm-2 내지 1×1017cm-2의 도즈량이며, 일례로 10keV의 에너지와 1×1017cm-2의 도즈량이 적용될 수 있다.At this time, the implantation depth and the amount of implantation of proton ions can be controlled by adjusting the implantation conditions of proton ions. In this embodiment, the implantation conditions of proton ions are 10 keV to 30 keV of energy and 1 × 10 15 cm -2 to 1 × 10 17 cm -2 , for example, 10 keV of energy and 1 × 10 17 cm -2 . The dose amount can be applied.

주입 에너지가 10keV 미만이면 하부 실리콘층(16)까지 양성자 이온을 주입할 수 없고, 주입 에너지가 30keV를 초과하면 절연층(14)까지 양성자 이온이 주입될 수 있다. 또한, 도즈량이 1×1015cm-2 미만이면 양성자 이온 주입에 의한 결함 억제 효과를 기대하기 어려우며, 도즈량이 1×1017cm-2을 초과하면 과도한 양성자 이온 주입으로 오히려 결함을 유발할 수 있다. 즉, 과도한 양성자 이온이 주입되면, 양성자 이온 주입 후 열처리(산화)를 통해 구조를 재결합시키는 과정에서 재결합되지 않은 원자 결합들이 생겨 결함을 더욱 발생시킬 수 있다.If the implantation energy is less than 10 keV, proton ions may not be implanted to the lower silicon layer 16, and if the implantation energy exceeds 30 keV, proton ions may be implanted to the insulating layer 14. In addition, when the dose amount is less than 1 × 10 15 cm −2 , it is difficult to expect a defect suppression effect by proton ion implantation, and when the dose amount exceeds 1 × 10 17 cm −2 , defects may be caused by excessive proton ion implantation. In other words, when excessive proton ions are injected, non-recombined atomic bonds may occur in the process of recombining the structure through heat treatment (oxidation) after proton ion implantation to further generate defects.

도 2는 주입된 양성자 이온의 프로파일을 나타낸 그래프이다. 도 2의 가로축은 타겟의 깊이를 나타내고, 세로축은 주입된 양성자 이온의 농도를 나타낸다. 타겟의 표면으로부터 순차적으로 상부 실리콘층(Si)과 실리콘게르마늄층(SiGe) 및 하부 실리콘층(Si)이 위치한다.2 is a graph showing the profile of implanted proton ions. 2 represents the depth of the target, and the vertical axis represents the concentration of implanted proton ions. The upper silicon layer Si, the silicon germanium layer SiGe, and the lower silicon layer Si are sequentially positioned from the surface of the target.

도 2를 참고하면, 양성자 이온의 주입 깊이는 하부 실리콘층의 깊이와 대략적으로 일치하며, 절연층을 향한 하부 실리콘층의 하측 영역에 양성자 이온이 집중적으로 주입되었음을 확인할 수 있다. 여기서, 하측 영역은 하부 실리콘층의 두께를 이등분하는 중심선을 가정했을 때 이 중심선의 아래 부분을 의미한다.Referring to FIG. 2, it can be seen that the implantation depth of the proton ions coincides with the depth of the lower silicon layer, and the proton ions are concentrated in the lower region of the lower silicon layer facing the insulating layer. Here, the lower region means a lower portion of the center line assuming a center line that bisects the thickness of the lower silicon layer.

이어서 전술한 구조를 기체 이온빔 장치에서 인출시키고, 예비 열처리(예비 산화) 및 열처리(산화) 공정을 위해 가열로(furnace)에 투입한다. 그리고 산소가 공급되지 않은 분위기에서 제1 온도 조건으로 예비 열처리(예비 산화)를 진행한 다음, 산소 분위기에서 제1 온도보다 높은 제2 온도 조건으로 열처리(산화) 공정을 진행한다.The above-described structure is then taken out of the gas ion beam apparatus and put into a furnace for preliminary heat treatment (preliminary oxidation) and heat treatment (oxidation) processes. Then, preliminary heat treatment (preliminary oxidation) is performed at the first temperature condition in the atmosphere not supplied with oxygen, and then heat treatment (oxidation) is performed at the second temperature condition higher than the first temperature in the oxygen atmosphere.

도 3은 예비 열처리(예비 산화) 및 그 이후 진행되는 열처리(산화) 공정의 온도 변화를 나타낸 그래프이다.3 is a graph showing the temperature change of the preliminary heat treatment (preliminary oxidation) and subsequent heat treatment (oxidation) process.

도 3을 참고하면, 가열로의 온도는 상온에서 제1 온도(T1)까지 승온되고(S1), 제1 온도(T1)를 일정 시간 유지하여 예비 열처리(예비 산화) 과정이 이루어진다(S2). 이후, 제1 온도(T1)로부터 열처리(산화) 온도인 제2 온도(T2)까지 승온되고(S3), 제2 온도(T2)에서 열처리(산화)가 이루어진다(S4). 이때, 열처리(산화) 이전의 S1 내지 S3 과정까지는 산소가 제거된 질소 분위기 또는 아르곤 분위기를 유지한다.Referring to FIG. 3, the temperature of the heating furnace is raised from room temperature to the first temperature (T 1 ) (S1), and the preliminary heat treatment (preliminary oxidation) process is performed by maintaining the first temperature (T 1 ) for a predetermined time (S2). ). Thereafter, the temperature is raised from the first temperature T 1 to the second temperature T 2 , which is a heat treatment (oxidation) temperature (S3), and a heat treatment (oxidation) is performed at the second temperature T 2 (S4). At this time, the nitrogen atmosphere or argon atmosphere from which oxygen is removed is maintained until S1 to S3 before heat treatment (oxidation).

이러한 예비 열처리(예비 산화)를 통해 막질의 결함을 줄여 열처리(산화) 후 게르마늄 응집층 표면의 거칠기를 줄일 수 있다. 예비 열처리(예비 산화)를 위한 제1 온도(T1)는 800℃ 내지 1000℃이며, 일례로 900℃일 수 있다. 제1 온도(T1)가 800℃ 미만이면 불순물 등을 제거하거나 충분한 예비 산화단계를 거칠 수 없으며, 제1 온도(T1)가 1000℃를 초과하면 결정에 열적 스트레스를 가할 수 있다.Through such a preliminary heat treatment (preliminary oxidation) it is possible to reduce the defects in the film quality to reduce the roughness of the surface of the germanium agglomeration layer after the heat treatment (oxidation). The first temperature T 1 for preliminary heat treatment (preliminary oxidation) is 800 ° C. to 1000 ° C., for example 900 ° C. If the first temperature T 1 is less than 800 ° C., impurities may not be removed or a sufficient preliminary oxidation step may be performed. If the first temperature T 1 is more than 1000 ° C., thermal stress may be applied to the crystal.

도 1d를 참고하면, 산소 분위기에서 열처리(산화) 공정을 진행하여 상부 실리콘층(20)을 산화시킨다. 이 열처리(산화) 공정은 실리콘게르마늄의 용융점보다 낮은 1,000℃ 내지 1,300℃ 온도(T2)의 산소 분위기에서 60분 내지 360분 동안 진행할 수 있다.Referring to FIG. 1D, a heat treatment (oxidation) process is performed in an oxygen atmosphere to oxidize the upper silicon layer 20. This heat treatment (oxidation) process may be performed for 60 to 360 minutes in an oxygen atmosphere of 1,000 to 1,300 ℃ temperature (T 2 ) lower than the melting point of silicon germanium.

열처리(산화) 공정이 진행됨에 따라, 실리콘게르마늄층(18) 내부의 게르마늄 원자는 아래 방향으로 확산되고, 하부 실리콘층(16)(도 1c 참조)의 실리콘 원자와 실리콘게르마늄층(18) 내부의 실리콘 원자는 윗 방향으로 확산되며, 상부 실리콘 층(20)은 점점 두꺼운 산화실리콘이 된다.As the heat treatment (oxidation) process proceeds, the germanium atoms inside the silicon germanium layer 18 diffuse downward, and the silicon atoms of the lower silicon layer 16 (see FIG. 1C) and the silicon germanium layer 18 inside The silicon atoms diffuse upwards, and the upper silicon layer 20 becomes thicker silicon oxide.

따라서, 도 1e를 참고하면, 열처리(산화) 공정 후 절연층(14) 위에는 게르마늄이 응집된 게르마늄 응집층(22)이 형성되고, 게르마늄 응집층(22) 위에 산화실리콘층(24)이 형성된다.Therefore, referring to FIG. 1E, after the heat treatment (oxidation) process, the germanium agglomerated layer 22 is formed on the insulating layer 14, and the silicon oxide layer 24 is formed on the germanium agglomerated layer 22. .

전술한 열처리(산화) 과정에서 양성자 이온들은 빠져나가고 게르마늄이 아래 방향으로 확산되는데, 일반적으로 게르마늄의 확산 속도가 빠른 것으로 알려져 있다. 균일한 확산이 일어나지 않게 되어 위치별로 게르마늄의 양이 달라지게 되고, 게르마늄 응집층에 많은 결함이 발생하게 된다.In the above heat treatment (oxidation) process, the proton ions are released and germanium is diffused downward, and it is generally known that the diffusion rate of germanium is high. Since the uniform diffusion does not occur, the amount of germanium is changed for each position, and many defects occur in the germanium agglomerated layer.

그런데 본 실시예에서는 양성자 이온이 게르마늄 확산 경로의 결합을 파괴하고, 양성자 이온 주입 부분이 전기적으로 중성인 상태가 되므로, 빠르게 확산하는 게르마늄을 제어하여 원하는 위치에 일정한 양의 게르마늄을 응집시킬 수 있다. 따라서 확산을 통한 게르마늄 응집층(22) 형성에 시간은 조금 더 소요되지만, 게르마늄 응집층(22)의 결함 준위를 효과적으로 감소시킬 수 있다.However, in the present embodiment, since the proton ions break the bond of the germanium diffusion path and the proton ion implantation portion is electrically neutral, the germanium can be rapidly diffused to aggregate a certain amount of germanium at a desired position. Therefore, although it takes a little longer to form the germanium agglomerated layer 22 through diffusion, it is possible to effectively reduce the defect level of the germanium agglomerated layer 22.

게르마늄 응집층(22)은 초기 실리콘게르마늄층(18)보다 높은 게르마늄 농도를 가지는 실리콘게르마늄(Si1-xGex)층이거나, 순수 게르마늄층일 수 있다. 게르마늄 응집층(22)이 실리콘게르마늄(Si1-xGex)인 경우, 게르마늄의 농도 x는 0.9 내지 0.99일 수 있다. 이때, 열처리 시간과 열처리 온도 등을 조절하여 게르마늄 응집층(22)의 게르마늄 농도를 제어할 수 있다.The germanium agglomeration layer 22 may be a silicon germanium (Si 1-x Ge x ) layer having a higher germanium concentration than the initial silicon germanium layer 18, or may be a pure germanium layer. When the germanium agglomeration layer 22 is silicon germanium (Si 1-x Ge x ), the concentration x of germanium may be 0.9 to 0.99. In this case, the germanium concentration of the germanium agglomerated layer 22 may be controlled by adjusting the heat treatment time and the heat treatment temperature.

마지막으로, 게르마늄 응집층(22) 상부의 산화실리콘층(24)을 제거하여 도 1f에 도시한 바와 같이 게르마늄 응집층(22)을 가지는 게르마늄 온 인슐레이터 구조(26)를 완성한다. 게르마늄 응집 이후 산화실리콘층(24)을 제거하기 전 상태의 전자 현미경 사진을 도 4에 나타내었다.Finally, the silicon oxide layer 24 on the germanium agglomeration layer 22 is removed to complete the germanium on insulator structure 26 having the germanium agglomeration layer 22 as shown in FIG. 1F. An electron micrograph of the state after the germanium aggregation and before the silicon oxide layer 24 is removed is shown in FIG. 4.

도 5는 시료의 딥 레벨 결함을 조사하기 위해 측정한 디엘티에스(DLTS, Deep Level Transient Spectroscopy) 신호를 나타낸 그래프이다. DLTS 장치는 시료의 전기적 특성(캐패시턴스 변화값)을 정량화하여 시료에 발생한 딥 레벨 결함의 농도를 정량적으로 평가할 수 있도록 해주는 장치이다. 도 5의 그래프에서 가로축은 온도를 나타내고, 세로축은 기준 캐패시턴스값(C0)에 대한 캐패시턴스 변화값(ΔC)의 비율을 나타낸다. 세로축의 (ΔC/CO)를 DLTS 신호값으로 정의할 수 있으며, 이는 결함의 농도(세기)를 의미한다.5 is a graph showing a Deep Level Transient Spectroscopy (DLTS) signal measured to investigate a deep level defect of a sample. DLTS is a device that quantitatively evaluates the concentration of deep level defects in a sample by quantifying the electrical characteristics (capacitance change) of the sample. In the graph of FIG. 5, the horizontal axis represents temperature, and the vertical axis represents the ratio of the capacitance change value ΔC to the reference capacitance value C 0 . (ΔC / C O ) on the vertical axis can be defined as the DLTS signal value, which means the density (intensity) of the defect.

도 5에서 (a)는 양성자 이온을 주입하지 않은 비교예의 결과이고, (b)는 헬륨 이온을 주입한 실시예 1의 결과이며, (c)는 수소 이온을 주입한 실시예 2의 결과이다. 비교예와 실시예 1, 2 모두 1000℃에서 180분 동안 열처리(산화) 공정을 진행하였다. 비교예와 실시예 1, 2의 DLTS 신호에서 첫 번째 피크가 나타나는 지점을 PG1으로 표기하였고, 두 번째 피크가 나타나는 지점을 PG3로 표기하였다.In FIG. 5, (a) is the result of the comparative example which does not inject proton ion, (b) is the result of Example 1 which injected helium ion, and (c) is the result of Example 2 which injected hydrogen ion. In Comparative Examples and Examples 1 and 2, the heat treatment (oxidation) process was performed at 1000 ° C. for 180 minutes. The point where the first peak appears in the DLTS signal of Comparative Examples and Examples 1 and 2 is denoted PG1, and the point where the second peak appears is denoted PG3.

도 5에 나타낸 결과로부터 양성자 이온을 주입한 실시예 1, 2에서 비교예 대비 결함 농도가 낮아진 것을 확인할 수 있다. 특히 수소 이온을 주입한 실시예 2가 헬륨 이온을 주입한 실시예 1보다 딥 레벨 결함을 줄이는데 보다 효과적인 결과를 나타낸다. 실시예 1에서 측정된 전체 결함의 농도는 비교예 대비 50% 정도 감소하 였고, 실시예 2에서 측정된 전체 결함의 농도는 비교예 대비 80% 이상 감소하였다.It can be seen from the results shown in FIG. 5 that the defect concentrations of Examples 1 and 2 injected with proton ions are lower than those of Comparative Examples. In particular, Example 2 implanted with hydrogen ions exhibits more effective results in reducing deep level defects than Example 1 implanted with helium ions. The concentration of the total defects measured in Example 1 was reduced by about 50% compared to the comparative example, the concentration of the total defects measured in Example 2 was reduced by more than 80% compared to the comparative example.

따라서 본 실시예의 방법에 따라 제조된 게르마늄 응집층은 다음의 수식 조건을 만족하는 것으로 표현될 수 있다.Therefore, the germanium agglomerated layer prepared according to the method of the present embodiment may be expressed as satisfying the following modification condition.

Figure 112009011441880-pat00005
-- (1)
Figure 112009011441880-pat00005
-- (One)

여기서, (ΔC/C0)(P-0)는 게르마늄 응집 전 양성자 이온을 주입하지 않은 게르마늄 응집층의 결함 농도를 나타내고, (ΔC/C0)(P-1)은 게르마늄 응집 전 양성자 이온을 주입한 게르마늄 응집층의 결함 농도를 나타낸다.Here, (ΔC / C 0 ) (P-0) represents the defect concentration of the germanium agglomerate layer which is not implanted with proton ions before germanium agglomeration, and (ΔC / C 0 ) (P-1) denotes the proton ions before germanium agglomeration. The defect concentration of the injected germanium agglomerated layer is shown.

본 실시예의 방법으로 제조된 게르마늄 응집층은 결함 준위가 낮아짐에 따라 낮은 쿨롱 베리어값을 나타낸다. 도 6은 시료에 따른 쿨롱 베리어 값을 측정하여 나타낸 그래프이다. 도 6에서 (a)는 게르마늄 응집 이전 상태의 실리콘게르마늄층이고, (b)는 양성자 이온 주입 없이 제조된 게르마늄 응집층이며, (c)는 수소 이온 주입 후 제조된 게르마늄 응집층이고, (d)는 헬륨 이온 주입 후 제조된 게르마늄 응집층의 결과이다.The germanium agglomerate layer produced by the method of this example shows a low Coulomb barrier value as the defect level is lowered. Figure 6 is a graph showing the measured coulomb barrier value according to the sample. In FIG. 6, (a) is a silicon germanium layer before germanium agglomeration, (b) is a germanium agglomeration layer prepared without proton ion implantation, (c) is a germanium agglomeration layer prepared after hydrogen ion implantation, and (d) Is the result of the germanium agglomerated layer prepared after helium ion implantation.

도 6을 참고하면, 게르마늄이 응집되지 않은 실리콘게르마늄층 및 양성자 이온 주입 없이 제조된 게르마늄 응집층과 비교할 때, 양성자 이온 주입 후 제조된 게르마늄 응집층에서 0.1eV 이하의 낮은 쿨롱 베리어 값을 구현하고 있음을 확인할 수 있다. 따라서 본 실시예의 게르마늄 응집층을 채널층으로 사용하는 트랜지스터는 스위칭 속도와 동작 특성을 효과적으로 향상시킬 수 있다.Referring to FIG. 6, the germanium agglomerate layer prepared after proton ion implantation has a low coulomb barrier value of 0.1 eV or less, compared to the germanium agglomerate layer which is not agglomerated and the germanium agglomeration layer prepared without proton ion implantation. can confirm. Therefore, the transistor using the germanium aggregation layer of the present embodiment as the channel layer can effectively improve the switching speed and operating characteristics.

도 7은 전술한 게르마늄 응집층을 채널층으로 사용하는 트랜지스터의 단면도이다.7 is a cross-sectional view of a transistor using the above-described germanium aggregation layer as a channel layer.

도 7을 참고하면, 트랜지스터(30)의 기판(32) 위에는 절연층(34)이 형성되고, 절연층(34) 위에 게르마늄 채널층(36)이 형성된다. 게르마늄 채널층(36)의 양측에는 도핑에 의한 소스 영역(38)과 드레인 영역(40)이 위치한다. 게르마늄 채널층(36) 위에는 게이트 절연막(42)이 형성되고, 게이트 절연막(42) 위에 게이트 전극(44)이 형성된다.Referring to FIG. 7, an insulating layer 34 is formed on the substrate 32 of the transistor 30, and a germanium channel layer 36 is formed on the insulating layer 34. On both sides of the germanium channel layer 36, doped source regions 38 and drain regions 40 are located. The gate insulating layer 42 is formed on the germanium channel layer 36, and the gate electrode 44 is formed on the gate insulating layer 42.

게이트 전극(44) 위에는 층간 유전체층(46)이 형성되며, 층간 유전체층(46) 가운데 소스 영역(38)의 상부와 드레인 영역(40)의 상부에 관통공이 형성된다. 노출된 소스 영역(38) 위로 소스 전극(48)이 형성되고, 노출된 드레인 영역(40) 위로 드레인 전극(50)이 형성된다.An interlayer dielectric layer 46 is formed on the gate electrode 44, and through holes are formed in the upper portion of the source region 38 and the drain region 40 of the interlayer dielectric layer 46. The source electrode 48 is formed over the exposed source region 38, and the drain electrode 50 is formed over the exposed drain region 40.

전술한 트랜지스터는, 높은 케리어 이동도와 낮은 쿨롱 베리어값 및 감소된 딥 레벨 결함을 가지는 게르마늄 채널층을 구비함에 따라, 매우 우수한 스위칭 속도와 동작 특성을 구현할 수 있다.The above-described transistor has a germanium channel layer having high carrier mobility, low coulomb barrier value and reduced deep level defects, thereby achieving very good switching speed and operating characteristics.

상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, Of course.

도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 게르마늄 온 인슐레이터 구조의 제조 방법을 설명하기 위해 나타낸 개략적인 단면도이다.1A to 1F are schematic cross-sectional views illustrating a method of manufacturing a germanium on insulator structure according to an embodiment of the present invention.

도 2는 양성자 이온 주입 프로파일을 나타낸 그래프이다.2 is a graph showing a proton ion implantation profile.

도 3은 게르마늄 응집 공정 중 시간에 따른 온도 변화를 나타낸 그래프이다.3 is a graph showing a temperature change with time during the germanium agglomeration process.

도 4는 게르마늄 응집 이후 산화실리콘층을 제거하기 전 상태를 나타낸 전자현미경 사진이다.Figure 4 is an electron micrograph showing a state after the germanium aggregation before removing the silicon oxide layer.

도 5는 시료의 딥 레벨 결함을 조사하기 위해 측정한 DLTS 신호를 나타낸 그래프이다.5 is a graph showing a DLTS signal measured to investigate a deep level defect of a sample.

도 6은 시료에 따른 쿨롱 베리어 값을 측정하여 나타낸 그래프이다.Figure 6 is a graph showing the measured coulomb barrier value according to the sample.

도 7은 게르마늄 채널층을 구비한 트랜지스터의 단면도이다.7 is a cross-sectional view of a transistor having a germanium channel layer.

Claims (18)

기판과 절연층 및 하부 실리콘층을 포함하는 실리콘 온 인슐레이터 구조 위에 에피텍셜 성장법으로 실리콘게르마늄층을 형성하는 단계;Forming a silicon germanium layer on the silicon on insulator structure including a substrate, an insulating layer and a lower silicon layer by epitaxial growth; 상기 실리콘게르마늄층 위에 상부 실리콘층을 형성하는 단계;Forming an upper silicon layer on the silicon germanium layer; 상기 하부 실리콘층과 상기 절연층 사이의 계면을 향해 상기 하부 실리콘층에 양성자 이온을 주입하는 단계;Implanting proton ions into the lower silicon layer toward an interface between the lower silicon layer and the insulating layer; 산소가 공급되지 않은 분위기에서 제1 온도 조건으로 예비 열처리하는 단계;Pre-heating at a first temperature condition in an atmosphere not supplied with oxygen; 산소 분위기에서 상기 제1 온도보다 높은 제2 온도 조건으로 열처리하여 실리콘과 게르마늄의 상호 확산에 의해 상기 절연층 상부에 게르마늄 응집층과, 상기 게르마늄 응집층 상부에 산화실리콘층을 형성하는 단계; 및Heat-treating at a second temperature condition higher than the first temperature in an oxygen atmosphere to form a germanium agglomeration layer on the insulating layer and a silicon oxide layer on the germanium agglomeration layer by interdiffusion of silicon and germanium; And 상기 산화실리콘층을 제거하여 상기 게르마늄 응집층을 노출시키는 단계Removing the silicon oxide layer to expose the germanium agglomerated layer 를 포함하는 게르마늄 온 인슐레이터 구조의 제조 방법.Method for producing a germanium on insulator structure comprising a. 제1항에 있어서,The method of claim 1, 상기 실리콘게르마늄층을 형성하기 전, 상기 실리콘 온 인슐레이터 구조를 0.1Torr 내지 1Torr의 압력과 700℃ 내지 900℃의 수소 분위기에서 5분 내지 25분 동안 어닐링하는 단계를 더욱 포함하는 게르마늄 온 인슐레이터 구조의 제조 방법.Before forming the silicon germanium layer, the silicon on insulator structure further comprises the step of annealing the silicon on insulator structure at a pressure of 0.1 Torr to 1 Torr for 5 minutes to 25 minutes in a hydrogen atmosphere of 700 ℃ to 900 ℃ Way. 제2항에 있어서,The method of claim 2, 상기 어닐링부터 상기 상부 실리콘층의 형성까지 급속 열 화학기상증착(Rapid Thermal Chemical Vapor Deposition: RTCVD) 챔버에서 실시되는 게르마늄 온 인슐레이터 구조의 제조 방법.A method of manufacturing a germanium on insulator structure carried out in a rapid thermal chemical vapor deposition (RTCVD) chamber from the annealing to the formation of the upper silicon layer. 제1항에 있어서,The method of claim 1, 상기 실리콘게르마늄(Si1-xGex)층에서 게르마늄의 조성 x는 0.2 내지 0.4인 게르마늄 온 인슐레이터 구조의 제조 방법.A method of manufacturing a germanium on insulator structure wherein the composition x of germanium in the silicon germanium (Si 1-x Ge x ) layer is 0.2 to 0.4. 제4항에 있어서,The method of claim 4, wherein 상기 실리콘게르마늄의 성장은 0.1Torr 내지 1Torr의 압력과 550℃ 내지 750℃의 온도에서 10분 내지 40분 진행되며, SiH4와 GeH4 및 H2의 혼합물을 소스 가스로 사용하는 게르마늄 온 인슐레이터 구조의 제조 방법.The growth of the silicon germanium is carried out for 10 to 40 minutes at a pressure of 0.1 Torr to 1 Torr and a temperature of 550 ℃ to 750 ℃, a germanium on insulator structure using a mixture of SiH 4 and GeH 4 and H 2 as a source gas Manufacturing method. 제1항에 있어서,The method of claim 1, 상기 상부 실리콘층을 형성할 때, 0.1Torr 내지 1Torr의 압력과 700℃ 내지 900℃의 온도에서 10초 내지 90초 동안 실리콘을 성장시키며, SiH4와 H2의 혼합물을 소스 가스로 사용하는 게르마늄 온 인슐레이터 구조의 제조 방법.When forming the upper silicon layer, the silicon is grown for 10 seconds to 90 seconds at a pressure of 0.1 Torr to 1 Torr and a temperature of 700 ℃ to 900 ℃, germanium on using a mixture of SiH 4 and H 2 as a source gas Method for producing an insulator structure. 제1항에 있어서,The method of claim 1, 상기 양성자 이온은 수소 이온과 헬륨 이온 중 어느 하나인 게르마늄 온 인슐레이터 구조의 제조 방법.And said proton ions are any one of hydrogen ions and helium ions. 제7항에 있어서,The method of claim 7, wherein 상기 양성자 이온은 상기 절연층을 향한 상기 하부 실리콘층의 하측 영역에 집중적으로 주입되는 게르마늄 온 인슐레이터 구조의 제조 방법.And the proton ions are implanted intensively into the lower region of the lower silicon layer facing the insulating layer. 제8항에 있어서,The method of claim 8, 상기 양성자 이온은 10keV 내지 30keV의 에너지 및 1×1015cm-2 내지 1×1017cm-2의 도즈량으로 주입되는 게르마늄 온 인슐레이터 구조의 제조 방법.The proton ion is a method of producing a germanium on insulator structure is implanted in the energy of 10keV to 30keV and the dose amount of 1 × 10 15 cm -2 to 1 × 10 17 cm -2 . 제1항에 있어서,The method of claim 1, 상기 열처리 공정은 1,000℃ 내지 1,300℃ 온도의 산소 분위기에서 60분 내지 360분 동안 수행되는 게르마늄 온 인슐레이터 구조의 제조 방법.The heat treatment process is a method for producing a germanium on insulator structure is carried out for 60 to 360 minutes in an oxygen atmosphere of 1,000 ℃ to 1,300 ℃ temperature. 제1항에 있어서,The method of claim 1, 상기 게르마늄 응집층은 실리콘게르마늄(Si1-xGex)으로 형성되며, 게르마늄의 농도 x는 0.9 내지 0.99인 게르마늄 온 인슐레이터 구조의 제조 방법.The germanium agglomerated layer is formed of silicon germanium (Si 1-x Ge x ), the concentration x of germanium is 0.9 to 0.99 manufacturing method of the germanium on insulator structure. 제1항에 있어서,The method of claim 1, 상기 게르마늄 응집층은 순수 게르마늄으로 형성되는 게르마늄 온 인슐레이터 구조의 제조 방법.The germanium agglomeration layer is a method of producing a germanium on insulator structure is formed of pure germanium. 제1항 내지 제12항 중 어느 한 항의 방법으로 제조되며, 상기 게르마늄 응집층이 하기 조건을 만족하는 게르마늄 온 인슐레이터 구조.A germanium on insulator structure prepared by the method of any one of claims 1 to 12, wherein the germanium agglomerated layer satisfies the following conditions.
Figure 112009011441880-pat00006
Figure 112009011441880-pat00006
 여기서, (ΔC/C0)(P-0)는 게르마늄 응집 전 양성자 이온을 주입하지 않은 게르마늄 응집층의 결함 농도를 나타내고, (ΔC/C0)(P-1)은 게르마늄 응집 전 양성자 이온을 주입한 게르마늄 응집층의 결함 농도를 나타낸다.Here, (ΔC / C 0 ) (P-0) represents the defect concentration of the germanium agglomerate layer which is not implanted with proton ions before germanium agglomeration, and (ΔC / C 0 ) (P-1) denotes the proton ions before germanium agglomeration. The defect concentration of the injected germanium agglomerated layer is shown. 제1항 내지 제12항 중 어느 한 항의 방법으로 제조되며, 상기 게르마늄 응집층이 0.1eV 이하의 쿨롱 베리어값을 가지는 게르마늄 온 인슐레이터 구조.A germanium on insulator structure prepared by the method of any one of claims 1 to 12, wherein the germanium agglomerate layer has a Coulomb barrier value of 0.1 eV or less. 제1항 내지 제12항 중 어느 한 항의 방법으로 제조되며, 상기 게르마늄 응집층이 0.1eV 이하의 쿨롱 베리어값을 가지면서 하기 조건을 만족하는 게르마늄 온 인슐레이터 구조.A germanium on insulator structure manufactured by the method of any one of claims 1 to 12, wherein the germanium agglomerated layer has a Coulomb barrier value of 0.1 eV or less and satisfies the following conditions.
Figure 112009011441880-pat00007
Figure 112009011441880-pat00007
 여기서, (ΔC/C0)(P-0)는 게르마늄 응집 전 양성자 이온을 주입하지 않은 게르마늄 응집층의 결함 농도를 나타내고, (ΔC/C0)(P-1)은 게르마늄 응집 전 양성자 이온을 주입한 게르마늄 응집층의 결함 농도를 나타낸다.Here, (ΔC / C 0 ) (P-0) represents the defect concentration of the germanium agglomerate layer which is not implanted with proton ions before germanium agglomeration, and (ΔC / C 0 ) (P-1) denotes the proton ions before germanium agglomeration. The defect concentration of the injected germanium agglomerated layer is shown. 기판과, 상기 기판 위에 형성되는 절연층과, 상기 절연층 위에 형성되며 양측에 소스 영역과 드레인 영역을 구비하는 채널층과, 게이트 절연막을 사이에 두고 상기 채널층 위에 형성되는 게이트 전극과, 상기 게이트 전극과 절연을 유지하면서 상기 소스 영역 및 상기 드레인 영역에 각각 전기적으로 연결되는 소스 전극 및 드레인 전극을 포함하며,A substrate, an insulating layer formed on the substrate, a channel layer formed on the insulating layer and having source and drain regions on both sides thereof, a gate electrode formed on the channel layer with a gate insulating film interposed therebetween, and the gate A source electrode and a drain electrode electrically connected to the source region and the drain region, respectively, while maintaining insulation with the electrode; 상기 채널층은 제1항 내지 제12항 중 어느 한 항의 방법으로 제조된 게르마늄 응집층이며, 하기 조건을 만족하는 트랜지스터.The channel layer is a germanium agglomeration layer manufactured by the method of any one of claims 1 to 12, the transistor satisfying the following conditions.
Figure 112009011441880-pat00008
Figure 112009011441880-pat00008
 여기서, (ΔC/C0)(P-0)는 게르마늄 응집 전 양성자 이온을 주입하지 않은 게르마늄 응집층의 결함 농도를 나타내고, (ΔC/C0)(P-1)은 게르마늄 응집 전 양성자 이온을 주입한 게르마늄 응집층의 결함 농도를 나타낸다.Here, (ΔC / C 0 ) (P-0) represents the defect concentration of the germanium agglomerate layer which is not implanted with proton ions before germanium agglomeration, and (ΔC / C 0 ) (P-1) denotes the proton ions before germanium agglomeration. The defect concentration of the injected germanium agglomerated layer is shown. 기판과, 상기 기판 위에 형성되는 절연층과, 상기 절연층 위에 형성되며 양측에 소스 영역과 드레인 영역을 구비하는 채널층과, 게이트 절연막을 사이에 두고 상기 채널층 위에 형성되는 게이트 전극과, 상기 게이트 전극과 절연을 유지하면서 상기 소스 영역 및 상기 드레인 영역에 각각 전기적으로 연결되는 소스 전극 및 드레인 전극을 포함하며,A substrate, an insulating layer formed on the substrate, a channel layer formed on the insulating layer and having source and drain regions on both sides thereof, a gate electrode formed on the channel layer with a gate insulating film interposed therebetween, and the gate A source electrode and a drain electrode electrically connected to the source region and the drain region, respectively, while maintaining insulation with the electrode; 상기 채널층은 제1항 내지 제12항 중 어느 한 항의 방법으로 제조된 게르마늄 응집층이며, 0.1eV 이하의 쿨롱 베리어값을 가지는 트랜지스터.The channel layer is a germanium agglomeration layer prepared by the method of any one of claims 1 to 12, the transistor having a Coulomb barrier value of 0.1 eV or less. 기판과, 상기 기판 위에 형성되는 절연층과, 상기 절연층 위에 형성되며 양측에 소스 영역과 드레인 영역을 구비하는 채널층과, 게이트 절연막을 사이에 두고 상기 채널층 위에 형성되는 게이트 전극과, 상기 게이트 전극과 절연을 유지하면서 상기 소스 영역 및 상기 드레인 영역에 각각 전기적으로 연결되는 소스 전극 및 드레인 전극을 포함하며,A substrate, an insulating layer formed on the substrate, a channel layer formed on the insulating layer and having source and drain regions on both sides thereof, a gate electrode formed on the channel layer with a gate insulating film interposed therebetween, and the gate A source electrode and a drain electrode electrically connected to the source region and the drain region, respectively, while maintaining insulation with the electrode; 상기 채널층은 제1항 내지 제12항 중 어느 한 항의 방법으로 제조된 게르마늄 응집층이며, 0.1eV 이하의 쿨롱 베리어값을 가지면서 하기 조건을 만족하는 트랜지스터.The channel layer is a germanium agglomeration layer manufactured by the method of any one of claims 1 to 12, the transistor having a coulombic barrier value of 0.1 eV or less and satisfy the following conditions.
Figure 112009011441880-pat00009
Figure 112009011441880-pat00009
 여기서, (ΔC/C0)(P-0)는 게르마늄 응집 전 양성자 이온을 주입하지 않은 게르 마늄 응집층의 결함 농도를 나타내고, (ΔC/C0)(P-1)은 게르마늄 응집 전 양성자 이온을 주입한 게르마늄 응집층의 결함 농도를 나타낸다.Here, (ΔC / C 0 ) (P-0) represents the defect concentration of the germanium agglomerated layer which is not implanted with proton ions before germanium agglomeration, and (ΔC / C 0 ) (P-1) is the proton ion before germanium agglomeration The defect density | concentration of the germanium agglomeration layer which injected this is shown.
KR1020090015378A 2009-02-24 2009-02-24 Manufacturing method of germanium on insulator structure, germanium on insulator structure by the method, and transistor using the germanium on insulator structure KR100991213B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090015378A KR100991213B1 (en) 2009-02-24 2009-02-24 Manufacturing method of germanium on insulator structure, germanium on insulator structure by the method, and transistor using the germanium on insulator structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090015378A KR100991213B1 (en) 2009-02-24 2009-02-24 Manufacturing method of germanium on insulator structure, germanium on insulator structure by the method, and transistor using the germanium on insulator structure

Publications (2)

Publication Number Publication Date
KR20100096480A KR20100096480A (en) 2010-09-02
KR100991213B1 true KR100991213B1 (en) 2010-11-01

Family

ID=43003999

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090015378A KR100991213B1 (en) 2009-02-24 2009-02-24 Manufacturing method of germanium on insulator structure, germanium on insulator structure by the method, and transistor using the germanium on insulator structure

Country Status (1)

Country Link
KR (1) KR100991213B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9443932B2 (en) 2013-10-30 2016-09-13 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102522362B (en) 2011-12-14 2015-06-24 中国科学院微电子研究所 Method for improving anti-irradiation performance of SOI (Silicon On Insulator) structure
US8957476B2 (en) * 2012-12-20 2015-02-17 Intel Corporation Conversion of thin transistor elements from silicon to silicon germanium
GB2549911A (en) * 2013-06-26 2017-11-01 Intel Corp Conversion of thin transistor elements from silicon to silicon germanium
KR101521555B1 (en) * 2014-01-28 2015-05-19 한양대학교 산학협력단 Method of manufacturing a substrate using a germanium condensation process and method of manufacturing a semicondictor device usnig the same
CN112908849A (en) * 2021-01-28 2021-06-04 上海华力集成电路制造有限公司 Heat treatment method for forming SiGe channel

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007250575A (en) 2006-03-13 2007-09-27 Shin Etsu Chem Co Ltd Manufacturing method of substrate for photoelectric conversion element
KR100790740B1 (en) 2006-12-15 2008-01-02 동부일렉트로닉스 주식회사 Method of forming silicon-germanium junction and method of manufacturing semiconductor device using the method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007250575A (en) 2006-03-13 2007-09-27 Shin Etsu Chem Co Ltd Manufacturing method of substrate for photoelectric conversion element
KR100790740B1 (en) 2006-12-15 2008-01-02 동부일렉트로닉스 주식회사 Method of forming silicon-germanium junction and method of manufacturing semiconductor device using the method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9443932B2 (en) 2013-10-30 2016-09-13 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same

Also Published As

Publication number Publication date
KR20100096480A (en) 2010-09-02

Similar Documents

Publication Publication Date Title
TWI247384B (en) Method for forming transistor of semiconductor device
JP5028093B2 (en) Method for activating gate electrode dopant for semiconductor manufacturing
KR100991213B1 (en) Manufacturing method of germanium on insulator structure, germanium on insulator structure by the method, and transistor using the germanium on insulator structure
KR100522758B1 (en) Method for manufacturing semiconductor device
KR100839359B1 (en) Method for manufacturing pmos transistor and method for manufacturing cmos transistor
JP2008515188A (en) Method of forming a semiconductor device having a strained channel and a heterojunction source / drain
US20040104442A1 (en) Drain/source extension structure of a field effect transistor including doped high-k sidewall spacers
JP3992211B2 (en) CMOSFET manufacturing method
KR100718823B1 (en) A silicon-germanium transistor and associated methods
KR101521555B1 (en) Method of manufacturing a substrate using a germanium condensation process and method of manufacturing a semicondictor device usnig the same
JPH10125909A (en) Manufacture of semiconductor device
US20060270166A1 (en) Laser spike annealing for gate dielectric materials
JPS618931A (en) Manufacture of semiconductor device
US20100015788A1 (en) Method for manufacturing semiconductor device
US20030168706A1 (en) Semiconductor device and method for fabricating same
JP2700320B2 (en) Method for manufacturing semiconductor device
TWI611462B (en) Soi substrate and manufacturing method thereof
JP3925085B2 (en) Manufacturing method of semiconductor device, manufacturing method of light modulation element, and manufacturing method of display device
JP2718757B2 (en) MOS type semiconductor device and method of manufacturing the same
JP3384439B2 (en) Method for manufacturing semiconductor device
JPH03132078A (en) Semiconductor device and its manufacture
JP2015050382A (en) Semiconductor device manufacturing method and semiconductor manufacturing apparatus
CN115064437A (en) Method for manufacturing semiconductor device and semiconductor device
JP2003282473A (en) Method and apparatus for manufacturing semiconductor device
JPH0595000A (en) Manufacture of semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140428

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20141008

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20151026

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20161025

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee