JP3384439B2 - Method for manufacturing semiconductor device - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は半導体装置の製造方
法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device manufacturing method.

【０００２】[0002]

【従来の技術】近年、デバイスの微細化及び高集積化に
伴い、拡散層の浅接合化が要求されている。これに対
し、従来はイオン注入法での注入電圧の低加速化、イオ
ン注入時のイオンのチャネリング抑制のためのプリアモ
ルファス化法、及びその他の新しい不純物導入方法が各
種検討されている。なかでもイオン注入法は、他の手法
に比べてドーピング濃度の制御性、量産性、安定性及び
実績ともに安定しており、イオン注入法を用いた浅接合
形成が望まれている。2. Description of the Related Art In recent years, along with the miniaturization and high integration of devices, shallow junctions of diffusion layers are required. On the other hand, conventionally, various studies have been made on a low acceleration of the implantation voltage in the ion implantation method, a pre-amorphization method for suppressing ion channeling during ion implantation, and other new impurity introduction methods. Among them, the ion implantation method is more stable than other methods in terms of controllability of doping concentration, mass productivity, stability, and track record, and it is desired to form a shallow junction using the ion implantation method.

【０００３】以下、プリアモルファス化法を用いた浅接
合形成法について、特開平８−１４８６７７号公報を用
いて説明する。図５及び図６にそれぞれ、注入深さを示
す模式的工程断面図（図５）及びリン注入における実施
例でのＳＩＭＳプロファイル（図６）を示す。A shallow junction forming method using the preamorphization method will be described below with reference to Japanese Patent Laid-Open No. 8-148677. 5 and 6 show a schematic process cross-sectional view showing the implantation depth (FIG. 5) and a SIMS profile (FIG. 6) in the example of phosphorus implantation.

【０００４】はじめに、図５（ａ）に示すように、基板
の結晶領域２９へ導電性に寄与しない中性イオン３０を
注入し、表面を厚さＤ1だけ非晶質層３１を形成する。
このとき、非晶質層と結晶領域の界面（ａ／ｃ界面）３
２が基板表面から深さＤ1の位置に形成される。この深
さＤ1は、不純物イオンを後工程のイオン注入条件と同
一条件で基板の結晶領域にイオン注入した場合に形成さ
れる非晶質層深さＤ2よりも深く形成される。また、不
純物イオンを後工程のイオン注入条件と同一条件で基板
の結晶領域ににイオン注入した場合に形成される実効的
不純物分布深さＤ3より浅く形成される。次に、図５
（ｂ）に示すように、不純物イオン３３をイオン注入
し、イオン注入層３４を形成する。これにより、ａ／ｃ
界面３２の位置は変化せず、不純物の分布のみがａ／ｃ
界面３２の位置を越え、深さＤyまで達する。このＤyは
深さＤ3と等しくなる。この後、図５（ｃ）に示すよう
に、熱処理により、非晶質層を再結晶化するとともに不
純物を活性化し、さらに熱拡散により深さＤzの不純物
拡散層３５を形成する。First, as shown in FIG. 5A, neutral ions 30 that do not contribute to conductivity are implanted into a crystal region 29 of a substrate to form an amorphous layer 31 having a thickness D1 on the surface.
At this time, the interface between the amorphous layer and the crystalline region (a / c interface) 3
2 is formed at a depth D1 from the substrate surface. This depth D1 is formed deeper than the depth D2 of the amorphous layer formed when the impurity ions are ion-implanted into the crystal region of the substrate under the same conditions as the ion-implantation conditions in the subsequent process. Further, the impurity ions are formed to be shallower than the effective impurity distribution depth D3 formed when the impurity ions are ion-implanted into the crystal region of the substrate under the same conditions as the ion-implantation conditions in the subsequent process. Next, FIG.
As shown in (b), impurity ions 33 are ion-implanted to form an ion-implanted layer 34. By this, a / c
The position of the interface 32 does not change, and only the impurity distribution is a / c.
It goes beyond the position of the interface 32 and reaches the depth Dy. This Dy becomes equal to the depth D3. After that, as shown in FIG. 5C, the amorphous layer is recrystallized and impurities are activated by heat treatment, and further, an impurity diffusion layer 35 having a depth Dz is formed by thermal diffusion.

【０００５】この実施例では、Ｓｉ⁺イオンを、加速電
圧６０ｋｅＶ、ドーズ５×１０¹⁴／ｃｍ²、注入角度７
°で注入し、基板表面をＤ1＝０．０９５μｍ厚で非晶
質化している。この後、Ｐ⁺イオンを、加速電圧２０ｋ
ｅＶ、ドーズ５×１０¹⁵／ｃｍ²、注入角度７°で注入
している。なお、このＰ⁺イオンの注入のみを行った場
合に形成されるａ／ｃ界面深さＤ2は０．０８μｍとな
り、Ｄ1より浅くなる。次に、ＲＴＡ装置を用い、Ｎ2雰
囲気において１０秒間で８５０℃まで昇温し、１０秒間
保持する熱処理を行っている。この結果、図６に示され
ているＳＩＭＳプロファイルから、Ｐのプロファイル
は、チャネリング及び増速拡散が抑制されていることが
わかる。In this embodiment, Si ⁺ ions are implanted at an acceleration voltage of 60 keV, a dose of 5 × 10 ¹⁴ / cm ² , and an implantation angle of 7.
Then, the substrate surface is made amorphous with a thickness D1 of 0.095 μm. After that, P ⁺ ions are accelerated at an acceleration voltage of 20 k.
The implantation is performed at eV, a dose of 5 × 10 ¹⁵ / cm ² , and an implantation angle of 7 °. The depth D2 of the a / c interface formed when only P ⁺ ions are implanted is 0.08 μm, which is shallower than D1. Next, using an RTA apparatus, heat treatment is performed by raising the temperature to 850 ° C. in 10 seconds in an N 2 atmosphere and holding it for 10 seconds. As a result, it can be seen from the SIMS profile shown in FIG. 6 that the P profile has suppressed channeling and enhanced diffusion.

【０００６】さらに、特開平８−１４８６７７号公報で
はプリアモルファス化イオン注入で形成された非晶質Ｓ
ｉ／結晶Ｓｉ界面（ａ／ｃ界面）の欠陥を、８５０℃の
熱処理を行った後、１０５０℃又は１１００℃のＲＴＡ
熱処理を行うことにより、低減できることを示してい
る。Further, in Japanese Patent Application Laid-Open No. 8-148677, amorphous S formed by preamorphization ion implantation is used.
The defects at the i / crystal Si interface (a / c interface) are subjected to heat treatment at 850 ° C. and then RTA at 1050 ° C. or 1100 ° C.
It is shown that it can be reduced by performing heat treatment.

【０００７】[0007]

【発明が解決しようとする課題】しかしながら、上記の
従来例では、プリアモルファス化イオン注入で形成され
たａ／ｃ界面が、その後のイオン注入及び熱処理で形成
された接合境界と非常に接近しているため、８５０℃で
１０秒程度の熱処理により不純物の増速拡散はある程度
抑制されるものの、接合リーク電流は増大しやすい。な
お、電気的に活性な不純物イオンのプロファイルは、Ｓ
ＩＭＳで観測されるプロファイルよりも浅くなる傾向が
あり、ａ／ｃ界面と接合界面は観測結果以上に接近して
いる。However, in the above conventional example, the a / c interface formed by preamorphization ion implantation is very close to the junction boundary formed by the subsequent ion implantation and heat treatment. Therefore, although the accelerated diffusion of impurities is suppressed to some extent by the heat treatment at 850 ° C. for about 10 seconds, the junction leak current is likely to increase. The profile of electrically active impurity ions is S
The profile tends to be shallower than the profile observed by IMS, and the a / c interface and the bonding interface are closer than the observation results.

【０００８】また、プリアモルファス化イオン注入によ
る欠陥を低減するために１０５０〜１１００℃での２回
目の熱処理を施すと、欠陥は低減されるが、拡散層の不
純物の拡散量が大きくなり、微細トランジスタの形成に
は不利になる。When the second heat treatment is performed at 1050 to 1100 ° C. in order to reduce the defects due to the preamorphization ion implantation, the defects are reduced, but the diffusion amount of impurities in the diffusion layer is increased, and the It is disadvantageous for forming a transistor.

【０００９】そこで本発明の目的は、不純物の増速拡散
を抑制でき、低い接合リーク電流等の電気的特性に優れ
た浅い接合の形成が容易な半導体装置の製造方法を提供
することにある。Therefore, an object of the present invention is to provide a method of manufacturing a semiconductor device which can suppress the accelerated diffusion of impurities and can easily form a shallow junction excellent in electrical characteristics such as a low junction leakage current.

【００１０】[0010]

【課題を解決するための手段】本発明者は、上記の目的
を達成するために種々の検討を重ねた結果、本発明を完
成した。The present inventor has completed the present invention as a result of various studies in order to achieve the above object.

【００１１】本発明は、エネルギーを用いた粒子により
酸素が予め存在する半導体基板へ不純物を導入する工
程、前記不純物導入工程で発生する欠陥に酸素を固着さ
せ、後の第２の熱処理における不純物の増速拡散を抑制
できるように第１の熱処理を６００〜８００℃で０．２
５〜１０時間行う工程、前記不純物を活性化する第２の
熱処理を８００〜１１５０℃で１０msec〜３０秒間行う
工程を有する半導体装置の製造方法に関する。また本発
明は、エネルギーを用いた粒子により酸素を含有する膜
が形成された半導体基板へその膜の表面から不純物を導
入する工程、前記不純物導入工程で発生する欠陥に酸素
を固着させ、後の第２の熱処理における不純物の増速拡
散を抑制できるように第１の熱処理を６００〜８００℃
で０．２５〜１０時間行う工程、前記不純物を活性化す
る第２の熱処理を８００〜１１５０℃で１０msec〜３０
秒間行う工程を有する半導体装置の製造方法に関する。 [0011] The present invention is, Ri by the particles using energy
A process for introducing impurities into a semiconductor substrate that already has oxygen.
The oxygen is fixed to the defects generated in the impurity introduction step.
Suppresses accelerated diffusion of impurities in the subsequent second heat treatment.
First heat treatment at 600-800 ° C. for 0.2
The present invention relates to a method for manufacturing a semiconductor device, which includes a step of performing for 5 to 10 hours and a step of performing a second heat treatment for activating the impurities at 800 to 1150 ° C. for 10 msec to 30 seconds . Again
Ming is a film containing oxygen due to the particles using energy
Impurities are introduced from the surface of the film to the semiconductor substrate on which
Introducing oxygen into the defects generated in the step of introducing the impurities and the step of introducing the impurities
Adhered, and accelerated and expanded impurities in the subsequent second heat treatment.
The first heat treatment at 600 to 800 ° C.
For 0.25-10 hours to activate the impurities
The second heat treatment is performed at 800 to 1150 ° C. for 10 msec to 30
The present invention relates to a method for manufacturing a semiconductor device having a step of performing for a second.

【００１２】[0012]

【発明の実施の形態】以下、本発明を図面を用いてさら
に説明する。はじめに、図１を用いて本発明の一実施形
態の実施例を説明する。The present invention will be further described below with reference to the drawings. First, an example of one embodiment of the present invention will be described with reference to FIG.

【００１３】Ｓｉ基板１としてｐ型ＣＺ基板（酸素濃度
１．０×１０¹⁸／ｃｍ³）を用いて、この表面にＢＦ₂イ
オン注入を、加速電圧３０ｋｅＶ、ドーズ１．０×１０
¹⁵／ｃｍ²の条件で行った。本発明においてＣＺ基板中
の好ましい酸素濃度は０．４×１０¹⁸〜１．８×１０¹⁸
atoms／ｃｍ³である。ＢＦ₂イオン注入プロファイルを
点線２で示す。このとき、図１（ａ）に示すように、Ｓ
ｉ基板１表面に非晶質層３が形成されると同時に、非晶
質層以深に多くの点欠陥層４、すなわち格子間Ｓｉ及び
格子間Ｓｉ挿入型欠陥、例えば（３１１）欠陥などが形
成される。A p-type CZ substrate (oxygen concentration 1.0 × 10 ¹⁸ / cm ³ ) is used as the Si substrate 1, and BF ₂ ion implantation is performed on the surface of the Si substrate 1 with an acceleration voltage of 30 keV and a dose of 1.0 × 10.
^It was carried out under the condition of ¹⁵ / cm ² . In the present invention, the preferred oxygen concentration in the CZ substrate is 0.4 × 10 ^{18 to} 1.8 × 10 ^18.
atoms / cm ³ . The BF ₂ ion implantation profile is shown by the dotted line 2. At this time, as shown in FIG.
At the same time that the amorphous layer 3 is formed on the surface of the i substrate 1, a large number of point defect layers 4, that is, interstitial Si and interstitial Si insertion type defects, for example, (311) defects are formed at a depth below the amorphous layer. To be done.

【００１４】次に、図１（ｂ）に示すように、不活性雰
囲気で７５０℃、６時間の熱処理を行うことにより、イ
オン注入で形成された欠陥部に酸素を析出、固着させ、
格子間Ｓｉと格子Ｓｉ間の未結合手をうめ、点欠陥が熱
的に安定な状態となった点欠陥層５にする。また、７５
０℃の熱処理では、非晶質層の再結晶化が生じ、基板表
面には再結晶層６が形成され、かつ不純物のＢプロファ
イル７はほとんど拡散しない。Next, as shown in FIG. 1B, heat treatment is carried out at 750 ° C. for 6 hours in an inert atmosphere to precipitate and fix oxygen in the defect portion formed by ion implantation,
The inter-lattice Si and the unbonded hands between the lattice Si are filled to form the point defect layer 5 in which the point defects are in a thermally stable state. Also, 75
In the heat treatment at 0 ° C., the amorphous layer is recrystallized, the recrystallized layer 6 is formed on the substrate surface, and the B profile 7 of impurities hardly diffuses.

【００１５】本発明において、欠陥部に酸素を固着させ
る熱処理の温度は６００〜８００℃である。この熱処理
の時間は０．２５〜１０時間である。In the present invention, the temperature of the heat treatment for fixing oxygen to the defective portion is 600 to 800 ° C. Time of this heat treatment is 0.25 to 10 hours.

【００１６】この後、図１（ｃ）に示すように、ＲＴＡ
（Rapid Thermal Annealing）装置を用い、１０００
℃、１０秒間の熱処理を行うことにより、増速拡散の抑
制されたＢの拡散と活性化が生じ、接合のＢプロファイ
ル８が形成される。Thereafter, as shown in FIG. 1 (c), the RTA
(Rapid Thermal Annealing) device, 1000
By performing heat treatment at 10 ° C. for 10 seconds, B diffusion and activation in which accelerated diffusion is suppressed occur, and the B profile 8 of the junction is formed.

【００１７】本発明において、活性化のための熱処理の
温度は、８００〜１１５０℃であり、８００〜１０００
℃が好ましい。熱処理時間は１０msec〜３０秒であり、
１〜１０秒が好ましい。熱処理にはＲＴＡ装置を用いる
ことが好ましい。In the present invention, the temperature of the heat treatment for activation is 800 to 1150 ° C. and 800 to 1000.
C is preferred . The heat treatment time is 10 msec to 30 seconds,
1 to 10 seconds is preferable . It is good preferable to use R TA device to heat treatment.

【００１８】図２に酸素固着熱処理を行った場合９と行
わなかった場合１０のＢプロファイルを示す。これよ
り、便宜的にＢ濃度１×１０¹⁷／ｃｍ³を接合境界とす
ると、酸素固着熱処理を行わなかった場合より、約３０
ｎｍ接合が浅く形成できることがわかった。FIG. 2 shows the B profiles of the case 9 where the oxygen fixation heat treatment was performed and the case 10 where the oxygen fixation heat treatment was not performed. For this reason, if the B concentration of 1 × 10 ¹⁷ / cm ³ is used as the bonding boundary for convenience, it is about 30% less than the case where the oxygen fixation heat treatment is not performed.
It was found that the nm junction can be formed shallowly.

【００１９】図３に、上述の方法により形成した半導体
装置の断面図を示す。はじめに、Ｓｉ基板１としてｐ型
ＣＺ基板（酸素濃度１．０×１０¹⁸／ｃｍ³）を用い、
素子分離のＬＯＣＯＳ１１を形成した後、Ｐ⁺イオン注
入を８００ｋｅＶ、１×１０^{1 3}／ｃｍ²、３５０ｋｅ
Ｖ、６×１０¹²／ｃｍ²及び８０ｋｅＶ、５×１０¹²／
ｃｍ²で注入し、熱処理を施してＮ型ウェル１２を形成
した。FIG. 3 shows a sectional view of a semiconductor device formed by the above method. First, using a p-type CZ substrate (oxygen concentration 1.0 × 10 ¹⁸ / cm ³ ) as the Si substrate 1,
After forming the LOCOS11 of isolation, P ⁺ ion implantation ^{800keV, 1 × 10 1 3 /} cm 2, 350ke
V, 6 × 10 ¹² / cm ² and 80 keV, 5 × 10 ¹² /
Implantation was performed in cm ² , and heat treatment was performed to form the N-type well 12.

【００２０】次に、ゲート絶縁膜１３を形成した後、ゲ
ート電極１４、シリコン酸化膜サイドウォール１５を形
成し、ＢＦ₂イオン注入を加速電圧３０ｋｅＶ、１×１
０¹⁵／ｃｍ²で行った。Next, after the gate insulating film 13 is formed, the gate electrode 14 and the silicon oxide film side wall 15 are formed, and BF ₂ ion implantation is performed at an acceleration voltage of 30 keV and 1 × 1.
It was performed at 0 ¹⁵ / cm ² .

【００２１】続いて、７５０℃で６時間の酸素固着熱処
理を行い、さらにＲＴＡ装置を用い、１０００℃、１０
秒間の熱処理を行って、ｐ⁺拡散層１６を形成した。こ
の後、通常のＭＯＳ形成プロセスと同様に、層間絶縁膜
１７、コンタクト孔１８を形成し、アルミ配線１９を形
成してＭＯＳ構造の半導体装置を作製した。Subsequently, oxygen fixation heat treatment was performed at 750 ° C. for 6 hours, and further, using an RTA apparatus, 1000 ° C., 10
A heat treatment for 2 seconds was performed to form the p ⁺ diffusion layer 16. After that, the interlayer insulating film 17 and the contact hole 18 are formed, and the aluminum wiring 19 is formed in the same manner as in the normal MOS formation process, and the semiconductor device having the MOS structure is manufactured.

【００２２】次に、本発明の製造方法の他の実施の形態
の実施例を図４の模式的工程断面図を用いて説明する。Next, an example of another embodiment of the manufacturing method of the present invention will be described with reference to the schematic process sectional view of FIG.

【００２３】Ｓｉ基板にｐ型エピ基板２０を用いた。こ
のエピ基板中には酸素がほとんど存在していない。この
エピ基板上にスクリーンシリコン酸化膜２１を形成した
後、この表面にＢＦ₂イオン注入を、加速電圧３０ｋｅ
Ｖ、ドーズ１．０×１０¹⁵／ｃｍ²の条件で行った。Ｂ
Ｆ₂イオン注入プロファイルを点線２２で示す。このと
き、図４（ａ）に示すようにＳｉ基板に非晶質層２３が
形成されると同時に、非晶質層以深に多くの欠陥層２
４、すなわち格子間Ｓｉ及び格子間Ｓｉ挿入型欠陥、例
えば（３１１）欠陥などが形成される。さらに、スクリ
ーンシリコン酸化膜２１からＳｉ基板側へノックオンさ
れた酸素原子が、ＢＦ₂イオン注入プロファイルと同様
にほぼガウシアン分布でピーク酸素濃度１．０×１０²⁰
／ｃｍ³程度で基板表面に分布する。一般に、スクリー
ンシリコン酸化膜から基板中に導入される酸素濃度はイ
オン注入ドーズ量と相関し、 Ｓｉ基板表面に１．０×
１０²⁰／ｃｍ³程度の酸素を導入するには、上記によう
にドーズ量１．０×１０¹⁵／ｃｍ² 程度のイオン注入を
行うことが好ましい。A p-type epitaxial substrate 20 was used as the Si substrate. Almost no oxygen is present in this epitaxial substrate. After forming the screen silicon oxide film 21 on this epi-substrate, BF ₂ ion implantation is performed on this surface, and the acceleration voltage is 30 ke.
It was performed under the conditions of V and dose of 1.0 × 10 ¹⁵ / cm ² . B
The F ₂ ion implantation profile is shown by the dotted line 22. At this time, as shown in FIG. 4A, the amorphous layer 23 is formed on the Si substrate, and at the same time, a large number of defect layers 2 deeper than the amorphous layer are formed.
4, that is, interstitial Si and interstitial Si insertion type defects such as (311) defects are formed. Furthermore, the oxygen atoms knocked on from the screen silicon oxide film 21 to the Si substrate side have a peak oxygen concentration of 1.0 × 10 ²⁰ with almost Gaussian distribution as in the BF ₂ ion implantation profile.
/ Cm ³ distributed on the substrate surface. Generally, the oxygen concentration introduced from the screen silicon oxide film into the substrate correlates with the ion implantation dose amount, and 1.0 × on the Si substrate surface.
In order to introduce oxygen at about 10 ²⁰ / cm ^3, it is preferable to perform ion implantation at a dose of about 1.0 × 10 ¹⁵ / cm ² as described above.

【００２４】次に、図４（ｂ）に、不活性雰囲気で７５
０℃、１０時間の熱処理を行った後の状態を示す。この
熱処理により、イオン注入で形成された欠陥部に酸素を
析出、固着させ、格子間Ｓｉと格子Ｓｉ間の未結合手を
うめ、点欠陥が熱的に安定な状態となった点欠陥層２５
にする。酸素のＳｉ中での拡散係数は１×１０^-12ｃｍ²
／ｓ²程度であるため、この程度の熱処理でも約１μｍ
程度拡散し、その結果、Ｓｉ基板表面に分布する酸素原
子であっても欠陥固着のために拡散析出することができ
る。また、７５０℃の熱処理では、非晶質層の再結晶化
が生じ、基板表面には再結晶層２６が形成され、かつ不
純物のＢプロファイル２７はほとんど拡散しない。Next, as shown in FIG.
The state after heat treatment at 0 ° C. for 10 hours is shown. By this heat treatment, oxygen is precipitated and fixed in the defect portion formed by the ion implantation, the inter-lattice Si and the unbonded hands between the lattice Si are filled, and the point defect is in a thermally stable state.
To The diffusion coefficient of oxygen in Si is 1 × 10 ^-12 cm ²
/ S ² is about 1 μm even with this heat treatment
As a result, even oxygen atoms distributed on the surface of the Si substrate can be diffused and deposited due to defect fixation. Further, in the heat treatment at 750 ° C., recrystallization of the amorphous layer occurs, the recrystallized layer 26 is formed on the substrate surface, and the B profile 27 of impurities hardly diffuses.

【００２５】この後、図４（ｃ）に示すように、ＲＴＡ
装置を用い、１０００℃、１０秒間の熱処理を行うこと
により、増速拡散の抑制されたＢの拡散と活性化が生
じ、接合のＢプロファイル２８が形成される。After this, as shown in FIG.
By performing heat treatment at 1000 ° C. for 10 seconds using the apparatus, B diffusion and activation in which accelerated diffusion is suppressed occurs, and a B profile 28 of the junction is formed.

【００２６】本実施例によっても、酸素固着熱処理を行
った場合は、行わなかった場合より約３０ｎｍ接合が浅
く形成できることがわかった。浅くできる接合深さはウ
ェルの注入条件や熱処理温度によっても変化するが、い
ずれの条件においても同様の効果が得られる。Also in this example, it was found that when the oxygen fixation heat treatment was performed, the junction could be formed shallower by about 30 nm than when it was not heat treated. The junction depth that can be made shallow varies depending on the well implantation condition and the heat treatment temperature, but the same effect can be obtained under any condition.

【００２７】なお上記実施例において、チャネリング
は、ＢＦ₂イオンを用いているため抑制されている。ま
た、従来技術のようにプレアモルファス化法を用いても
よい。ただし、本発明においてはプレアモルファス化の
ための中性イオンの注入条件を従来技術よりも低加速化
することが好ましい。In the above embodiment, channeling is suppressed because BF ₂ ions are used. Moreover, you may use the pre-amorphization method like a prior art. However, in the present invention, it is preferable to accelerate the neutral ion implantation conditions for preamorphization as compared with the prior art.

【００２８】[0028]

【発明の効果】以上説明したように本発明の半導体装置
の製造方法によれば、半導体基板中または外方から導入
される酸素を、エネルギーを用いた粒子による不純物の
導入の際に形成される欠陥に析出固着させ、その欠陥
を、従来に比べて熱的に安定な状態にできる。その結
果、不純物の増速拡散を抑制でき、電気的特性に優れた
浅い接合を形成しやすくなる。As described above, according to the method for manufacturing a semiconductor device of the present invention, oxygen introduced into the semiconductor substrate or from the outside is formed when impurities are introduced by particles using energy. The defect can be deposited and fixed, and the defect can be made in a thermally stable state as compared with the conventional case. As a result, accelerated diffusion of impurities can be suppressed, and a shallow junction having excellent electrical characteristics can be easily formed.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の製造方法を示す模式的工程断面図であ
る。FIG. 1 is a schematic process sectional view showing a manufacturing method of the present invention.

【図２】本発明および従来の製造方法におけるＢプロフ
ァイルを示す図である。FIG. 2 is a diagram showing a B profile in the present invention and a conventional manufacturing method.

【図３】本発明の製造方法により作製した半導体装置の
断面図である。FIG. 3 is a cross-sectional view of a semiconductor device manufactured by the manufacturing method of the present invention.

【図４】本発明の製造方法を示す模式的工程断面図であ
る。FIG. 4 is a schematic process cross-sectional view showing the manufacturing method of the present invention.

【図５】従来の製造方法の工程断面図である。FIG. 5 is a process cross-sectional view of a conventional manufacturing method.

【図６】従来の製造方法による基板中の不純物分布を示
す図である。FIG. 6 is a diagram showing an impurity distribution in a substrate by a conventional manufacturing method.

【符号の説明】[Explanation of symbols]

１ シリコン単結晶基板 ２ ＢＦ₂イオン注入プロファイル ３ イオン注入非晶質層 ４ イオン注入点欠陥層 ５ 熱的に安定な点欠陥層 ６ 再結晶化層 ７ 酸素固着熱処理後Ｂプロファイル ８ 接合形成熱処理後Ｂプロファイル ９ 酸素固着熱処理ありＢプロファイル １０ 酸素固着熱処理なしＢプロファイル １１ 素子分離 １２ Ｎ型ウェル １３ ゲート絶縁膜 １４ ゲート電極 １５ シリコン酸化膜サイドウオール １６ ｐ⁺拡散層 １７ 層間絶縁膜 １８ コンタクト孔 １９ アルミ配線 ２０ シリコン基板（ｐ型エピ基板） ２１ スクリーンシリコン酸化膜 ２２ ＢＦ₂イオン注入プロファイル ２３ イオン注入非晶質層 ２４ イオン注入点欠陥層 ２５ 熱的に安定な点欠陥層 ２６ 再結晶化層 ２７ 酸素固着熱処理後Ｂプロファイル ２８ 接合形成熱処理後Ｂプロファイル ２９ 結晶領域 ３０ 導電性に寄与しない中性イオン注入 ３１ 非晶質層 ３２ ａ／ｃ界面 ３３ 導電性を付与する不純物イオン注入 ３４ イオン注入層 ３５ 不純物拡散層1 Silicon Single Crystal Substrate 2 BF ₂ Ion Implantation Profile 3 Ion Implanted Amorphous Layer 4 Ion Implanted Point Defect Layer 5 Thermally Stable Point Defect Layer 6 Recrystallization Layer 7 After Oxygen Fixing Heat Treatment B Profile 8 After Bonding Heat Treatment B profile 9 With oxygen fixing heat treatment B profile 10 Without oxygen fixing heat treatment B profile 11 Element isolation 12 N type well 13 Gate insulating film 14 Gate electrode 15 Silicon oxide film sidewall 16 p ⁺ diffusion layer 17 Interlayer insulating film 18 Contact hole 19 Aluminum Wiring 20 Silicon substrate (p-type epitaxial substrate) 21 Screen silicon oxide film 22 BF ₂ Ion implantation profile 23 Ion implantation amorphous layer 24 Ion implantation Point defect layer 25 Thermally stable point defect layer 26 Recrystallized layer 27 Oxygen B profile 28 after heat treatment for fixing B profile 2 after heat treatment for bonding Impurity ion implantation 34 ion-implanted layer 35 an impurity diffusion layer which imparts neutral ion implantation 31 amorphous layer 32 a / c interface 33 conductivity does not contribute to the crystal region 30 conductive

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−82659（ＪＰ，Ａ) 特開 平４−330734（ＪＰ，Ａ) 特開 昭63−21825（ＪＰ，Ａ) 特開 平６−45270（ＪＰ，Ａ) 特開 平３−68134（ＪＰ，Ａ) 特開 昭63−9924（ＪＰ，Ａ) 特開 平６−69149（ＪＰ，Ａ) 特開 昭59−211221（ＪＰ，Ａ) 特開 平８−148677（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/265 ─────────────────────────────────────────────────── ─── Continuation of front page (56) Reference JP-A-9-82659 (JP, A) JP-A-4-330734 (JP, A) JP-A-63-21825 (JP, A) JP-A-6- 45270 (JP, A) JP-A-3-68134 (JP, A) JP-A-63-9924 (JP, A) JP-A-6-69149 (JP, A) JP-A-59-211221 (JP, A) JP-A-8-148677 (JP, A) (58) Fields investigated (Int. Cl. ⁷ , DB name) H01L 21/265

Claims (6)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 エネルギーを用いた粒子により酸素が予
め存在する半導体基板へ不純物を導入する工程、前記不
純物導入工程で発生する欠陥に酸素を固着させ、後の第
２の熱処理における不純物の増速拡散を抑制できるよう
に第１の熱処理を６００〜８００℃で０．２５〜１０時
間行う工程、前記不純物を活性化する第２の熱処理を８
００〜１１５０℃で１０msec〜３０秒間行う工程を有す
る半導体装置の製造方法。1. Oxygen is predicted by particles using energy.
Therefore, the first heat treatment is performed in a range of 600 to 100% so that oxygen is fixed to the defect which is introduced in the existing semiconductor substrate and the defect which is generated in the impurity introduction step is suppressed and the accelerated diffusion of the impurity in the second heat treatment to be performed later can be suppressed. 0.25 to 10 hours at 800 ° C
Step of performing during the second heat treatment for activating the impurity 8
A method of manufacturing a semiconductor device , comprising a step of performing the treatment at 00 to 1150 ° C. for 10 msec to 30 seconds . 【請求項２】 エネルギーを用いた粒子により酸素を含2. Oxygen is contained by particles using energy.
有する膜が形成された半導体基板へその膜の表面から不From the surface of the film to the semiconductor substrate on which the film is formed.
純物を導入する工程、前記不純物導入工程で発生する欠The process of introducing a pure substance, the defects generated in the impurity introducing process
陥に酸素を固着させ、後の第２の熱処理における不純物Impurities are fixed in the pits and impurities in the subsequent second heat treatment
の増速拡散を抑制できるように第１の熱処理を６００〜The first heat treatment is 600 to
８００℃で０．２５〜１０時間行う工程、前記不純物をA step of performing the impurities at 800 ° C. for 0.25 to 10 hours,
活性化する第２の熱処理を８００〜１１５０℃で１０msThe second heat treatment to activate is performed at 800-1150 ° C for 10 ms.
ec〜３０秒間行う工程を有する半導体装置の製造方法。A method for manufacturing a semiconductor device, including a step of performing ec to 30 seconds. 【請求項３】 前記半導体基板中の酸素濃度が０．４×3. The oxygen concentration in the semiconductor substrate is 0.4 ×
１０10 ¹⁸¹⁸ 〜１．８×１０~ 1.8 x 10 ¹⁸¹⁸ atoms／ｃｍatoms / cm ³³ である請求項１記Claim 1
載の半導体装置の製造方法。Method for manufacturing mounted semiconductor device. 【請求項４】 前記の酸素を含有する膜がスクリーンシ4. The screen containing the oxygen-containing film.
リコン酸化膜である請求項２記載の半導体装置の製造方The method for manufacturing a semiconductor device according to claim 2, wherein the semiconductor device is a recon oxide film.
法。Law. 【請求項５】 第２の熱処理を、ＲＴＡ装置を用いて行5. The second heat treatment is performed using an RTA device.
う請求項１〜４のいずれか一項に記載の半導体装置の製A method for manufacturing the semiconductor device according to claim 1.
造方法。Build method. 【請求項６】 不純物の導入は、ＢＦ6. The introduction of impurities is BF ₂₂ イオンを用いたUsing ions
イオン注入により行う請求項１〜５のいずれか一項に記The method according to claim 1, wherein the ion implantation is performed.
載の半導体装置の製造方法。Method for manufacturing mounted semiconductor device.