KR100983592B1 - Ｐｏｌｙ-ＴＦＴ 어레이 기판의 제조방법 - Google Patents

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Abstract

본 발명은 패드부 ITO 저항 성분에 의한 전압강하를 방지하고자 하는 저마스크 기술을 이용한 Poly-TFT 어레이 기판의 제조방법에 관한 것으로서, 화소부와 패드부로 구분되는 기판을 준비하는 단계와, 상기 기판의 화소부에 제 1 반도체층을 형성하고, 상기 기판전면에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에, 상기 화소부에는, 스토리지 전극과, 상기 제 1 반도체층 상부에 대응하여 제 1 게이트 전극을 형성하고, 상기 패드부에는 제 1 패드전극을 형성하는 단계와, 상기 제 1 반도체층에 n+도핑층을 형성하는 단계와, 상기 제 1 게이트 전극을 포함한 전면에 층간 절연막을 형성하는 단계와, 상기 층간 절연막 상에, 상기 화소부에는 화소전극을 형성하고 상기 패드부에는 제 1 패드전극을 덮도록 제 2 패드전극을 형성하는 단계와, 상기 화소전극을 포함한 전면에 보호막을 형성하는 단계와, 상기 보호막 상에 상기 n+도핑층에 연결되는 제 1 소스/드레인 전극과, 상기 제 1, 제 2 패드전극의 일측에 동시에 연결되는 신호 배선을 동시에 형성하는 단계와, 상기 화소부의 전면과, 상기 패드부의 상기 신호 배선을 덮도록 배향막을 형성하는 단계와, 상기 패드부의 제 2 패드전극 상부의 상기 보호막 상에 씨일제를 형성하는 단계와, 상기 제 1,제 2 패드전극의 타측에 동시에 FPC를 접속하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
저마스크, CMOS TFT, 패드부 설계

Description

Ｐｏｌｙ-ＴＦＴ 어레이 기판의 제조방법{Method For Fabricating The Array Substrate With The Thin Film Transistor Of The Poly-silicon}
도 1a 내지 도 1i는 종래 기술에 의한 CMOS-TFT 어레이 기판의 공정 단면도.
도 2a 내지 도 2i는 저마스크 기술을 이용한 종래 기술에 의한 CMOS-TFT 어레이 기판의 공정 단면도.
도 3은 도 2i의 Ⅰ-Ⅰ'선상의 평면을 나타낸 평면도.
도 4a 내지 도 4i는 본 발명에 의한 CMOS-TFT 어레이 기판의 공정 단면도.
도 5는 상기 도 4i의 Ⅱ-Ⅱ'선상의 평면을 나타낸 평면도.
*도면의 주요 부분에 대한 부호설명
511 : 절연기판 512 : 게이트 전극
513 : 게이트 절연막 514 : 채널층
516 : 보호막 517 : 화소전극
519 : 스토리지 전극 523 : 층간 절연막
527 : 신호배선 530 : FPC
534 : 제 1 패드전극 535 : 제 2 패드전극
554 : 반도체층 584 : 보조 콘택홀
588 : LDD 도핑층 590 : 배향막
591 : 씨일제
515a,515b : 제 1 소스/드레인 영역
515c,515d : 제 1 소스/드레인 전극
531,532,533 : 제 2 ,제 3 ,제 4 포토레지스트
582, 583, 571, 581 : 제 1 ,제 2 ,제 3,제 4 콘택홀
본 발명은 액정표시소자(LCD ; Liquid Crystal Display Device)에 관한 것으로, 특히 저마스크 기술을 이용한 Poly-TFT 어레이 기판의 제조방법에 관한 것이다.
액정표시소자는 콘트라스트(contrast) 비가 크고, 계조 표시나 동화상 표시에 적합하며 전력소비가 적다는 특징 때문에 평판 디스플레이 중에서도 그 비중이 증대되고 있다.
이러한 액정표시소자는 동작 수행을 위해 기판에 구동소자 또는 배선 등의 여러 패턴들을 형성하는데, 패턴을 형성하기 위해 사용되는 기술 중 일반적인 것이 포토식각기술(photolithography)이다.
상기 방법은 패턴이 형성될 기판에 자외선으로 감광하는 재료인 포토 레지스트를 코팅하고, 광 마스크에 형성된 패턴을 포토 레지스트 위에 노광하여 현상하고, 이와 같이 패터닝된 포토 레지스트를 마스크로 활용하여 원하는 물질층을 식각 한 후 포토 레지스트를 스트립핑하는 일련의 복잡한 과정으로 이루어진다.
그래서, 포토리소그래피 공정의 횟수를 최소한으로 줄여 생산성을 높이고 공정 마진을 확보하고자 "저마스크 기술"에 대한 연구가 활발하게 진행되고 있다.
한편, 상기 액정표시소자는, 각종 외부신호에 의해 화상이 표시되는 표시영역과 상기 표시영역에 각종 신호를 인가하기 위한 구동회로를 구비한 비표시영역으로 구분되는 TFT 어레이 기판과, 색상 구현을 위한 컬러필터층이 구비된 컬러필터 기판과, 상기 두 기판 사이에 봉입된 액정층으로 구성된다.
여기서, 상기 TFT 어레이 기판의 표시영역에는 서로 수직 교차하여 정의된 각 화소에 각종 신호를 전달하는 게이트 배선 및 데이터 배선과, 신호를 화소전극에 선택적으로 인가하여 각 화소를 구동하는 화소구동용 박막트랜지스터(TFT :Thin Film Transistor)와, 단위 화소영역이 다음에 어드레싱(addressing)될 때까지 충전 상태를 유지하게 하는 스토리지 커패시터(storage capacitor)가 형성되어 있다.
상기 비표시영역에는 상기 게이트 배선(gate line)과 데이터 배선(data line)에 신호를 선택적으로 인가하는 구동회로용 박막트랜지스터와, 상기 구동회로용 박막트랜지스터와 외부 구동회로부 사이에 연결되어 상기 외부 구동회로부의 신호를 인가받는 패드전극이 형성되어 있다.
이 때, 상기 구동회로부에는 상기 게이트 배선들을 구동하기 위한 게이트 드라이브와, 상기 데이터 배선들을 구동하기 위한 데이터 드라이브와, 상기 게이트 드라이브 및 데이터 드라이브를 제어하기 위한 타이밍 제어부와, 액정표시소자에서 사용되는 여러 가지의 구동전압들을 공급하는 전원공급부가 구비되어 있다. 상기 데이터 드라이브와 게이트 드라이브는 다수개의 IC(Integrated Circuit)들로 집적화된다.
상기와 같이, 집적화된 데이터 드라이브 IC와 게이트 드라이브 IC 각각은 액정표시소자에 실장(packaging)시키는 방법에 따라 TCP(Tape Carrier Package) 상에 실장하여 액정패널에 접속시키는 TAB(Tape Automated Bonding) 방식과 TFT 어레이 기판 상에 드라이브 IC를 직접 실장하는 COG(Chip On Glass) 방식이 있다.
한편, 상기 박막트랜지스터 중 화소구동용 박막트랜지스터는 고속 동작이 가능한 n형 TFT로 하고, 구동회로용 박막트랜지스터는 소비 전력이 우수한 p형 TFT로 하는 CMOS(Complementary Metal-Oxide Semiconductor) 박막트랜지스터에 대한 연구가 활발하다.
이하, 도면을 참조로 하여 종래의 Poly-TFT 어레이 기판의 제조방법에 대해 상세히 설명한다.
도 1a 내지 도 1i는 종래 기술에 의한 CMOS-TFT 어레이 기판의 공정 단면도이다.
우선, 도 1a에 도시한 바와 같이, 절연기판(11) 상에 버퍼층(52)을 형성하고, 상기 버퍼층(52) 상에 비정질 실리콘(Amorphous Silicon)을 증착한 후, 그 위에 레이저 등으로 열을 가하여 급속히 용융 및 응고시킴으로써 비정질실리콘을 다결정 실리콘으로 결정화한다.
다음, 제 1 포토레지스트 및 제 1 마스크를 이용한 포토식각기술로, 상기 다결정 실리콘을 패터닝하여 제 1 ,제 2 ,제 3 반도체층(54 ; 54a,54b,54c)을 형성한 다.
상기 반도체층(54)은 세 종류의 섬(island) 모양으로 패터닝되는데, 그 중 제 1 ,제 3 반도체층(54a,54c)은 후공정을 통해 각각 n형 박막트랜지스터(TFT)와 p형 박막트랜지스터(TFT)의 구성요소가 되고, 제 2 반도체층(54c)은 후공정을 통해 스토리지 커패시터의 구성요소가 된다.
한편, 상기 버퍼층(52)은 실리콘 산화물(SiOx)과 같은 절연물질로 형성된 것으로, 후속 공정에서 절연기판(11)의 이물질이 반도체층(54)으로 침투하는 것을 방지한다.
다음, 도 1b에 도시한 바와 같이, 절연기판(11) 전면에 제 2 포토레지스트(31)을 도포하고, 제 1 반도체층(54a)의 전영역과 제 3 반도체층(54c)의 전영역을 덮도록 제 2 마스크를 이용한 노광 및 현상으로 패터닝한 후, 기판 전면에 스토리지 도핑을 수행한다. 따라서, 스토리지 영역의 제 2 반도체층(54b)에만 불순물이 도핑된다.
이어서, 도 1c에 도시한 바와 같이, 절연기판(11) 전면에 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx) 등의 무기 절연물질을 통상, 플라즈마 강화형 화학 증기 증착(PECVD:plasma enhanced chemical vapor depostion) 방법으로 증착하여 게이트 절연막(13)을 형성한다.
그리고, 상기 게이트 절연막(13) 상에 저저항 금속층 일예로, 구리(Cu), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴-우라늄(MoW) 등을 증착하고 제 3 포토레지스트 및 제 3 마스 크를 이용한 포토식각기술로 패터닝하여, 상기 반도체층(54a,54b,54c) 상에 각각 제 1 게이트 전극(12), 스토리지 전극(19) 및 제 2 게이트 전극(22)을 형성한다.
이 때, 상기 제 1 ,제 2 게이트 전극(12,22)은 이후 형성될 n형 TFT영역과 p형 TFT영역에서의 제 1 ,제 2 채널층(14,24)에 오버랩되도록 소정 영역에 형성하고, 스토리지 전극(19)은 스토리지 영역에서의 제 2 반도체층(54b)에 오버랩되도록 형성한다.
다음, 상기 제 1 ,제 2 게이트 전극(12,22) 및 스토리지 전극(19)을 마스크로 하여 상기 제 1 ,제 3 반도체층(54a,54c)에 저농도의 n형 불순물 이온 주입을 통해 LDD 도핑을 수행하여, 상기 제 1 ,제 2 게이트 전극(12,22) 양측에 LDD(Lightly Doped Drain) 도핑층(88)을 형성한다. 이 때, n형 불순물이 도핑이 되지 않은 영역이 제 1 ,제 2 채널층(14,24)이 된다.
이와 같이, 이후 형성될 소스/드레인 영역의 일정 부분을 저농도로 도핑하여 LDD 도핑층을 형성하는 이유는, 그 영역에서의 저항으로 인해 접합부위에 걸리는 전기장을 감소시켜 오프 전류를 줄이고 온 전류의 감소를 최소화 할 수 있도록 하기 위함이다.
그 후, 도 1d에 도시한 바와 같이, 상기 제 1 게이트 전극(12)을 포함한 전면에 제 4 포토레지스트(33)를 도포한 후, 제 4 마스크를 이용한 포토식각기술로, p형 TFT 영역과 스토리지 영역을 완전히 블로킹시켜서 n형 TFT영역의 제 1 반도체층(54a)이 노출되도록 패터닝한다. 이 때, 상기 n형 TFT영역의 게이트 전극(12) 위에 상기 게이트 전극(12)의 폭보다 넓게 제 4 포토레지스트(33)를 남겨둔다.
이로써, p형 TFT영역과 스토리지 영역과 n형 TFT영역의 LDD도핑층(88)이 블로킹되어 당해 영역으로의 이온 주입을 방지할 수 있다.
그리고, 절연기판(11) 전면에 인(P) 등을 이용하여 고농도의 n형 불순물 이온을 도핑하여 n형 TFT영역의 제 1 반도체층(54a)에 제 1 소스/드레인 영역(15a, 15b)을 형성한다. 다음, 그리고, 상기 제1 소스/드레인 영역(15a,15b)을 활성화시킨다.
이후, 상기 제 4 포토레지스트(33)를 스트립핑한 후, 도 1e에 도시한 바와 같이, 상기 제 1 게이트 전극(12)을 포함한 전면에 제 5 포토레지스트(35)를 도포한 후, 제 5 마스크를 이용한 포토식각기술로, p형 TFT영역의 제 3 반도체층(54c)이 노출되도록 패터닝한다. 이로써, n형 TFT영역과 스토리지 영역이 블로킹되어 당해 영역으로의 이온 주입을 방지할 수 있다.
이후, 절연기판(11) 전면에 붕소(B) 등을 이용하여 고농도의 p형 불순물 이온을 도핑하여 p형 TFT영역의 제 3 반도체층(54c)에 제 2 소스/드레인 영역(25a, 25b)을 형성한다. 다음, 상기 제2 소스/드레인 영역(25a,25b)을 활성화시킨다.
그 후, 상기 제 5 포토레지스트층(35)을 스트립핑하고, 도 1f에 도시한 바와 같이, 제 1 게이트 전극(12)을 포함한 기판 전면에 실리콘 산화물 또는 실리콘 질화물 등의 절연물질을 PECVD 방법으로 증착하여 층간 절연막(23)을 형성한 후, 상기 제 1 ,제 2 소스/드레인 영역(15a,15b,25a,25b)의 소정부위가 드러나도록 상기 게이트 절연막(13) 및 층간 절연막(23)을 제거하여 제 1 콘택홀(71)을 형성한다.
상기 제 1 콘택홀(71)은 상기 게이트 절연막(13) 및 층간 절연막(23)의 소정 부위를 선택적으로 제거하여 형성하는데, 제 6 포토레지스트 및 제 6 마스크를 이용한 포토식각기술로 패터닝한다.
그 후, 도 1g에 도시한 바와 같이, 상기 제 1 콘택홀(71)을 통해 제 1 및 제 2 소스/드레인 영역(15a,15b,25a,25b)과 연결되는 제 1 ,제 2 소스/드레인 전극(15c,15d,25c,25d)을 형성하여 n형 TFT 및 p형 TFT를 구비한 CMOS 박막트랜지스터를 완성한다.
즉, 상기 제 1 콘택홀(71)에 매립되도록 저저항 금속층 일예로, 구리(Cu), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴-우라늄(MoW) 등을 증착하고 제 7 포토레지스트 및 제 7 마스크를 이용한 포토식각기술로 패터닝하여 제 1 ,제 2 소스/드레인 전극(15c,15d,25c,25d)을 형성한다.
이로써, 상기 제 1 게이트 전극(12), 제 1 소스/드레인 전극(15c,15d), 제 1 채널층(14)으로 구성되어 각 화소마다 형성되고 상기 각 화소를 구동하는 n형 TFT와, 상기 제 2 게이트 전극(22), 제 2 소스/드레인 전극(25c,25d) 제 2 채널층(24)으로 구성되어 구동회로부에 형성되고 각 게이트 배선, 데이터 배선에 신호를 인가하는 p형 TFT와, 상기 제 2 반도체층(54b), 게이트 절연막(13), 스토리지 전극(19)으로 구성되어 각 화소마다 형성되는 스토리지 커패시터가 완성된다.
이후, 도 1h에 도시한 바와 같이, 상기 제 1 소스/드레인 전극(15c,15d)을 포함한 전면에 실리콘 질화물 또는 실리콘 산화물 등의 무기절연물질을 증착하거나 또는 BCB(Benzocyclobutene)또는 아크릴계 물질과 같은 유기 절연물질을 도포하여 보호막(16)을 형성한다.
이어서, 제 8 포토레지스트 및 제 8 마스크를 이용한 포토식각기술로 상기 제 1 드레인 전극(15d)과 상기 스토리지 전극(19)이 노출되도록 상기 보호막(16) 및 층간 절연막(23)을 식각하여 제 2 ,제 3 콘택홀(81,82)을 형성한다.
마지막으로, 도 1i에 도시한 바와 같이, 상기 제 2 콘택홀(81)을 통해 상기 제 1 드레인 전극(15d)과 콘택되고, 상기 제 3 콘택홀(82)을 통해 상기 스토리지 전극(19)과 콘택되도록 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등을 증착한 후, 제 9 포토레지스트 및 제 9 마스크를 이용한 포토식각기술로 패터닝하여 화소전극(17)을 형성한다.
이와 같이 형성된 CMOS-TFT 어레이 기판은 통상, 총 9번의 마스크를 사용하여 n형 TFT 및 p형 TFT를 포함하는 어레이 기판을 완성한다.
그러나 상기와 같은 CMOS-TFT 어레이 기판 제조방법에 있어서는, 총 9번의 마스크를 이용하여 제조하므로 공정이 복잡하고, 9번의 포토식각기술을 수행해야 하므로 제조비가 증가하였다.
이러한 문제점을 해결하기 위해, 마스크의 사용횟수를 줄임으로써 공정 단가를 절감하고 공정시간을 단축하는 CMOS-TFT 어레이 기판의 제조방법이 소개되었다.
즉, 게이트 전극과 스토리지 전극을 동시에 형성함으로써 종래의 스토리지 도핑을 별도로 수행하지 않아도 되므로 스토리지 도핑을 위한 마스크 사용횟수를 1회 저감할 수 있게 되었고, 또한, 데이터 배선 및 소스/드레인 전극을 화소전극 상 부층에 형성함으로써 소스/드레인 전극을 반도체층에 접속하기 위한 콘택공정과 소스/드레인 전극을 화소전극에 접속하기 위한 콘택공정을 한 번에 수행하게 되므로 마스크 사용횟수를 1회 더 저감할 수 있게 되었다.
이하에서, 도면을 참조하여 구체적으로 설명하면 다음과 같다. 이 때, 비표시영역의 패드부의 형성과정도 같이 설명한다.
도 2a 내지 도 2i는 저마스크 기술을 이용한 종래 기술에 의한 CMOS-TFT 어레이 기판의 공정 단면도이다.
우선, 도 2a에 도시한 바와 같이, 절연기판(111) 상에 비정질 실리콘(Amorphous Silicon;a-Si:H)을 SiH4와 H2 혼합가스를 이용한 플라즈마 화학기상증착 방법으로 증착한 후, 그 위에 레이저 등으로 열을 가하여 급속히 용융 및 응고시킴으로써 비정질 실리콘을 다결정 실리콘으로 결정화한다.
다음, 제 1 포토레지스트 및 제 1 마스크를 이용한 포토식각기술로서, 두 종류의 섬모양으로 패터닝하여 제 1 ,제 2 반도체층(154 ; 154a,154b)을 형성한다. 이 때, 상기 1 반도체층(154a)은 n형 박막트랜지스터(TFT)가 형성될 영역에 형성하고, 상기 제 2 반도체층(154b)은 p형 박막트랜지스터(TFT)가 형성될 영역에 형성한다.
도시하지는 않았으나, 상기 반도체층(154)을 형성하기 이전에, 상기 절연기판(111) 전면에 화학기상증착법 등으로 버퍼층(도시하지 않음)을 더 형성하여도 된다.
다음, 상기 제 1 ,제 2 반도체층(154a,154b)을 포함한 전면에 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx) 등의 무기 절연물질을 플라즈마 강화형 화학 증기 증착 방법으로 증착하여 게이트 절연막(113)을 형성한다.
그 후, 도 2b에 도시한 바와 같이, 상기 게이트 절연막(113) 상부에 저저항 금속층 일예로, 구리(Cu), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴-텅스텐(MoW) 등을 증착하고, 그 위에 제 2 포토레지스트(131)를 도포한다.
이후, 상기 제 2 포토레지스트(131)를 제 2 마스크를 이용한 노광 및 현상공정으로 패터닝한 후, 상기 패턴된 제 2 포토레지스트(131)를 마스크로 하여 상기 저저항 금속층을 식각함으로써 제 1 ,제 2 게이트 전극(112,122) 및 스토리지 전극(119)을 형성한다.
상기 제 1 게이트 전극(112)은 후공정을 통해 형성될 제 1 반도체층(154a)의 채널층에 오버랩되도록 형성하고, 제 2 게이트 전극(122)은 후공정을 통해 형성될 제 2 반도체층(154b)의 채널층에 오버랩되도록 형성하며, 상기 스토리지 전극(119)은 각 화소의 소정 부위에 형성하되 게이트 배선과 평행하도록 형성한다.
이 때, 상기 스토리지 전극(119)을 별도로 형성할 수도 있으나, 상기 이웃한 게이트 배선의 폭을 상대적으로 크게 하여 형성할 수도 있다. 이와같이, 금속 재질의 스토리지 전극(119)을 형성함으로써 종래의 스토리지 도핑을 수행하지 않아도 된다.
계속하여, 도 2c에 도시한 바와 같이, 상기 제 2 포토레지스트(131)를 스트 립핑한 후, 상기 제 1 게이트 전극(112)을 포함한 전면에 제 3 포토레지스트(132)를 도포한다.
이후, 상기 제 3 포토레지스트(132)를 상기 제 1 게이트 전극(112)과 p형 TFT가 형성될 영역에 남겨두고 모두 제거한 후, 상기 패터닝된 제 3 포토레지스트(132)를 마스크로 하여 상기 제 1 반도체층(154a)에 고농도의 n형 불순물을 이온주입한다.
즉, 인(P) 이온 또는 비소(As) 이온을 도핑함으로써, n형 TFT영역에 n형 도핑층인 제 1 소스/드레인 영역(115a, 115b)을 형성한다. 다음, 제 1 소스/드레인 영역(115a,115b)을 활성화시킨다. 이 때, n형 이온이 주입되지 않은 제 1 반도체층은 제 1 채널층(114)이 된다.
다음, 상기 제 3 포토레지스트(132)를 스트립핑하고, 도 2d에 도시한 바와 같이, 기판 전면에 대해 저농도의 n형 불순물을 이온주입하여 제 1 게이트 전극(112)의 인접영역에 LDD 도핑층(188)을 형성한다.
즉, n-도핑층인 LDD도핑층(188)은 제 1 게이트 전극(112)에 인접한 n+도핑층인 제 1 소스/드레인 영역(115a,115b) 내측에 형성되어, 접합부위에 걸리는 전기장을 감소시켜 오프 전류를 줄이는 역할을 한다.
계속해서, 도 2e에 도시한 바와 같이, 상기 제 1 ,제 2 게이트 전극(112,122) 및 스토리지 전극(119)을 포함한 전면에 제 4 포토레지스트(133)를 도포한 후, p형 TFT영역이 노출되도록 제 4 마스크를 이용한 노광 및 현상 공정으로 상기 제 4 포토레지스트(133)를 패터닝한다. 이 때 패드부 상부의 제 4 포토레 지스트(133)는 남겨두어도 되고, 도 2e에 도시한 바와 같이, 제거하여도 무방하다.
이후, 절연기판(111) 전면에 붕소(B) 이온 또는 BF2 이온 등의 p+ 이온을 도핑하여 p형 TFT 영역의 제 2 반도체층에 제 2 소스/드레인 영역(125a,125b)을 형성한다. 그리고, 상기 제 2 소스/드레인 영역(125a,125b)을 활성화시킨다.
이 때, 도핑되지 않은 제 2 반도체층(154b)은 제 2 채널층(124)이 되고, 제 4 포토레지스트(133)에 의해 블로킹된 나머지 영역에는 p형 불순물이 주입되지 않는다.
그 후, 상기 제 4 포토레지스트층(133)을 스트립핑하고, 도 2f에 도시한 바와 같이, 상기 제 1 게이트 전극(112)을 포함한 기판 전면에 실리콘 산화물 또는 실리콘 질화물 등의 절연물질을 PECVD 방법으로 증착하여 층간절연막(123)을 형성한다.
이후, 상기 층간절연막(123)을 포함한 전면에 투명한 도전물질인 ITO 또는 IZO 등을 증착한 후, 제 5 포토레지스트 및 제 5 마스크를 이용한 포토식각기술로서 패터닝하여 화소영역에 화소전극(117)을 형성함과 동시에 패드부에 패드전극(135)을 형성한다.
이 때, 스토리지 전극(119) 상부에 오버랩된 상기 화소전극(117)은 스토리지 전극(119) 및 그 사이에 게재된 층간절연막(123)과 함께 스토리지 커패시터를 이룬다. 따라서, 스토리지 커패시터를 형성하기 위한 추가공정은 불필요하다.
그리고, 상기 패드전극(135)은 FPC(도 2i의 130)에 연결되어 외부 전압을 인 가받아 표시영역에 전달해주는 역할을 한다. 다만, 상기 패드전극(135)이 비저항이 높은 ITO 또는 IZO로 형성되기 때문에, 길게 형성할 경우 ITO 또는 IZO이 저항이 커져 전압강하가 발생할 우려가 있다.
계속하여, 도 2g에 도시한 바와 같이, 상기 화소전극(117) 및 패드전극(135)을 포함한 전면에 포토아크릴 수지를 두텁게 도포하여 보호막(116)을 형성한 후, 제 6 포토레지스트 및 제 6 마스크를 이용한 포토식각기술로서 제 1 ,제 2 ,제 3 콘택홀(171, 181, 182)을 형성한다.
여기서, 상기 제 1 콘택홀(171)에 의해 상기 n형 TFT 및 p형 TFT의 제 1 ,제 2 소스/드레인 전극(115a,115b,125a,125b)이 노출되고, 상기 제 2 콘택홀(181)에 의해 상기 화소전극(117)이 노출되고, 상기 제 3 콘택홀(182)에 의해 상기 패드전극(135)이 노출된다.
다음, 도 2h에 도시한 바와 같이, 상기 보호막(116) 상에 저항이 낮은 금속층을 증착하고 제 7 포토레지스트 및 제 7 마스크를 이용한 포토식각기술로서 패터닝하여 제 1 ,제 2 소스/드레인 전극(115c,115d,125c,125d) 및 패드부의 신호배선(127)을 동시에 형성한다.
상기 금속층은 구리(Cu), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴-텅스텐(MoW) 등으로 한다.
이 때, 상기 제 1 소스/드레인 전극(115c,115d) 형성시, 상기 게이트 배선에 교차하는 데이터 배선을 동시에 형성하여 각 단위 화소를 정의한다.
상기 신호배선(127)은 표시영역의 각종 배선들을 상기 패드전극(135)에 연결시켜주는 역할을 한다.
또한, 상기 제 1 ,제 2 소스/드레인 전극(115c,115d,125c,125d)은 상기 제 1 ,제 2 소스/드레인 영역(115a,115b,125a,125b)에 접속시키고, 상기 제 1 소스 전극(115c)은 상기 데이터 배선과 일체형으로 형성시키며, 상기 제 1 드레인 전극(115d)은 상기 제 2 콘택홀(181)을 통해 화소전극(117)에 연결시킨다. 그리고, 상기 패드부의 신호 배선(127)은 상기 제 3 콘택홀(182)을 통해 상기 패드전극(135)에 연결시킨다.
이로써, 상기 제 1 게이트 전극(112), 제 1 소스/드레인 전극(115c,115d), 제 1 채널층(114)으로 구성되어 각 화소마다에 형성되고 상기 각 화소를 구동하는 n형 TFT와 그리고, 상기 제 2 게이트 전극(122), 제 2 소스/드레인 전극(125c,125d), 제 2 채널층(124)으로 구성되어 구동회로부에 형성되고 각 게이트 배선, 데이터 배선에 신호를 인가하는 p형 TFT를 구비한 CMOS 박막트랜지스터가 완성된다.
이와 같이 형성된 CMOS-TFT 어레이 기판은 통상, 총 7번의 마스크를 사용하여 n형 TFT 및 p형 TFT를 포함하는 어레이 기판을 형성한다.
마지막으로, 도 2i에 도시한 바와 같이, 상기 소스/드레인용 금속으로 형성된 신호배선(127)이 대기중에 노출되어 산화되는 것을 방지하기 위해, 제 1 ,제 2 소스/드레인 전극(115c,115d,125c,125d) 및 신호배선(127)을 포함한 전면에 배향막(190)을 형성하고, 상기 배향막(190) 외곽부에는 대향기판과 대향합착시키기 위해 씨일제(191)를 형성한다.
이 때, 상기 배향막(190) 및 씨일제(191)는 소스/드레인 메탈로 형성된 상기 신호 배선(127)과 FPC(130) 사이의 공간에 형성되는데, 상기 공간의 길이를 "L"로 나타내었다.
도 3은 도 2i의 Ⅰ-Ⅰ'선상의 평면을 나타낸 도면으로, 도 3의 "182"는 신호 배선(127)과 패드전극(135)과 접속되는 제 2 콘택홀을 표시한 것이고, "183"은 패드전극(135)과 FPC(130)가 접속되는 콘택부분을 표시한 것이다.
참고로, 상기 씨일제(191)에 의해 대향합착된 TFT 어레이 기판과 대향기판 사이에는 액정층을 형성함으로써 액정표시소자를 완성한다.
그러나, 상기의 저마스크 기술에 의해 제작된 TFT 박막 어레이 기판은 다음과 같은 문제점이 있다.
즉, 도 3에 도시된 바와 같이, 소스/드레인 메탈로 형성된 상기 신호 배선(127)과 FPC(130)가 형성되는 지점 사이에, 상기 배향막(190) 및 씨일제(191)를 형성하고 얼라인 마진을 위한 공간을 마련하여야 하므로, 신호 배선(127)과 FPC(130) 사이의 공간 길이(L)를 여유롭게 확보하여야 한다.
그러나, L이 길어지면 패드전극(135)인 ITO의 길이가 길어져서 패드전극(117a)의 저항이 커지게 된다. 따라서, 패드부에서 전압 강하(voltage drop)가 발생하는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 패드전극 을 게이트 금속으로 형성하여 패드전극의 저항을 낮추고, 배향막과 씨일제를 형성할 수 있는 마진을 여유롭게 확보하는 Poly-TFT 어레이 기판의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 Poly-TFT 어레이 기판의 제조방법은 기판 상에 제 1 반도체층을 형성하고, 전면에 게이트 절연막을 형성하는 단계와, 상기 제 1 반도체층 상부의 상기 게이트 절연막 상에 제 1 게이트 전극을 형성하고 그와 동시에 스토리지 전극 및 제 1 패드전극을 형성하는 단계와, 상기 제 1 반도체층에 n+도핑층을 형성하는 단계와, 상기 제 1 게이트 전극을 포함한 전면에 층간 절연막을 형성하는 단계와, 상기 층간절연막 상에 화소전극을 형성하고 그와 동시에 상기 제 1 패드전극 상에 제 2 패드전극을 형성하는 단계와, 상기 화소전극을 포함한 전면에 보호막을 형성하는 단계와, 상기 보호막 상에 상기 n+도핑층에 연결되는 제 1 소스/드레인 전극 및 상기 제 1 ,제 2 패드전극에 연결되는 신호 배선을 동시에 형성하는 단계와, 상기 제 2 패드전극에 FPC를 접속하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
즉, 본 발명은 패드전극을 저저항의 게이트 금속으로 형성함으로써 ITO 저항 성분에 의한 전압 강하를 방지하는 것을 특징으로 한다.
또한, 패드전극을 저저항의 게이트 금속으로 형성함으로써 패드 전극을 길게 형성할 수 있게 되므로 배향막과 씨일제를 형성할 수 있는 공간 및 얼라인 마진을 위한 공간을 여유롭게 확보할 수 있다.
이하, 첨부된 도면을 통해 본 발명에 의한 Poly-TFT 어레이 기판의 제조방법을 살펴보면 다음과 같다.
도 4a 내지 도 4i는 본 발명에 의한 CMOS-TFT 어레이 기판의 공정 단면도이고, 도 5는 도 4i의 Ⅱ-Ⅱ'선상의 평면을 나타낸 평면도이다.
우선, 도 4a에 도시한 바와 같이, SiH4 와 H2 혼합가스를 이용한 플라즈마 화학기상증착 방법으로 절연기판(511) 상에 비정질 실리콘(Amorphous Silicon;a-Si:H)을 증착한 후, 그 위에 레이저 등으로 열을 가하여 급속히 용융 및 응고시킴으로써 비정질실리콘을 다결정 실리콘으로 결정화한다.
여기서, 상기 절연기판(511)은 n형 및 p형 TFT영역과 스토리지 영역을 포함하는 화소부와, 상기 절연기판(511)의 외곽의 패드부로 구성된다.
다음, 제 1 포토레지스트(미도시) 및 제 1 마스크를 이용한 포토식각기술로서, 두 종류의 섬모양으로 패터닝하여 제 1 ,제 2 반도체층(554 ; 554a,554b)을 형성한다.
이 때, 상기 1 반도체층(554a)은 n형 박막트랜지스터(TFT)가 형성될 영역에 형성하고, 상기 제 2 반도체층(554b)은 p형 박막트랜지스터(TFT)가 형성될 영역에 형성한다.
도시하지는 않았으나, 상기 반도체층(554) 형성 이전에, 상기 절연기판(511) 전면에 화학기상증착법 등으로 버퍼층(도시하지 않음)을 더 형성하여도 된다.
이러한 버퍼층은 실리콘 산화물(SiOx)과 같은 절연물질로 형성가능한데, 후속 공정에서 이물질이 반도체층(554)으로 침투하는 것을 방지하고, 비정질 실리콘층의 결정화 과정에서의 고온으로부터 절연기판(511)을 보호하며, 절연기판(511)에 대한 반도체층(554)의 접촉특성을 개선시키는 역할을 한다.
다음, 상기 반도체층(554)을 포함한 전면에 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx) 등의 무기 절연물질을 플라즈마 강화형 화학 증기 증착 방법으로 증착하여 게이트 절연막(513)을 형성한다.
그 후, 도 4b에 도시한 바와 같이, 상기 게이트 절연막(513) 상부에 15μΩcm-1 이하의 낮은 비저항을 가지는 저저항 금속층 일예로, 구리(Cu), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴-텅스텐(MoW) 등을 증착하고, 그 위에 제 2 포토레지스트(531)를 도포한다.
이후, 상기 제 2 포토레지스트(531)를 제 2 마스크를 이용한 노광 및 현상공정으로 패터닝한 후, 상기 패턴된 제 2 포토레지스트(531)를 마스크로 하여 상기 저저항 금속층을 식각하여 표시영역에 제 1 게이트 전극(512) 및 스토리지 전극(519)을 형성하고 비표시영역에 제 2 게이트 전극(522) 및 제 1 패드전극(534)을 형성한다.
이 때, 상기 제 1 ,제 2 게이트 전극(512,522)은 평행하게 일렬로 배열되는 복수개의 게이트 배선에 분기하도록 형성한다.
상기 제 1 게이트 전극(512)은 후공정을 통해 형성될 제 1 반도체층(554a)의 채널층에 상응하는 영역에 형성하고, 제 2 게이트 전극(522)은 후공정을 통해 형성될 제 2 반도체층(554b)의 채널층에 상응하는 영역에 형성하며, 상기 스토리지 전극(519)은 각 화소의 소정 부위에 형성하되 상기 게이트 배선(도시하지 않음)과 평 행하도록 형성하며, 상기 제 1 패드전극(534)은 패드부에 형성한다.
다만, 상기 제 1 패드전극(534)을 저저항 금속층으로 형성하므로, 종래보다 패드전극을 길게 형성하여도 전압강하가 발생할 염려가 없다. 다만, 공기 중에 노출되면 쉽게 산화되어 전기 저항값이 상승하는 문제점이 있으므로 기판 에지까지 형성하지 않도록 한다.
한편, 게이트 전극용 저저항 금속층을 식각하기 위해서는 습식식각을 주로 이용하는데, 습식식각은 HF(Hydrofluoric Acid), BOE(Buffered Oxide Etchant), NH4F 또는 이들의 혼합용액 등을 이용하여 식각하는 공정으로 주로 금속이나 화소전극을 식각할 때 사용하며 장비가격과 생산성 면에서 우수하다.
상기 습식식각 방법에는 화학용액이 차있는 용액조에 기판을 담그는 딥핑방식과 화학용액을 기판 상에 뿌려주는 스프레이 방식이 있다.
계속하여, 도 4c에 도시한 바와 같이, 상기 제 2 포토레지스트(531)를 스트립핑한 후, 상기 제 1 게이트 전극(512)을 포함한 전면에 제 3 포토레지스트(532)를 도포한다.
그리고, 제 1 게이트 전극(512)과 p형 TFT가 형성될 영역을 제외한 나머지 영역에만 상기 제 3 포토레지스트(532)가 남도록 패터닝한 후, 상기 제 3 포토레지스트(532)를 마스크로 하여 상기 제 1 반도체층(554a)에 고농도의 n형 불순물을 이온주입한다.
즉, 인(P) 이온 또는 비소(As) 이온을 도핑함으로써, n형 TFT영역에 n형 도 핑층인 제 1 소스/드레인 영역(515a, 515b)을 형성한다. 다음, 제 1 소스/드레인 영역(515a,515b)을 활성화시킨다. 이 때, n형 이온이 주입되지 않은 제 1 반도체층은 제 1 채널층(514)이 된다.
다음, 상기 제 3 포토레지스트(532)를 스트립핑하고, 도 4d에 도시한 바와 같이, 상기 제 1 반도체층(554a)에 대해 저농도의 n형 불순물을 이온주입하여 제 1 게이트 전극(512)의 인접영역에 LDD 도핑층(588)을 형성한다.
즉, n-도핑층인 LDD도핑층(588)은 제 1 게이트 전극(512)에 인접한 n+도핑층인 제 1 소스/드레인 영역(515a,515b) 내측에 형성되어, 접합부위에 걸리는 전기장을 감소시켜 오프 전류를 줄이는 역할을 한다.
계속해서, 도 4e에 도시한 바와 같이, 상기 제 1 ,제 2 게이트 전극(512,522), 스토리지 전극(519) 및 제 1 패드전극(534)을 포함한 전면에 제 4 포토레지스트(533)를 도포한 후, p형 TFT영역이 노출되도록 제 4 마스크를 이용한 노광 및 현상 공정으로 상기 제 4 포토레지스트(533)를 패터닝한다. 이 때, 상기 제 1 패드전극(534) 상부의 제 4 포토레지스트(533)는 남겨두어도 되고, 도 4e에 도시한 바와 같이, 제거하여도 무방하다.
이후, 절연기판(511) 전면에 붕소(B) 이온 또는 BF2 이온 등의 p+ 이온을 도핑하여 p형 TFT 영역의 제 2 반도체층에 제 2 소스/드레인 영역(525a,525b)을 형성한다. 그리고, 상기 제 2 소스/드레인 영역(525a,525b)을 활성화시킨다.
이 때, 도핑되지 않은 제 2 반도체층은 제 2 채널층(524)이 되고, 제 4 포토 레지스트(533)에 의해 블로킹된 나머지 영역에는 p형 불순물이 주입되지 않는다.
그 후, 상기 제 4 포토레지스트(533)를 스트립핑하고, 도 4f에 도시한 바와 같이, 상기 제 1 게이트 전극(512)을 포함한 기판 전면에 실리콘 산화물 또는 실리콘 질화물 등의 무기절연물질을 PECVD 방법으로 증착하여 층간절연막(523)을 형성한다.
이후, 상기 층간절연막(523)을 포함한 전면에 투명한 도전물질인 ITO 또는 IZO 등을 증착한 후, 제 5 마스크를 이용한 포토식각기술로서 패터닝하여 화소영역에 화소전극(517)을 형성함과 동시에 패드부에 제 2 패드전극(535)을 형성한다.
이 때, 스토리지 전극(519) 상부에 오버랩된 상기 화소전극(517)은 스토리지 전극(519) 및 그 사이에 게재된 층간절연막(523)과 함께 스토리지 커패시터를 이룬다. 따라서, 스토리지 커패시터를 형성하기 위한 추가공정은 불필요하다.
그리고, 상기 제 2 패드전극(535)은 선택적으로 패터닝하여 제 1 ,제 2 콘택홀(582,583)을 가지도록 한다. 상기 제 1 콘택홀(582)은 후공정에서 신호배선(도 4h의 527)과 제 1 패드전극(도 4h의 534)을 연결하기 위한 것이고, 상기 제 2 콘택홀(583)은 후공정에서 FPC(도 4h의 530)와 제 1 패드전극(도 4h의 534)을 연결하기 위한 것이다.
또한, 상기 제 2 패드전극(535)으로 사용되는 ITO, IZO는 저항비가 높다는 단점이 있으나, 공기중에 노출되어도 쉽게 산화하지 않으므로 기판 에지까지 형성하여도 무방하다.
계속하여, 도 4g에 도시한 바와 같이, 상기 화소전극(517)을 포함한 전면에 포토아크릴 수지를 두텁게 도포한 후, 제 6 포토레지스트 및 제 6 마스크를 이용한 포토식각기술로서 제 1 ,제 2 ,제 3 ,제 4 콘택홀(582, 583, 571, 581) 및 보조 콘택홀(584)을 형성한다.
여기서, 상기 제 1 콘택홀(582)은 전술한 바와 같이, 신호배선(도 4h의 527)과 제 1 패드전극(534)을 연결하기 위한 것으로, 상기 층간절연막(523), ITO, 보호막(516)을 제거하여 형성한 것이고, 상기 보조 콘택홀(584)은 상기 제 1 콘택홀(582) 주위에 형성되어 신호배선과 제 2 패드전극(535)을 연결하기 위한 것으로, 상기 보호막(516)을 제거하여 형성한 것이다.
이와 같이, 신호배선과 패드부의 패드전극을 보다 안정적으로 연결시켜 주기 위해서, 제 1 콘택홀(582) 주변에 보조 콘택홀(584)을 형성하는 멀티-콘택(multi-contact) 방식을 채택할 수 있다.
그리고, 상기 제 2 콘택홀(583)은 전술한 바와 같이, FPC(도 4h의 530)와 제 1 ,제 2 패드전극(534,535)을 연결하기 위한 것으로, 상기 층간절연막(523), ITO, 보호막(516)을 제거하여 형성한 것이다.
상기 제 3 콘택홀(571)은 상기 n형 TFT 및 p형 TFT의 제 1 ,제 2 소스/드레인 영역(515a,515b,525a,525b)을 노출시키기 위해 상기 게이트 절연막(513), 층간절연막(523), 보호막(516)을 제거하여 형성한 것이고, 상기 제 4 콘택홀(581)은 상기 화소전극(517)의 일부분을 노출시키기 위해 상기 보호막(516)을 제거하여 형성한 것이다.
한편, 상기 게이트 절연막(513), 층간절연막(523) 및 보호막(516)을 식각하 기 위해서는 통상, 건식식각을 수행하는데, 건식식각 공정은 가스를 고진공상태의 식각챔버 내부로 분사한 후 플라즈마 상태로 변형하여 양이온 또는 라디칼(Radical)이 피식각층의 소정영역을 식각하도록 하는 방법으로 절연막을 식각할 때 사용하며 패턴의 정밀도가 상대적으로 우수해진다.
상기 건식식각 기술은 플라즈마를 형성하는 방법에 따라 PE(Plasma Etching), RIE(Reactive Ion Etching), MERIE(Magneticaly Enhanced Reactive Ion Etching), ECR(Electron Cyclotron Resonance), TCP(Transformer Coupled Plasma) 등의 모드로 나눌 수 있는데, 이 중 액정표시소자 제조공정에서는 PE, RIE 모드를 주로 이용한다.
다음, 도 4h에 도시한 바와 같이, 상기 보호막(516) 상에 저항이 낮은 금속층을 증착하고 제 7 포토레지스트 및 제 7 마스크를 이용한 포토식각기술로서 패터닝하여 제 1 ,제 2 소스/드레인 전극(515c,515d,525c,525d) 및 패드부의 신호배선(527)을 동시에 형성한다.
상기 금속층은 구리(Cu), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴-텅스텐(MoW) 등으로 한다.
이 때, 상기 제 1 ,제 2 소스/드레인 전극(515c,515d,525c,525d)은 상기 제 1 ,제 2 소스/드레인 영역(515a,515b,525a,525b)에 접속시키고, 상기 제 1 소스 전극(515c)은 상기 데이터 배선과 일체형으로 형성시키며, 상기 제 1 드레인 전극(515d)은 상기 제 4 콘택홀(581)을 통해 화소전극(517)에 연결시킨다. 또한, 상기 제 1 소스/드레인 전극(515c,515d)을 형성하는 경우, 상기 게이트 배선에 교차하는 데이터 배선을 동시에 형성하여 각 화소를 정의한다.
그리고, 상기 신호배선(527)은 표시영역의 각종 배선들 즉, 게이트 배선 및 데이터 배선으로부터 연장형성되어, 상기 제 1 콘택홀(582) 및 보조 콘택홀(584)을 통해 상기 표시영역의 각종 배선들과 상기 제 1 ,제 2 패드전극(534,535)을 연결시킨다.
이로써, 상기 제 1 게이트 전극(512), 제 1 소스/드레인 전극(515c,515d), 제 1 채널층(514)으로 구성되어 각 화소마다 형성되고 상기 각 화소를 구동하는 n형 TFT와, 상기 제 2 게이트 전극(522), 제 2 소스/드레인 전극(525c,525d) 제 2 채널층(524)으로 구성되어 구동회로부에 형성되고 각 게이트 배선, 데이터 배선에 신호를 인가하는 p형 TFT를 구비한 CMOS 박막트랜지스터가 완성된다.
이와 같이 형성된 CMOS-TFT 어레이 기판은 통상, 총 7번의 마스크를 사용하여 n형 TFT 및 p형 TFT를 포함하는 어레이 기판을 형성한다
다음, 상기 제 2 콘택홀(583)을 통해 상기 제 1 ,제 2 패드전극(534,535)에 연결되도록 FPC(530)를 납땜한다.
마지막으로, 도 4i에 도시한 바와 같이, 상기 신호배선(527)이 대기중에 노출되어 산화되는 것을 방지하기 위해, 표시영역에서부터 비표시 영역의상기 신호배선(527) 상부에까지 배향막(590)을 형성하고, 상비 배향막(590) 외곽부에는 대향기판과 대향 합착시키기 위해 씨일제(591)를 형성한다.
상기 씨일제(591)에 의해 대향합착된 TFT 어레이 기판과 대향기판 사이에 액 정층을 봉입하면 액정표시소자가 완성된다.
이 때, 상기 배향막(590) 및 씨일제(591)는 소스/드레인 메탈로 형성된 상기 신호 배선(527)과 FPC(530) 사이의 공간에 형성되는데, 상기 공간의 길이를 "L"로 나타내었다.
도 5는 도 4i의 Ⅱ-Ⅱ'선상의 평면을 나타낸 도면으로, "582", "584"는 신호 배선(527)과 제 1 ,제 2 패드전극(534,535)이 접속되는 제 1 콘택홀 및 보조 콘택홀을 표시한 것이고, "583"은 FPC(530)와 제 1 ,제 2 패드전극(534,535)이 접속되는 제 2 콘택홀을 표시한 것이다.
여기서, 상기 FPC(530)와 신호배선(527) 사이의 공간 "L"에는 배향막(590) 및 씨일제(591)를 인쇄하고 얼라인 마진을 확보하기 위해 일정 공간을 확보하여야 하는바, 공간을 확보하기 위해 ITO인 제 2 패드전극(535)을 길게 형성하면 저항이 커져 전압강하가 발생하므로, 제 2 패드전극(535) 하부에서 상기 제 2 패드전극(535)에 연결되는 저저항 금속층인 제 1 패드전극(534)을 더 구비하여 저항이 높아지는 문제점을 해결한다.
즉, L'의 공간을 확보하기 위해 패드전극의 길이를 종래보다 길게 형성하여도 제 1 패드전극의 저저항 특성으로 인해 전압강하의 문제가 발생하지 않게 된다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같은 본 발명의 Poly-TFT 어레이 기판의 제조방법은 다음과 같은 효과가 있다.
첫째, 저마스크 기술을 이용하여 제작된 Poly-TFT 어레이 기판에 있어서, 저저항 금속층으로 형성된 제 1 패드전극과 ITO로 형성된 제 2 패드전극를 통해 외부 FPC와 접속시키므로, 상기 제 2 패드전극에 의해 패드전극의 신뢰성을 높일 수 있음은 물론, 상기 제 1 패드전극에 의해 ITO 저항 성분에 의한 전압 강하를 방지할 수 있다.
둘째, 패드전극을 저저항의 게이트 금속으로 형성함으로써 패드 전극을 길게 형성할 수 있게 되므로 배향막과 씨일제를 형성할 수 있는 공간과 얼라인 마진을 위한 공간을 여유롭게 확보할 수 있다.
셋째, 본 발명에 의한 CMOS-TFT 어레이 기판은 종래의 마스크 사용 횟수를 두 단계 줄임으로써 제조원가를 절감하고 공정 시간을 줄이며 공정을 간소화할 수 있어 대량생산에 효과적이다.

Claims (13)

  1. 화소부와 패드부로 구분되는 기판을 준비하는 단계;
    상기 기판의 화소부에 제 1 반도체층을 형성하고, 상기 기판 전면에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에, 상기 화소부에는 스토리지 전극과, 상기 제 1 반도체층 상부에 대응하여 제 1 게이트 전극을 형성하고, 상기 패드부에는 제 1 패드전극을 형성하는 단계;
    상기 제 1 반도체층에 n+도핑층을 형성하는 단계;
    상기 제 1 게이트 전극을 포함한 전면에 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상에, 상기 화소부에는 화소전극을 형성하고 상기 패드부에는 제 1패드전극을 덮도록 제 2 패드전극을 형성하는 단계;
    상기 화소전극을 포함한 전면에 보호막을 형성하는 단계;
    상기 보호막 상에 상기 n+도핑층에 연결되는 제 1 소스/드레인 전극과, 상기 제 1 ,제 2 패드전극의 일측에 동시에 연결되는 신호 배선을 형성하는 단계;
    상기 화소부의 전면과, 상기 패드부의 상기 신호 배선을 덮도록 배향막을 형성하는 단계;
    상기 패드부의 제 2 패드전극 상부의 상기 보호막 상에 씨일제를 형성하는 단계; 및
    상기 제 1,제 2 패드전극의 타측에 동시에 FPC를 접속하는 단계를 포함하여 이루어지는 것을 특징으로 하는 Poly-TFT 어레이 기판의 제조방법.
  2. 제 1 항에 있어서, 상기 신호 배선을 형성하는 단계는,
    상기 보호막, 상기 제 2 패드전극 및 상기 층간 절연막을 함께 관통하여 상기 제 1 패드전극과 상기 제 2 패드전극에 동시에 접속하도록 형성하는 것을 특징으로 하는 Poly-TFT 어레이 기판의 제조방법.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서, 상기 제 1 패드전극은 저저항 금속층으로 형성하는 것을 특징으로 하는 Poly-TFT 어레이 기판의 제조방법.
  8. 제 1 항에 있어서, 상기 제 1 패드전극은 구리(Cu), 알루미늄(Al), 알루미늄 합금(AlNd : Aluminum Neodymium), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴-텅스텐(MoW) 의 금속을 사용하여 형성하는 것을 특징으로 하는 Poly-TFT 어레이 기판의 제조방법.
  9. 제 1 항에 있어서, 상기 제 1 패드전극은 외부로 노출되지 않도록 형성함을 특징으로 하는 Poly-TFT 어레이 기판의 제조방법.
  10. 제 1 항에 있어서, 상기 제 2 패드전극은 ITO 또는 IZO로 형성하는 것을 특징으로 하는 Poly-TFT 어레이 기판의 제조방법.
  11. 제 1 항에 있어서, 상기 화소전극은 상기 스토리지 전극에 오버랩시키고 상기 제 1 드레인 전극에 연결하는 것을 특징으로 하는 Poly-TFT 어레이 기판의 제조방법.
  12. 제 1 항에 있어서, 상기 n+도핑층을 형성하는 단계 이후,
    상기 제 1 게이트 전극을 마스크로 하여 n-도핑하여 LDD 도핑층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 Poly-TFT 어레이 기판의 제조방법.
  13. 제 1 항에 있어서,
    상기 제 1 반도체층 형성시, 제 2 반도체층을 동시 형성하는 단계와,
    상기 제 2 반도체층 상부에 제 2 게이트 전극을 형성하는 단계와,
    상기 제 2 반도체층에 p+도핑층을 형성하는 단계와,
    상기 p+도핑층과 연결되는 제 2 소스/드레인 전극을 형성하는 단계를 더 포 함함을 특징으로 하는 Poly-TFT 어레이 기판의 제조방법.
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