KR100482162B1 - 구동회로부 일체형 액정표시장치용 박막트랜지스터의제조방법 - Google Patents
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Abstract
본 발명에서는, 절연막의 열화를 방지하여 박막트랜지스터의 신뢰성을 향상시키고, 마스크 공정수를 줄일 수 있는 구동회로부 일체형 액정표시장치의 제조방법을 제공하는 것을 목적으로 하며, 이를 위하여, 본 발명에서는 캐패시터 전극의 n+ 도핑 공정과, n형 박막트랜지스터의 n+ 도핑 공정을 동일 마스크 공정에서 진행하여, 공정 수를 줄이고 게이트 절연막 제조 공정 이전 단계에서 활성화 공정을 진행함으로써 게이트 절연막의 열화를 방지하는 것을 특징으로 한다.
Description
본 발명은 액정표시장치에 관한 것으로, 특히 구동회로부 일체형 액정표시장치의 제조방법에 관한 것이다.
최근에 액정표시장치는 소비전력이 낮고, 휴대성이 양호한 기술집약적이며 부가가치가 높은 차세대 첨단 디스플레이(display)소자로 각광받고 있다.
상기 액정표시장치는 박막트랜지스터(Thin Film Transistor ; TFT)를 포함하는 어레이 기판과 컬러 필터(color filter) 기판 사이에 액정을 주입하여, 이 액정의 이방성에 따른 빛의 굴절률 차이를 이용해 영상효과를 얻는 비발광 소자에 의한 화상표시장치를 뜻한다.
현재에는, 상기 박막트랜지스터와 화소 전극이 행렬방식으로 배열된 능동행렬 액정표시장치(AM-LCD ; Active Matrix Liquid Crystal Display)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다.
상기 박막트랜지스터 소자로는 수소화된 비정질 실리콘(amorphous-Silicon:H ; 이하 비정질 실리콘(a-Si)이라 약칭함)이 주로 이용되는데, 이는 저온 공정이 가능하여 저가의 절연기판을 사용할 수 있기 때문이다.
그러나, 수소화된 비정질 실리콘은 원자 배열이 무질서하기 때문에 약한 결합(weak Si-Si bond) 및 댕글링 본드(dangling bond)가 존재하여 빛 조사나 전기장 인가시 준 안정상태로 변화되어 박막트랜지스터 소자로 활용시 안정성이 문제로 대두되고 있다. 특히 비정질 실리콘은 빛조사에 의해 특성이 저하되는 문제점이 있고, 표시화소 구동 소자의 전기적 특성(낮은 전계효과 이동도 : 0.1∼1.0㎠/V·s)과 신뢰성 저하로 인해 구동회로에 쓰기 어렵다.
즉, 비정질 실리콘 박막트랜지스터 기판은 TCP(Tape Carrier Package) 구동 IC(Integrated Circuit)를 이용하여 절연기판과 PCB(Printed Circuit Board)를 연결하며, 구동 IC 및 실장비용이 원가에 많은 부분을 차지한다.
더욱이, 액정표시장치용 액정패널의 해상도가 높아지면, 박막트랜지스터 기판의 게이트 배선 및 데이터 배선을 상기 TCP와 연결하는 기판 외부의 패드 피치(Pitch)가 짧아져 TCP 본딩 자체가 어려워진다.
그러나, 다결정 실리콘은 비정질 실리콘에 비하여 전계효과 이동도가 크기 때문에 기판 위에 구동회로를 만들 수 있어, 이 다결정 실리콘으로 기판에 직접 구동회로를 만들면 구동 IC 비용도 줄일 수 있고 실장도 간단해진다.
도 1은 일반적인 구동회로부 일체형 액정표시장치의 개략도이다.
도시한 바와 같이, 동일 기판(2) 상에 구동회로부(3)와 화소부(4)가 구성되어 있다.
상기 화소부(4)는 기판(2)의 중앙부에 위치하고, 이 화소부(4)의 좌측 및 상부에는 각각 게이트 및 데이터 구동회로부(3a, 3b)가 위치하고 있다.
상기 화소부(4)에는 상기 게이트 구동회로부(3a)와 연결된 다수 개의 게이트 배선(6)과 상기 데이터 구동회로부(3b)와 연결된 다수 개의 데이터 배선(8)이 교차하는 영역으로 정의되는 화소 영역 상에 화소 전극(10)이 형성되어 있고, 상기 화소 전극(10)과 연결되어 박막트랜지스터(T)가 형성되어 있다.
상기 게이트 및 데이터 구동회로부(3a, 3b)는 각각 게이트 및 데이터 배선(6, 8)을 통해 화소 전극(10)에 주사 신호 및 데이터 신호를 공급하기 위한 장치이다.
그리고, 상기 게이트 및 데이터 구동회로부(3a, 3b)는 외부신호 입력단(12)과 연결되어 있어, 이 외부신호 입력단(12)을 통하여 들어온 외부신호를 조절하여 상기 화소 전극(10)에 출력하는 역할을 한다.
상기 게이트 및 데이터 구동회로부(3a, 3b)는 입력되는 신호를 적절하게 출력시키기 위하여 인버터(inverter)인 CMOS(complementary metal-oxide semiconductor)구조 박막트랜지스터(미도시)를 채용하고 있다.
상기 CMOS는 고속 신호처리가 요구되는 구동회로부 박막트랜지스터에 사용되는 반도체 기술의 일종으로서, 음전기로 충전된 여분의 전자들(n형 반도체) 또는 양전기로 충전된 캐리어(p형 반도체)를 이용하여 하나의 전도체를 형성하여, 상기 두 종류의 반도체들의 효과적인 전기제어에 의해 전류 게이트를 이루기 위해 상호 보완적인 방법으로 사용된다.
이하, 상기 화소부 및 구동회로부 CMOS구조 박막트랜지스터에 대한 확대 도면을 통해 좀 더 상세히 설명한다.
도 2는 기존의 구동회로부 일체형 액정표시장치용 한 화소부에 대한 평면도이다.
도시한 바와 같이, 제 1 방향으로 게이트 배선(50)이 형성되어 있고, 게이트 배선(50)과 교차되는 제 2 방향으로 데이터 배선(52)이 형성되어 있으며, 게이트 배선(50) 및 데이터 배선(52)이 교차되는 지점에 스위칭 박막트랜지스터(T)가 형성되어 있고, 스위칭 박막트랜지스터(T)와 연결되어 화소 전극(54)이 형성되어 있다.
좀 더 상세히 설명하면, 게이트 배선(50)에서 게이트 전극(56)이 분기되어 있고, 데이터 배선(52)에서 소스 전극(58)이 분기되어 있으며, 소스 전극(58)과 일정간격 이격되어 드레인 전극(60)이 형성되어 있고, 게이트 전극(56)과 중첩되게 위치하며, 전술한 소스 전극(58) 및 드레인 전극(60)과 소스 콘택홀(62) 및 드레인 콘택홀(64)을 통해 연결되는 반도체층(66)이 형성되어 있고, 상기 드레인 전극(60)은 드레인 콘택홀(67)을 통해 화소 전극(54)과 연결되어 있다.
그리고, 상기 반도체층(66)과 일체형으로 연결되어 게이트 배선(50)과 일정간격 이격되게 제 1 캐패시터 전극(22)이 형성되어 있고, 제 1 캐패시터 전극(22)과 중첩되며, 절연체가 개재된 상태에서 게이트 배선(50)과 동일 방향으로 일정간격 이격되게 위치하고, 상기 제 1 캐패시터 전극(22)과 캐패시터 콘택홀(68)을 통해 제 1 캐패시터 전극(22)과 연결되는 공통 배선 방식의 제 2 캐패시터 전극(32)이 형성되어 있다.
상기 제 1, 2 캐패시터 전극(22, 32)이 중첩되는 영역을 포함하여, 제 2 캐패시터 전극(32)과 화소 전극(54)이 중첩된 영역은 절연체가 개재된 상태에서 스토리지 캐패시턴스(CST : storage capacitance)를 이룬다.
도 3은 기존의 구동회로부 일체형 액정표시장치용 CMOS구조 박막트랜지스터에 대한 평면도이다.
도시한 바와 같이, 일방향으로 게이트 배선(70)이 형성되어 있고, 게이트 배선(70)에서는 제 1, 2 게이트 전극(34, 36)이 서로 일정간격 이격되게 분기되어 있고, 제 1, 2 게이트 전극(34, 36)과 중첩되는 위치에 제 1, 2 액티브층(24, 26)이 형성되어 있고, 제 1, 2 액티브층(24, 26)은 제 1, 2 액티브층(24, 26)의 서로 마주보는 일측에 형성된 제 1, 2 소스 콘택홀(25, 27)을 통해 일체형으로 이루어진 제 1, 2 소스 전극(72, 74)과 각각 연결되어 있으며, 제 1, 2 액티브층(24, 26)의 또 다른 각각의 일측에는 제 1, 2 드레인 콘택홀(73, 75)이 각각 형성되어 있어, 이를 통해 제 1, 2 드레인 전극(76, 78)과 각각 연결되어 있다.
한 예로, 상기 제 1 액티브층(24)은 n+ 도핑처리된 불순물 영역을 포함하고, 상기 제 2 액티브층(26)은 p+ 도핑처리된 불순물 영역을 포함하며, 상기 제 1 액티브층(24), 제 1 게이트 전극(34), 제 1 소스 전극(72), 제 1 드레인 전극(73)은 n형 박막트랜지스터를 이루고, 제 2 액티브층(26), 제 2 게이트 전극(36), 제 2 소스 전극(74), 제 2 드레인 전극(78)은 p형 박막트랜지스터를 이루며, 상기 n형 박막트랜지스터와 p형 박막트랜지스터는 일체형으로 이루어진 제 1, 2 소스 전극(72, 74)을 통해 하나의 전도체를 이룬다.
도 4a 내지 4f는 상기 도 2의 절단선 I-I에 따라 절단된 단면을 단계별로 도시한 단면도이고, 도 5a 내지 5f는 상기 도 3의 절단선 II-II에 따라 절단된 단면을 단계별로 도시한 단면도로서, 절단선 I-I은 화소부의 스토리지 캐패시터부, 절단선 II-II은 구동회로부 CMOS구조 박막트랜지스터부에 대한 것이며, 화소부의 박막트랜지스터 구조는 구동회로부 CMOS구조 박막트랜지스터의 n형 또는 p형 박막트랜지스터 중 어느 한 박막트랜지스터 구조를 동일하게 적용할 수 있으므로 별도의 도시를 생략한다.
도 4a, 5a는, 절연 기판(20) 상에 제 1 마스크 공정에 의해 제 1 캐패시터 전극(22), 제 1, 2 액티브층(24, 26)을 형성하는 단계이다.
이 단계에서는, 절연 기판(20) 상에 비정질 실리콘 물질을 증착하는 단계와, 증착된 비정질 실리콘층을 탈수소 처리하는 단계와, 레이저 에너지 조사를 통해 다결정 실리콘층으로 결정화하는 단계와, 다결정 실리콘층 감광성 물질인 포토레지스트(photoresist) 물질을 코팅하는 단계와, 포토레지스트 물질 상부에 일정패턴이 형성된 마스크를 배치한 다음 노광(exposure), 현상(developing)하여 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 마스크로 하여 건식식각(dry etching)법에 의해 패터닝을 한 다음, 포토레지스트 패턴을 제거하기 위해 스트립(strip)하는 공정을 통해 제 1 캐패시터 전극(22), 제 1, 2 액티브층(24, 26)을 완성하는 단계이다.
상기 제 1 액티브층(24)은, 제 1 활성 영역(iii)과, 제 1 활성 영역(iii)과 인접한 양측부 즉, 미도시한 게이트 전극과의 정션(junction)부분에 각각 위치하는 LDD 영역(iv ; Lightly Doped Drain area)과, LDD 영역(iv)의 양측부에 각각 위치하는 제 1 소스 영역(v) 및 제 1 드레인 영역(vi)으로 정의되고, 제 2 액티브층(26)은 제 2 활성 영역(vii)과 제 2 활성 영역(vii)의 양측부에 위치하는 제 2 소스 영역(viii) 및 제 2 드레인 영역(ix)으로 정의된다.
도 4b, 5b는, 제 2 마스크 공정에 의해 상기 제 1 캐패시터 전극(22) 영역은 노출시키고, 제 1, 2 액티브층(24, 26)을 완전히 덮는 포토레지스트 패턴(28)을 형성하는 단계와, 포토레지스트 패턴(28)을 마스크로 이용하여 n+ 도핑(dopping)하여 상기 제 1 캐패시터 전극(22)을 불순물처리하는 단계이다.
전술한 도핑단계 다음에는, 상기 포토레지스트 패턴(28)을 애슁(ashing)처리하고, 스트립하는 단계를 포함한다. 상기 애슁 단계는, 도핑처리를 통해 경화도가 높아진 포토레지스트 패턴(28)의 스트립을 용이하게 하기 위해 포함되는 단계이다.
도 4c, 5c는, 상기 불순물 처리된 제 1 캐패시터 전극(22) 및 제 1, 2 액티브층(24, 26)을 덮는 기판 전면에 게이트 절연막(30)을 형성하는 단계와, 제 3 마스크 공정에 의해 게이트 절연막(30) 상부의 제 1 캐패시터 전극(22)과 대응되는 위치에 제 2 캐패시터 전극(32)을 형성하고, 동일 마스크 공정에서 제 1, 2 액티브층(24, 26)의 각각의 제 1, 2 활성 영역(iii, vii)과 대응되는 위치에 제 1, 2 게이트 전극(34, 36)을 각각 형성하는 단계와, 제 1, 2 게이트 전극(34, 36)을 마스크로 이용하여, LDD 도핑처리하여 제 1 액티브층(24)의 노출된 양측 LDD 영역(iv) 및 제 1 소스 영역(v) 및 제 1 드레인(vi) 영역 그리고, 제 2 액티브층(26)의 노출된 제 2 소스 영역(viii) 및 제 2 드레인 영역(ix)을 전술한 n+ 도핑단계보다 낮은 도즈(dose)량으로 LDD 도핑하는 단계이다.
이 단계에서는, 상기 제 1 액티브층(24)의 양측 LDD 영역(iv)을 LDD 도핑처리하는 것을 특징으로 하며, n+, p+ 도핑처리보다 낮은 도즈량으로 도핑처리하기 때문에 소스 영역 및 드레인 영역을 동시에 도핑처리해도 무방하다.
상기 LDD 영역(iv)은 핫캐리어(hot carrier)들을 분산시키기 위한 목적으로, 낮은 농도로 도핑처리하여 누설전류의 증가를 막고 온상태의 전류의 손실을 막는 역할을 한다.
이어서, 도 4d, 5d에서는 제 4 마스크 공정에 의해, 상기 제 1 액티브층(24)의 제 1 소스 영역(v) 및 제 1 드레인 영역(vi)을 노출시키고, 제 2 캐패시터 전극(32)을 완전히 덮는 위치, 제 1 게이트 전극(34) 및 제 1 액티브층(24)의 LDD 영역(iv)을 덮는 위치, 제 2 게이트 전극(36) 및 제 2 액티브층(26)의 제 2 소스 영역(viii) 및 제 2 드레인 영역(ix)을 완전히 덮는 위치에 포토레지스트 패턴(38)을 형성하는 단계와, 상기 포토레지스트 패턴(38)을 프리베이크(prebake)한 다음, 상기 포토레지스트 패턴(38)을 마스크로 이용하여 n+ 도핑처리하여 상기 제 1 액티브층(24)의 제 1 소스 영역(v) 및 제 1 드레인 영역(vi)을 n형 불순물 처리하는 단계이다.
다음, n+ 도핑처리한 다음 전술한 포토레지스트 패턴(38)을 애슁처리하고 스트립하는 단계를 포함한다.
이어서 4e, 5e에서는 제 5 마스크 공정에 의해, 상기 제 2 게이트 전극(36) 및 제 2 액티브층(26)의 제 2 소스 영역(viii) 및 제 2 드레인 영역(ix)을 노출시키고, 제 2 캐패시터 전극(32)을 덮는 위치, 제 1 게이트 전극(34) 및 제 1 액티브층(24)을 완전히 덮는 위치에 포토레지스트 패턴(40)을 형성하는 단계와, 상기 포토레지스트 패턴(40)을 마스크로 이용하여 p+ 도핑하여 상기 제 2 액티브층(26)의 제 2 소스 영역(viii) 및 제 2 드레인 영역(ix)을 p형 불순물처리하는 단계이다.
상기 p+ 도핑 단계 다음에는, 상기 포토레지스트 패턴(40)을 애슁, 스트립하는 단계와, n+, p+ 도핑 단계를 거쳐 도핑 공정을 통해 일부 비정질화된 액티브 패턴을 결정화시키고, 도핑 이온과 액티브 패턴을 이루는 실리콘 물질의 치환도를 높여 자유 전자 및 자유 정공을 원활히 형성하기 위한 레이저 활성화 단계를 더욱 포함한다.
다음, 도 4f, 5f에서는 제 6 마스크 공정에 의해 제 2 캐패시터 전극(32), 제 1, 2 게이트 전극(34, 36)을 덮는 기판 전면에 위치하며, 상기 게이트 절연막(30)과 공통적으로 제 1 액티브층(24)의 제 1 소스 영역(v) 및 제 1 드레인 영역(vi)을 노출시키는 제 1 소스 콘택홀(25) 및 제 1 드레인 콘택홀(73) 및 상기 게이트 절연막(30)과 공통적으로 제 2 액티브층(26)의 제 2 소스 영역(viii) 및 제 2 드레인 영역(ix)을 노출시키는 제 2 소스 콘택홀(27) 및 제 2 드레인 콘택홀(75)을 가지는 층간 절연막(77)을 형성하는 단계와, 상기 층간 절연막(77) 상부에 제 7 마스크 공정에 의해 제 1, 2 소스 콘택홀(25, 27)을 통해 제 1, 2 액티브층(24, 26)과 연결되는 일체형의 제 1, 2 소스 전극(72, 74)과, 제 1, 2 드레인 콘택홀(73, 75)을 통해 제 1, 2 액티브층(24, 26)과 각각 연결되는 제 1, 2 드레인 전극(76, 78)을 형성하는 단계와, 상기 제 1, 2 드레인 전극(76, 78)을 덮는 기판 전면에 위치하며, 상기 층간 절연막(77)과 공통적으로 상기 제 2 캐패시터 전극(32)을 일부 노출시키는 캐패시터 콘택홀(68)을 가지는 보호층(69)을 형성하는 단계와, 상기 보호층(69) 상부에 제 9 마스크 공정에 의해 전술한 캐패시터 콘택홀(68)을 통해 제 2 캐패시터 전극(32)과 연결되는 화소 전극(54)을 형성하는 단계를 포함한다.
상기 제 1, 2 캐패시터 전극(22, 32) 그리고, 화소 전극(54)이 공통적으로 중첩된 영역은 스토리지 캐패시턴스(CST)를 이루고, 제 1 액티브층(24), 제 1 게이트 전극(34), 제 1 소스 전극(72) 및 제 1 드레인 전극(76)은 n형 박막트랜지스터를 이루고, 제 2 액티브층(26), 제 2 게이트 전극(36), 제 2 소스 전극(74) 및 제 2 드레인 전극(78)은 p형 박막트랜지스터를 이룬다.
이와 같이, 기존의 구동회로부 일체형 액정표시장치의 화소부 및 구동회로부는 9 마스크 공정에 의해서 이루어지는데, 제 1 캐패시터 전극의 도핑처리 후, 게이트 절연막을 형성한 다음 n+, p+ 도핑 및 활성화공정을 진행하기 때문에, 활성화 공정의 열처리 공정을 인해 게이트 절연막의 열화가 발생되어 절연특성이 떨어지거나 파손됨에 따라, 박막트랜지스터의 신뢰성이 저하되고, 공정 불량이 야기되는 문제점이 있었다.
상기 문제점을 해결하기 위하여, 본 발명에서는 절연막의 열화를 방지하여 박막트랜지스터의 신뢰성을 향상시키고, 마스크 공정수를 줄일 수 있는 구동회로부 일체형 액정표시장치의 제조방법을 제공하는 것을 목적으로 한다.
이를 위하여, 본 발명에서는 캐패시터 전극의 n+ 도핑 공정과, n형 박막트랜지스터의 n+ 도핑 공정을 동일 마스크 공정에서 진행하여, 공정 수를 줄이고 게이트 절연막 제조 공정 이전 단계에서 활성화 공정을 진행함으로써 게이트 절연막의 열화를 방지하고자 한다.
상기 목적을 달성하기 위하여, 본 발명의 제 1 특징에서는 구동회로부와 화소부를 동일 기판에 형성하는 구동회로부 일체형 액정표시장치용 구동회로부의 n형 박막트랜지스터와 p형 박막트랜지스터를 가지는 CMOS(complementary metal-oxide semiconductor)구조 박막트랜지스터 및 화소부 스토리지 캐패시터의 제조방법에 있어서, 절연 기판 상에, 제 1 마스크 공정에 의해 제 1 활성 영역과, 상기 활성 영역의 양측 주변부인 LDD 영역과, 상기 LDD 영역의 양측 주변부인 제 1 소스 영역 및 제 1 드레인 영역이 각각 정의된 제 1 액티브층과, 제 2 활성 영역과, 상기 제 2 활성 영역의 양측 주변부인 제 2 소스 영역 및 제 2 드레인 영역이 각각 정의된 제 2 액티브층과, 제 1 캐패시터 전극을 각각 형성하는 단계와; 상기 제 1 캐패시터 전극 및 제 1, 2 액티브층 상부에 포토레지스트(photo resist)를 도포하고, 제 2 마스크 공정에 의해 제 1 캐패시터 전극을 노출시키고, 상기 제 1 소스 영역 및 제 1 드레인 영역을 노출시키며 제 1 액티브층을 덮는 위치 및 제 2 액티브층을 완전히 덮는 위치에 제 1 포토레지스트 패턴을 형성하고, 상기 제 1 포토레지스트 패턴을 마스크로 이용하여 n+ 도핑하여, 상기 제 1 캐패시터 전극 및 제 1 액티브층의 제 1 소스 영역 및 제 1 드레인 영역을 불순물 처리하는 단계와; 상기 불순물 처리된 제 1 캐패시터 전극 및 제 1, 2 액티브층을 덮는 기판 전면에 게이트 절연막을 형성하고, 상기 게이트 절연막 상부에 제 3 마스크 공정에 의해 상기 제 1 캐패시터 전극과 대응되는 위치의 제 2 캐패시터 전극, 상기 제 1, 2 액티브층의 제 1, 2 활성 영역과 각각 대응되게 위치하는 제 1, 2 게이트 전극을 형성한 다음, 상기 제 2 캐패시터 전극, 제 1, 2 게이트 전극을 마스크로 하여 상기 n+ 도핑 단계보다 낮은 도즈량으로 LDD(Lightly Doped Drain) 도핑하여, 상기 제 1 액티브층의 LDD 영역 및 제 2 액티브층의 제 2 소스 영역 및 제 2 드레인 영역을 불순물 처리하는 단계와; 상기 제 2 캐패시터 전극 및 제 1, 2 게이트 전극 상부에 포토레지스트를 도포하고, 제 4 마스크 공정에 의해 제 2 캐패시터 전극 및 제 1 게이트 전극을 덮는 위치에 형성되고, 상기 제 2 게이트 전극 및 제 2 소스 영역 및 제 2 드레인 영역을 노출시키는 제 2 포토레지스트 패턴을 형성하고, 상기 제 2 포토레지스트 패턴을 마스크로 이용하여 p+ 도핑하여 상기 제 2 액티브층의 제 2 소스 영역 및 제 2 드레인 영역을 불순물 처리하는 단계를 포함하며, 상기 제 1 캐패시터 전극 및 제 1 액티브층의 제 1 소스 영역 및 제 1 드레인 영역을 불순물 처리하는 단계 다음에는, 상기 제 1 포토레지스트 패턴을 제거하고, 상기 제 1 캐패시터 전극 및 제 1, 2 액티브층을 활성화(activation)하는 단계를 더욱 포함하는 것을 특징으로 하는 구동회로부 일체형 액정표시장치의 제조 방법을 제공한다.
본 발명의 제 2 특징에서는, 구동회로부와 화소부를 동일 기판에 형성하는 구동회로부 일체형 액정표시장치용 구동회로부의 n형 박막트랜지스터와 p형 박막트랜지스터를 가지는 CMOS(complementary metal-oxide semiconductor)구조 박막트랜지스터 및 화소부 스토리지 캐패시터의 제조방법에 있어서, 절연 기판 상에, 제 1 마스크 공정에 의해 제 1 활성 영역과, 상기 활성 영역의 양측 주변부인 LDD 영역과, 상기 LDD 영역의 양측 주변부인 제 1 소스 영역 및 제 1 드레인 영역이 각각 정의된 제 1 액티브층과, 제 2 활성 영역과, 상기 제 2 활성 영역의 양측 주변부인 제 2 소스 영역 및 제 2 드레인 영역이 각각 정의된 제 2 액티브층과, 제 1 캐패시터 전극을 각각 형성하는 단계와; 상기 제 1 캐패시터 전극 및 제 1, 2 액티브층을 덮는 기판 전면에 캡핑막(capping layer)을 형성하는 단계와; 상기 캡핑막 상부에 포토레지스트를 도포하고, 제 2 마스크 공정에 의해 제 1 캐패시터 전극을 노출시키고, 상기 제 1 소스 영역 및 제 1 드레인 영역을 노출시키며 제 1 액티브층을 덮는 위치 및 제 2 액티브층을 완전히 덮는 위치에 제 1 포토레지스트 패턴을 형성하고, 상기 제 1 포토레지스트 패턴을 마스크로 이용하여 n+ 도핑하여, 상기 제 1 캐패시터 전극 및 제 1 액티브층의 제 1 소스 영역 및 제 1 드레인 영역을 불순물 처리하는 단계와; 상기 캡핑막을 제거하는 단계와; 상기 불순물 처리된 제 1 캐패시터 전극 및 제 1, 2 액티브층을 덮는 기판 전면에 게이트 절연막을 형성하고, 상기 게이트 절연막 상부에 제 3 마스크 공정에 의해 상기 제 1 캐패시터 전극과 대응되는 위치의 제 2 캐패시터 전극, 상기 제 1, 2 액티브층의 제 1, 2 활성 영역과 각각 대응되게 위치하는 제 1, 2 게이트 전극을 형성한 다음, 상기 제 2 캐패시터 전극, 제 1, 2 게이트 전극을 마스크로 하여 상기 n+ 도핑 단계보다 낮은 도즈량으로 LDD(Lightly Doped Drain) 도핑하여, 상기 제 1 액티브층의 LDD 영역 및 제 2 액티브층의 제 2 소스 영역 및 제 2 드레인 영역을 불순물 처리하는 단계와; 상기 제 2 캐패시터 전극 및 제 1, 2 게이트 전극 상부에 포토레지스트를 도포하고, 제 4 마스크 공정에 의해 제 2 캐패시터 전극 및 제 1 게이트 전극을 덮는 위치에 형성되고, 상기 제 2 게이트 전극 및 제 2 소스 영역 및 제 2 드레인 영역을 노출시키는 제 2 포토레지스트 패턴을 형성하고, 상기 제 2 포토레지스트 패턴을 마스크로 이용하여 p+ 도핑하여 상기 제 2 액티브층의 제 2 소스 영역 및 제 2 드레인 영역을 불순물 처리하는 단계를 포함하며, 상기 캡핑막을 제거하는 단계 다음에는 상기 제 1 캐패시터 전극, 제 1, 2 액티브층을 활성화하는 단계를 더욱 포함하는 것을 특징으로 하는 구동회로부 일체형 액정표시장치의 제조 방법을 제공한다.
본 발명의 제 1, 2 특징에 따른 상기 제 1, 2 포토레지스트 패턴은 애슁(ashing), 스트립(strip) 단계를 통해 제거되고, 상기 활성화 단계는, 레이저 에너지를 이용한 활성화 단계이며, 상기 제 1 캐패시터 전극, 제 1, 2 액티브층을 각각 형성하는 단계에서는, 절연 기판 상에 비정질 실리콘 물질을 형성하는 단계와, 상기 비정질 실리콘 물질을 탈수소화하는 단계와, 상기 탈수소화된 비정질 실리콘 물질을 다결정 실리콘 물질로 결정화하는 단계를 더욱 포함하는 것을 특징으로 한다.
또한, 본 발명의 제 1, 2 특징에 따른 상기 제 2 액티브층의 제 2 소스 영역과 제 2 드레인 영역을 불순물 처리하는 단계 다음에는, 제 5 마스크 공정에 의해 상기 제 2 캐패시터 전극, 제 1, 2 액티브층을 덮는 기판 전면에 위치하며, 상기 제 1 액티브층의 제 1 소스 영역 및 제 1 드레인 영역과, 상기 제 2 액티브층의 제 2 소스 영역 및 제 2 드레인 영역 일부를 노출시키는 제 1 소스 콘택홀 및 제 1 드레인 콘택홀과, 제 2 소스 콘택홀 및 제 2 드레인 콘택홀을 가지는 층간 절연막을 형성하는 단계와, 제 6 마스크 공정에 의해 제 1 소스 콘택홀 및 제 2 소스 콘택홀을 통해 제 1, 2 액티브층의 제 1 소스 영역 및 제 2 소스 영역과 연결되는 일체형의 제 1, 2 소스 전극 및 상기 제 1 드레인 콘택홀 및 제 2 드레인 콘택홀을 통해 상기 제 1, 2 액티브층의 제 1 드레인 영역 및 제 2 드레인 영역과 연결되는 제 1, 2 드레인 전극을 형성하는 단계와, 제 7 마스크 공정에 의해 상기 제 1, 2 소스 전극 및 제 1, 2 드레인 전극을 덮는 기판 전면에 위치하며, 상기 층간절연막과 공통적으로 상기 제 2 캐패시터 전극을 일부 노출시키는 캐패시터 콘택홀을 가지는 보호층을 형성하는 단계와, 제 8 마스크 공정에 의해 상기 캐패시터 콘택홀을 통해 제 2 캐패시터 전극과 연결되는 화소 전극을 형성하는 단계를 더욱 포함하는 것을 특징으로 한다.
본 발명의 제 2 특징에 따른 상기 캡핑막을 이루는 물질은 실리콘 산화막, 실리콘 질화막 중 어느 하나에서 선택되며, 상기 캡핑막의 두께는 200 Å ~ 1,000 Å의 범위에서 선택되는 것을 특징으로 한다.
본 발명의 제 1, 2 특징에 따른 제 1, 2 소스 콘택홀 및 제 1, 2 드레인 콘택홀의 제조 단계 다음에는, 상기 제 1, 2 소스 콘택홀 및 제 1, 2 드레인 콘택홀을 통해 노출된 제 1, 2 액티브층의 제 1, 2 소스 영역 및 제 1, 2 드레인 영역을 수소화 열처리하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 제 2 특징에 따른 상기 LDD 도핑처리된 영역 및 상기 p+ 도핑처리된 영역은, 상기 수소화 열처리 단계를 통해 활성화되는 것을 특징으로 한다.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 상세히 설명한다.
-- 실시예 1 --
도 6a 내지 6e, 도 7a 내지 7e는 본 발명에 따른 구동회로부 일체형 액정표시장치의 제조 공정을 단계별로 나타낸 단면도로서, 도 6a 내지 6e는 화소부 스토리지 캐패시터부에 대한 단면도이고, 도 7a 내지 7e는 구동회로부 CMOS구조 박막트랜지스터에 대한 단면도이다.
도시한 바와 같이, 절연 기판(110) 상에 제 1 마스크 공정에 의해 제 1 캐패시터 전극(112), 제 1, 2 액티브층(114, 116)을 형성하는 단계이다.
이 단계에서는, 절연 기판(110) 상에 비정질 실리콘 물질을 증착하는 단계와, 증착된 비정질 실리콘층을 탈수소 처리하는 단계와, 레이저 에너지 조사를 통해 다결정 실리콘층으로 결정화하는 단계와, 다결정 실리콘층 감광성 물질인 포토레지스트 물질을 코팅하는 단계와, 포토레지스트 물질 상부에 일정패턴이 형성된 마스크를 배치한 다음 노광(exposure), 현상(developing)하여 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 마스크로 하여 건식식각(dry etching)에 의해 패터닝을 한 다음, 포토레지스트 패턴을 제거하기 위해 스트립(strip)하는 공정을 거쳐 제 1 캐패시터 전극(112), 제 1, 2 액티브층(114, 116)을 완성하는 단계이다.
상기 제 1 액티브층(114)은, 제 1 활성 영역(III)과, 제 1 활성 영역(III)과 인접한 양측부 즉, 미도시한 게이트 전극과의 정션(junction)부분에 각각 위치하는 LDD 영역(IV)과, LDD 영역(IV)의 양측부에 각각 위치하는 제 1 소스 영역(V) 및 제 1 드레인 영역(VI)으로 정의되고, 제 2 액티브층(116)은 중앙부에 위치하는 제 2 활성 영역(VII)과 제 2 활성 영역(VII)의 양측부에 각각 위치하는 제 2 소스 영역(VIII) 및 제 2 드레인 영역(IX)으로 정의된다.
도 6b, 7b는, 제 2 마스크 공정에 의해 상기 제 1 캐패시터 전극(112)은 완전히 노출시키고, 제 1 액티브층(114) 영역에서는 제 1 액티브층(114)의 제 1 소스 영역(V) 및 제 1 드레인 영역(VI)을 노출시키고, 제 2 액티브층(114) 영역은 완전히 덮는 제 1 포토레지스트 패턴(118)을 형성하는 단계와, 상기 제 1 포토레지스트 패턴(118)을 마스크로 이용하여 n+ 도핑(dopping)하여 상기 제 1 캐패시터 전극(112) 및 제 1 액티브층(114)의 제 1 소스 영역(V) 및 제 1 드레인 영역(VI)을 불순물처리하는 단계이다.
상기 도핑 단계 다음에는, 상기 포토레지스트 패턴(118)을 애슁, 스트립하는 단계를 포함하고, 이어서 활성화 공정을 더욱 포함한다.
상기 활성화 공정은, 레이저 에너지를 이용한 활성화 공정으로 진행하는 것이 바람직하다.
이와 같이, 본 발명에서는 1회의 n+ 도핑공정을 통해 제 1 캐패시터 전극(112)과 제 1 액티브층(114)을 동시에 불순물처리하기 때문에, 공정 단순화를 이룰 수 있고, 특히 게이트 절연막 형성 전에 레이저 활성화 공정을 진행하기 때문에 게이트 절연막의 열화를 효과적으로 방지할 수 있다.
도 6c, 7c는, 상기 불순물 처리된 제 1 캐패시터 전극(112) 및 제 1, 2 액티브층(114, 116)을 덮는 기판 전면에 게이트 절연막(120)을 형성하는 단계와, 제 3 마스크 공정에 의해 게이트 절연막(120) 상부의 제 1 캐패시터 전극(112)과 대응되는 위치에 제 2 캐패시터 전극(122)을 형성하고, 동일 마스크 공정에서 제 1, 2 액티브층(114, 116)의 각각의 제 1, 2 활성 영역(III, VII)과 대응되는 위치에 제 1, 2 게이트 전극(124, 126)을 각각 형성하는 단계와, 제 1, 2 게이트 전극(124, 126)을 마스크로 이용하여, LDD 도핑처리하여 제 1 액티브층(114)의 노출된 양측 LDD 영역(IV) 및 제 1 소스 영역(V) 및 제 1 드레인(VI) 영역 그리고, 제 2 액티브층(116)의 노출된 제 2 소스 영역(VIII) 및 제 2 드레인 영역(IX)을 전술한 n+ 도핑단계에서보다 낮은 도즈(dose)량으로 LDD 도핑처리하는 단계이다.
이 단계에서는, 상기 제 1 액티브층(114)의 양측 LDD 영역(IV)을 LDD 도핑처리하는 것을 특징으로 하며, n+, p+ 도핑처리보다 낮은 도즈량으로 도핑처리하기 때문에 소스 영역 및 드레인 영역을 동시에 도핑처리해도 무방하다.
그러므로, 상기 도 6b, 7b 단계에서 n+ 도핑처리된 제 1 소스 영역(V) 및 제 1 드레인 영역(VI)은 본 단계를 통해 LDD 도핑에 영향을 받지 않는다.
이어서, 도 6d, 7d에서는 제 4 마스크 공정에 의해 제 2 캐패시터 전극(122) 그리고, 제 1 게이트 전극(124) 및 제 1 액티브층(114)을 완전히 덮는 위치에 제 2 포토레지스 패턴(130)을 형성하여, 상기 제 2 포토레지스 패턴(130)을 마스크로 이용하여 제 2 게이트 전극(126) 및 제 2 액티브층(116)의 제 2 소스 영역(VIII) 및 제 2 드레인 영역(IX)을 노출시키는 단계와, p+ 도핑처리하여 상기 제 2 액티브층(116)의 제 2 소스 영역(VIII) 및 제 2 드레인 영역(IX)을 p형 불순물처리하는 단계이다.
상기 p+ 도핑 단계 다음에는, 상기 포토레지스트 패턴(130)을 애슁, 스트립하는 단계를 더욱 포함한다.
그리고, p+ 및 LDD 영역은 후속 열활성화 공정을 통해 활성화시키는 것이 가능하므로, 상기 게이트 절연막의 열화를 방지할 수 있다.
한 예로, 전술한 후속 열활성화 공정으로는, 보호층의 콘택홀 공정에서 액티브층의 소스 영역 및 드레인 영역을 일부 노출시키는 소스 콘택홀 및 드레인 콘택홀을 각각 형성한 다음, 소스 전극 및 드레인 전극과 액티브층간의 접촉 특성을 향상시키고, 상기 액티브층을 이루는 다결정 실리콘 물질의 결정화 특성을 향상시키기 위한 목적으로 수반되는 수소화 열처리 공정을 들 수 있다.
다음, 도 6e, 7e에서는 제 5 마스크 공정에 의해 제 2 캐패시터 전극(122), 제 1, 2 게이트 전극(124, 126)을 덮는 기판 전면에 위치하며, 상기 게이트 절연막(120)과 공통적으로 제 1 액티브층(114)의 제 1 소스 영역(V) 및 제 1 드레인 영역(VI)을 노출시키는 제 1 소스 콘택홀(115) 및 제 1 드레인 콘택홀(163) 및 상기 게이트 절연막(120)과 공통적으로 제 2 액티브층(116)의 제 2 소스 영역(VIII) 및 제 2 드레인 영역(IX)을 노출시키는 제 2 소스 콘택홀(117) 및 제 2 드레인 콘택홀(165)을 가지는 층간 절연막(167)을 형성하는 단계와, 상기 층간 절연막(167) 상부에 제 6 마스크 공정에 의해 제 1, 2 소스 콘택홀(115, 117)을 통해 제 1, 2 액티브층(114, 116)과 연결되는 일체형의 제 1, 2 소스 전극(162, 164)과, 제 1, 2 드레인 콘택홀(163, 165)을 통해 제 1, 2 액티브층(114, 116)과 각각 연결되는 제 1, 2 드레인 전극(166, 168)을 형성하는 단계와, 제 7 마스크 공정에 의해 상기 제 1, 2 소스 전극(162, 164) 및 제 1, 2 드레인 전극(166, 168)을 덮는 기판 전면에 위치하며, 상기 층간 절연막(167)과 공통적으로 제 2 캐패시터 전극(122)을 일부 노출시키는 캐패시터 콘택홀(158)을 가지는 보호층(169)을 형성하는 단계와, 제 8 마스크 공정에 의해 상기 보호층(169) 상부에 위치하며, 상기 캐패시터 콘택홀(158)을 통해 제 2 캐패시터 전극(122)과 연결되는 화소 전극(144)을 형성하는 단계를 포함한다.
상기 제 1, 2 캐패시터 전극(112, 122) 그리고, 화소 전극(144)이 공통적으로 중첩된 영역은 스토리지 캐패시턴스(CST)를 이루고, 제 1 액티브층(114), 제 1 게이트 전극(124), 제 1 소스 전극(162) 및 제 1 드레인 전극(166)은 n형 박막트랜지스터를 이루고, 제 2 액티브층(116), 제 2 게이트 전극(126), 제 2 소스 전극(164) 및 제 2 드레인 전극(168)은 p형 박막트랜지스터를 이룬다.
이와 같이, 본 발명에서는 제 1 캐패시터 전극과 제 1 액티브층을 동시에 n+ 도핑 공정처리하여 기존보다 마스크 공정 수를 줄일 수 있고, 게이트 절연막의 열화를 방지할 수 있다.
-- 실시예 2 --
본 실시예에서는, 레이저 활성화시 잔류 포토레지스트 물질로 인한 소자 불량을 방지하기 위하여, 제 1 마스크 공정 다음 게이트 절연막과 액티브 패턴(제 1 캐패시터 전극, 제 1, 2 액티브층) 사이 구간에 캡핑막(capping)을 포함하는 실시예이다.
도 8a, 8b, 도 9a, 9b는 본 발명에 따른 구동회로부 일체형 액정표시장치의 제조 공정을 단계별로 나타낸 단면도로서, 도 8a, 8b는 화소부 스토리지 캐패시터부에 대한 단면도이고, 도 9a, 9b는 구동회로부 CMOS구조 박막트랜지스터에 대한 단면도이며, 상기 실시예 1과 구별화되는 공정만을 중심으로 도시하였다.
도시한 바와 같이, 절연 기판(210) 상에 제 1 마스크 공정에 의해 제 1 캐패시터 전극(212), 제 1, 2 액티브층(214, 216)을 형성하는 단계와, 상기 제 1 캐패시터 전극(212) 및 제 1, 2 액티브층(214, 216)을 덮는 기판 전면에 캡핑막(218)을 형성하는 단계이다.
상기 제 1 액티브층(214)은, 중앙부에 위치하는 제 1 활성 영역(III)과, 제 1 활성 영역(III)과 인접한 양측부에 각각 위치하는 LDD 영역(IV)과, LDD 영역(IV)의 양측부에 각각 위치하는 제 1 소스 영역(V) 및 제 1 드레인 영역(VI)으로 정의되고, 제 2 액티브층(216)은 중앙부에 위치하는 제 2 활성 영역(VII)과 제 2 활성 영역(VII)의 양측부에 위치하는 제 2 소스 영역(VIII) 및 제 2 드레인 영역(IX)으로 정의된다.
전술한 제 1 마스크 공정 이전 단계에서는, 상기 절연 기판(210) 전면에 비정질 실리콘 물질을 증착하는 단계와, 상기 비정질 실리콘 물질을 탈수소화하는 단계와, 상기 비정질 실리콘 물질을 다결정 실리콘 물질로 결정화하는 단계를 더욱 포함한다.
상기 캡핑막(218)을 이루는 물질은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 중 어느 하나에서 선택되는 것이 바람직하고, 두께 범위는 200 Å ~ 1,000 Å에서 선택되는 것이 바람직하다.
도 8b, 9b는, 상기 캡핑막(218) 상부에 제 2 마스크 공정에 의해 상기 제 1 캐패시터 전극(212)은 완전히 노출시키고, 제 1 액티브층(214) 영역에서는 제 1 액티브층(214)의 제 1 소스 영역(V) 및 제 1 드레인 영역(VI)을 노출시키고, 제 2 액티브층(214) 영역은 완전히 덮는 포토레지스트 패턴(219)을 형성하는 단계와, 상기 포토레지스트 패턴(219)을 마스크로 이용하여 n+ 도핑하여 상기 제 1 캐패시터 전극(212) 및 제 1 액티브층(214)의 제 1 소스 영역(V) 및 제 1 드레인 영역(VI)을 불순물처리하는 단계이다.
상기 도핑 단계 다음에는, 상기 포토레지스트 패턴(219)을 애슁, 스트립하는 단계를 포함하고, 이어서 전술한 캡핑막(218)을 식각한 다음 레이저 활성화 공정을 더욱 포함한다.
이때, 상기 캡핑막(218)이 200 Å 정도로 형성된 경우에는, 불산(HF)를 이용한 세정(cleaning)과 동시에 식각이 가능하다.
이와 같이, 본 발명에서는 1회의 n+ 도핑단계를 통해 제 1 캐패시터 전극(212)과 제 1 액티브층(214)의 제 1 소스 영역(V) 및 제 1 드레인 영역(VI)을 동시에 불순물처리하기 때문에 공정 단순화를 이룰 수 있다.
특히, 기존에는 상기 n+ 도핑 공정 다음에는 포토레지스트 패턴의 경화도가 높아져 애슁, 스트립 이후에도 액티브 패턴 표면에 포토레지스트 패턴 잔류가 존재하여, 이러한 잔류물이 게이트 절연막과 액티브 패턴간 계면 특성을 저하시켜 소자 불량을 야기시킬 수 있었지만, 본 실시예에서는 액티브 패턴을 덮는 위치에 캡핑막을 형성한 다음 포토레지스트 패턴을 형성하기 때문에, 액티브 패턴과 포토레지스트 패턴의 직접적인 접촉을 방지할 수 있다. 그리고, n+ 도핑 공정 완료 후에는 상기 포토레지스트 패턴을 애슁, 스트립하고, 이어서 상기 캡핑막을 식각하는 공정이 이루어지기 때문에 잔류 포토레지스트 패턴을 완전히 제거할 수 있어 소자 불량을 효과적으로 방지할 수 있다.
그러나, 본 발명은 상기 실시예로 한정하지 않고, 본 발명의 취지에 벗어나지 않는 한도내에서 다양하게 변경하여 실시할 수 있다.
이와 같이, 본 발명에 따른 구동회로부 일체형 액정표시장치의 제조방법에 의하면 다음과 같은 효과를 가진다.
첫째, 게이트 절연막의 열화를 방지하여, 게이트 절연막의 내압 특성을 향상시킬 수 있다.
둘째, 신뢰성이 향상된 박막트랜지스터를 제공할 수 있다.
셋째, 공정을 단순화시켜 생산수율을 향상시킬 수 있다.
넷째, n+ 도핑 처리 후 별도의 절연막이 개재되지 않은 상태에서 액티브층을 직접적으로 활성화시킬 수 있으므로, 기존보다 소자 균일도를 개선시킬 수 있다.
도 1은 일반적인 구동회로부 일체형 액정표시장치의 개략도.
도 2는 기존의 구동회로부 일체형 액정표시장치용 한 화소부에 대한 평면도.
도 3은 기존의 구동회로부 일체형 액정표시장치용 CMOS구조 박막트랜지스터에 대한 평면도.
도 4a 내지 4f는 상기 도 2의 절단선 I-I에 따라 절단된 단면을 단계별로 도시한 단면도이고, 도 5a 내지 5f는 상기 도 3의 절단선 II-II에 따라 절단된 단면을 단계별로 도시한 단면도.
도 6a 내지 6e, 도 7a 내지 7e는 본 발명에 따른 구동회로부 일체형 액정표시장치의 제조 공정을 단계별로 나타낸 단면도로서, 도 6a 내지 6e는 화소부 스토리지 캐패시터부에 대한 단면도이고, 도 7a 내지 7e는 구동회로부 CMOS구조 박막트랜지스터에 대한 단면도.
도 8a, 8b, 도 9a, 9b는 본 발명에 따른 구동회로부 일체형 액정표시장치의 제조 공정을 단계별로 나타낸 단면도로서, 도 8a, 8b는 화소부 스토리지 캐패시터부에 대한 단면도이고, 도 9a, 9b는 구동회로부 CMOS구조 박막트랜지스터에 대한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
110 : 절연 기판 114 : 제 1 액티브층
116 : 제 2 액티브층 118 : 제 1 포토레지스트 패턴
III : 제 1 활성 영역 IV : LDD 영역
V : 제 1 소스 영역 VI : 제 1 드레인 영역
VII : 제 2 활성 영역 VIII : 제 2 소스 영역
IX : 제 2 드레인 영역
Claims (10)
- 구동회로부와 화소부를 동일 기판에 형성하는 구동회로부 일체형 액정표시장치용 구동회로부의 n형 박막트랜지스터와 p형 박막트랜지스터를 가지는 CMOS(complementary metal-oxide semiconductor)구조 박막트랜지스터 및 화소부 스토리지 캐패시터의 제조방법에 있어서,절연 기판 상에, 제 1 마스크 공정에 의해 제 1 활성 영역과, 상기 활성 영역의 양측 주변부인 LDD 영역과, 상기 LDD 영역의 양측 주변부인 제 1 소스 영역 및 제 1 드레인 영역이 각각 정의된 제 1 액티브층과, 제 2 활성 영역과, 상기 제 2 활성 영역의 양측 주변부인 제 2 소스 영역 및 제 2 드레인 영역이 각각 정의된 제 2 액티브층과, 제 1 캐패시터 전극을 각각 형성하는 단계와;상기 제 1 캐패시터 전극 및 제 1, 2 액티브층 상부에 포토레지스트(photo resist)를 도포하고, 제 2 마스크 공정에 의해 제 1 캐패시터 전극을 노출시키고, 상기 제 1 소스 영역 및 제 1 드레인 영역을 노출시키며 제 1 액티브층을 덮는 위치 및 제 2 액티브층을 완전히 덮는 위치에 제 1 포토레지스트 패턴을 형성하고, 상기 제 1 포토레지스트 패턴을 마스크로 이용하여 n+ 도핑하여, 상기 제 1 캐패시터 전극 및 제 1 액티브층의 제 1 소스 영역 및 제 1 드레인 영역을 불순물 처리하는 단계와;상기 불순물 처리된 제 1 캐패시터 전극 및 제 1, 2 액티브층을 덮는 기판 전면에 게이트 절연막을 형성하고, 상기 게이트 절연막 상부에 제 3 마스크 공정에 의해 상기 제 1 캐패시터 전극과 대응되는 위치의 제 2 캐패시터 전극, 상기 제 1, 2 액티브층의 제 1, 2 활성 영역과 각각 대응되게 위치하는 제 1, 2 게이트 전극을 형성한 다음, 상기 제 2 캐패시터 전극, 제 1, 2 게이트 전극을 마스크로 하여 상기 n+ 도핑 단계보다 낮은 도즈량으로 LDD(Lightly Doped Drain) 도핑하여, 상기 제 1 액티브층의 LDD 영역 및 제 2 액티브층의 제 2 소스 영역 및 제 2 드레인 영역을 불순물 처리하는 단계와;상기 제 2 캐패시터 전극 및 제 1, 2 게이트 전극 상부에 포토레지스트를 도포하고, 제 4 마스크 공정에 의해 제 2 캐패시터 전극 및 제 1 게이트 전극을 덮는 위치에 형성되고, 상기 제 2 게이트 전극 및 제 2 소스 영역 및 제 2 드레인 영역을 노출시키는 제 2 포토레지스트 패턴을 형성하고, 상기 제 2 포토레지스트 패턴을 마스크로 이용하여 p+ 도핑하여 상기 제 2 액티브층의 제 2 소스 영역 및 제 2 드레인 영역을 불순물 처리하는 단계를 포함하며, 상기 제 1 캐패시터 전극 및 제 1 액티브층의 제 1 소스 영역 및 제 1 드레인 영역을 불순물 처리하는 단계 다음에는, 상기 제 1 포토레지스트 패턴을 제거하고, 상기 제 1 캐패시터 전극 및 제 1, 2 액티브층을 활성화(activation)하는 단계를 더욱 포함하는 것을 특징으로 하는 구동회로부 일체형 액정표시장치의 제조 방법.
- 구동회로부와 화소부를 동일 기판에 형성하는 구동회로부 일체형 액정표시장치용 구동회로부의 n형 박막트랜지스터와 p형 박막트랜지스터를 가지는 CMOS(complementary metal-oxide semiconductor)구조 박막트랜지스터 및 화소부 스토리지 캐패시터의 제조방법에 있어서,절연 기판 상에, 제 1 마스크 공정에 의해 제 1 활성 영역과, 상기 활성 영역의 양측 주변부인 LDD 영역과, 상기 LDD 영역의 양측 주변부인 제 1 소스 영역 및 제 1 드레인 영역이 각각 정의된 제 1 액티브층과, 제 2 활성 영역과, 상기 제 2 활성 영역의 양측 주변부인 제 2 소스 영역 및 제 2 드레인 영역이 각각 정의된 제 2 액티브층과, 제 1 캐패시터 전극을 각각 형성하는 단계와;상기 제 1 캐패시터 전극 및 제 1, 2 액티브층을 덮는 기판 전면에 캡핑막(capping layer)을 형성하는 단계와;상기 캡핑막 상부에 포토레지스트를 도포하고, 제 2 마스크 공정에 의해 제 1 캐패시터 전극을 노출시키고, 상기 제 1 소스 영역 및 제 1 드레인 영역을 노출시키며 제 1 액티브층을 덮는 위치 및 제 2 액티브층을 완전히 덮는 위치에 제 1 포토레지스트 패턴을 형성하고, 상기 제 1 포토레지스트 패턴을 마스크로 이용하여 n+ 도핑하여, 상기 제 1 캐패시터 전극 및 제 1 액티브층의 제 1 소스 영역 및 제 1 드레인 영역을 불순물 처리하는 단계와;상기 캡핑막을 제거하는 단계와;상기 불순물 처리된 제 1 캐패시터 전극 및 제 1, 2 액티브층을 덮는 기판 전면에 게이트 절연막을 형성하고, 상기 게이트 절연막 상부에 제 3 마스크 공정에 의해 상기 제 1 캐패시터 전극과 대응되는 위치의 제 2 캐패시터 전극, 상기 제 1, 2 액티브층의 제 1, 2 활성 영역과 각각 대응되게 위치하는 제 1, 2 게이트 전극을 형성한 다음, 상기 제 2 캐패시터 전극, 제 1, 2 게이트 전극을 마스크로 하여 상기 n+ 도핑 단계보다 낮은 도즈량으로 LDD(Lightly Doped Drain) 도핑하여, 상기 제 1 액티브층의 LDD 영역 및 제 2 액티브층의 제 2 소스 영역 및 제 2 드레인 영역을 불순물 처리하는 단계와;상기 제 2 캐패시터 전극 및 제 1, 2 게이트 전극 상부에 포토레지스트를 도포하고, 제 4 마스크 공정에 의해 제 2 캐패시터 전극 및 제 1 게이트 전극을 덮는 위치에 형성되고, 상기 제 2 게이트 전극 및 제 2 소스 영역 및 제 2 드레인 영역을 노출시키는 제 2 포토레지스트 패턴을 형성하고, 상기 제 2 포토레지스트 패턴을 마스크로 이용하여 p+ 도핑하여 상기 제 2 액티브층의 제 2 소스 영역 및 제 2 드레인 영역을 불순물 처리하는 단계를 포함하며, 상기 캡핑막을 제거하는 단계 다음에는 상기 제 1 캐패시터 전극, 제 1, 2 액티브층을 활성화하는 단계를 더욱 포함하는 것을 특징으로 하는 구동회로부 일체형 액정표시장치의 제조 방법.
- 제 1 항 또는 제 2 항 중 어느 하나의 항에 있어서,상기 제 1, 2 포토레지스트 패턴은 애슁(ashing), 스트립(strip) 단계를 통해 제거되는 구동회로부 일체형 액정표시장치의 제조 방법.
- 제 1 항 또는 제 2 항 중 어느 하나의 항에 있어서,상기 활성화 단계는, 레이저 에너지를 이용한 활성화 단계인 구동회로부 일체형 액정표시장치의 제조 방법.
- 제 1 항 또는 제 2 항 중 어느 하나의 항에 있어서,상기 제 1 캐패시터 전극, 제 1, 2 액티브층을 각각 형성하는 단계에서는, 절연 기판 상에 비정질 실리콘 물질을 형성하는 단계와, 상기 비정질 실리콘 물질을 탈수소화하는 단계와, 상기 탈수소화된 비정질 실리콘 물질을 다결정 실리콘 물질로 결정화하는 단계를 더욱 포함하는 구동회로부 일체형 액정표시장치의 제조 방법.
- 제 1 항 또는 제 2 항 중 어느 하나의 항에 있어서,상기 제 2 액티브층의 제 2 소스 영역과 제 2 드레인 영역을 불순물 처리하는 단계 다음에는, 제 5 마스크 공정에 의해 상기 제 2 캐패시터 전극, 제 1, 2 액티브층을 덮는 기판 전면에 위치하며, 상기 제 1 액티브층의 제 1 소스 영역 및 제 1 드레인 영역과, 상기 제 2 액티브층의 제 2 소스 영역 및 제 2 드레인 영역 일부를 노출시키는 제 1 소스 콘택홀 및 제 1 드레인 콘택홀과, 제 2 소스 콘택홀 및 제 2 드레인 콘택홀을 가지는 층간 절연막을 형성하는 단계와, 제 6 마스크 공정에 의해 제 1 소스 콘택홀 및 제 2 소스 콘택홀을 통해 제 1, 2 액티브층의 제 1 소스 영역 및 제 2 소스 영역과 연결되는 일체형의 제 1, 2 소스 전극 및 상기 제 1 드레인 콘택홀 및 제 2 드레인 콘택홀을 통해 상기 제 1, 2 액티브층의 제 1 드레인 영역 및 제 2 드레인 영역과 연결되는 제 1, 2 드레인 전극을 형성하는 단계와, 제 7 마스크 공정에 의해 상기 제 1, 2 소스 전극 및 제 1, 2 드레인 전극을 덮는 기판 전면에 위치하며, 상기 층간절연막과 공통적으로 상기 제 2 캐패시터 전극을 일부 노출시키는 캐패시터 콘택홀을 가지는 보호층을 형성하는 단계와, 제 8 마스크 공정에 의해 상기 캐패시터 콘택홀을 통해 제 2 캐패시터 전극과 연결되는 화소 전극을 형성하는 단계를 더욱 포함하는 구동회로부 일체형 액정표시장치의 제조 방법.
- 제 2 항에 있어서,상기 캡핑막을 이루는 물질은 실리콘 산화막, 실리콘 질화막 중 어느 하나에서 선택되는 구동회로부 일체형 액정표시장치의 제조 방법.
- 제 7 항에 있어서,상기 캡핑막의 두께는 200 Å ~ 1,000 Å의 범위에서 선택되는 구동회로부 일체형 액정표시장치의 제조 방법.
- 제 6 항에 있어서,상기 제 1, 2 소스 콘택홀 및 제 1, 2 드레인 콘택홀의 제조 단계 다음에는, 상기 제 1, 2 소스 콘택홀 및 제 1, 2 드레인 콘택홀을 통해 노출된 제 1, 2 액티브층의 제 1, 2 소스 영역 및 제 1, 2 드레인 영역을 수소화 열처리하는 단계를 포함하는 구동회로부 일체형 액정표시장치의 제조 방법.
- 제 2 항 또는 제 9 항 중 어느 하나의 항에 있어서,상기 LDD 도핑처리된 영역 및 상기 p+ 도핑처리된 영역은, 상기 수소화 열처리 단계를 통해 활성화되는 구동회로부 일체형 액정표시장치의 제조 방법.
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| KR101413657B1 (ko) | 2008-11-28 | 2014-07-02 | 성균관대학교산학협력단 | 반도체 소자 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040019609A (ko) | 2004-03-06 |
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