KR100365430B1 - 반도체장치의 캐패시터 및 그 제조방법 - Google Patents

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KR100365430B1
KR100365430B1 KR1020000015530A KR20000015530A KR100365430B1 KR 100365430 B1 KR100365430 B1 KR 100365430B1 KR 1020000015530 A KR1020000015530 A KR 1020000015530A KR 20000015530 A KR20000015530 A KR 20000015530A KR 100365430 B1 KR100365430 B1 KR 100365430B1
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Abstract

본 발명은 반도체장치의 캐패시터 및 그 제조방법에 관한 것으로서, 특히, 비활성 가스를 이용하는 플라즈마 식각장치로 포토레지스트 또는 수지의 불규칙적인 마스크패턴을 형성하여 하부전극의 노출 부위를 식각하므로서 하부전극의 상부에 다수개의 홈을 형성하여 유전막이 형성되는 하부전극의 표면적을 증가시켜 캐패시터의 충분한 캐패시턴스를 확보하도록 한 다수개의 홈이 형성된 하부전극을 갖는 반도체장치의 캐패시터 및 그 제조방법에 관한 것이다. 본 발명에 따른 반도체장치의 캐패시터는 반도체 기판상에 형성된 절연층과, 상기 절연층의 소정부위를 관통하며 상기 반도체 기판의 표면과 접촉하는 제 1 도전층과, 상부에 다수개의 깊은 홈들이 형성되고 상기 제 1 도전층에서 연장되어 상기 절연층상에 위치하는 제 2 도전층 패턴과, 상기 절연층과 접촉하지 않는 상기 제 2 도전층 패턴의 표면에 형성된 유전막과, 상기 유전막 표면을 덮는 제 3 도전층을 포함하여 이루어진다. 본 발명에 따른 반도체장치의 캐패시터 제조방법은 반도체 기판상에 절연층을 형성하는 단계와, 상기 절연층의 소정 부위를 제거하여 상기 반도체 기판의 소정 부위 표면을 노출시키는 콘택홀을 형성하는 단계와, 노출된 상기 반도체 기판의 표면과 접촉하며 상기 콘택홀을 완전히 매립하는 제 1 도전층을 상기 절연층상에 형성하는 단계와, 상기 제 1 도전층을 상기 콘택홀 상부 근방에만 잔류하도록 패터닝하여 잔류한 상기 제 1 도전층으로 이루어진 하부전극을 형성하는 단계와, 상기 하부전극의 상부표면에 다수개의 홈을 형성하는 단계와, 상기 절연층상의 상기 다수개의 홈이 형성된 상기 하부전극의 표면에 유전막을 형성하는 단계와, 상기 유전막을 덮는 제 2 도전층을 형성하는 단계를 포함하여 이루어진다.

Description

반도체장치의 캐패시터 및 그 제조방법{Capacitor in a semiconductor device and fabricating method thereof}
본 발명은 반도체장치의 캐패시터 및 그 제조방법에 관한 것으로서, 특히, 비활성 가스를 이용하는 플라즈마 식각장치로 포토레지스트 또는 수지의 불규칙적인 마스크패턴을 형성하여 하부전극의 노출 부위를 식각하므로서 하부전극의 상부에 다수개의 홈을 형성하여 유전막이 형성되는 하부전극의 표면적을 증가시켜 캐패시터의 충분한 캐패시턴스를 확보하도록 한 다수개의 홈이 형성된 하부전극을 갖는 반도체장치의 캐패시터 및 그 제조방법에 관한 것이다.
반도체소자가 고집적화됨에 따라 셀의 싸이즈가 감소함에 따라 캐패시터가 차지하는 면적 또한 감소하게 된다. 따라서, 필요 정전용량(capacitance)를 확보하기 위하여 하부전극 표면을 불규칙적으로 형성한다.
필요한 하부전극의 표면적을 최대한 확보하기 위하여 하부전극의 표면에 HSG(hemisphere silicon grain) 등으로 돌출부를 형성하는 기술을 표면적확장실리콘(surface area enhanced silicon, 이하 SAES라 함) 형성방법이라 하고을 이를 달성하기 위하여 HSG(hemispherical silicon grain)을 하부전극 표면에 형성한다.
즉, 하부전극의 표면적을 확대시키기 위한 일반적인 공정으로 SAES공정을 사용하는데, 이 공정의 관건은 캐패시터의 전기적 특성을 유지하면서 SAES의 밀도 및 그레인 크기를 극대화시켜 최대 캐패시턴스를 확보하는데 있다.
그러나, 실리콘 그레인의 크기를 극대화시키는 경우, 하부전극의 첨점부위에 형성되는 실리콘 그레인들은 물리적 스트레스에 취약한 형태를 갖기 때문에 도핑전 세정, 유전막증착전 세정 등의 후속공정에서 실린더 형태의 하부전극패턴으로부터 떨어지게 되어 캐패시턴스의 감소를 초래하고 이웃한 소자 들을 단락시킬 수 있다.
SAES를 채용하는 종래의 기술은, 층간절연층의 소정 부위를 제거하여 소정의 불순물 확산영역을 노출시키는 콘택홀을 형성한 다음, 콘택홀을 포함하는 층간절연층상에 폴리실리콘과 비정질실리콘을 소정의 두께로 형성한 다음 그 위에 산화막으로 하드마스크를 형성하고 패터닝하여 하부전극의 기본 골격을 형성한 후, 그 위에 다수개의 반구형 실리콘 그레인을 형성하여 하부전극의 표면적을 극대화시킨다.
그리고, 유전막과 상부전극을 하부전극상에 차례로 형성하여 반도체장치의 디램(DRAM) 등에서 사용되는 캐패시터 소자를 완성한다.
도 1a 내지 도 1e는 종래 기술에 따른 반구형 그레인이 형성된 하부전극을 갖는 반도체장치의 캐패시터 제조공정 단면도이다.
도 1a를 참조하면, 아세닉(As) 또는 인(P) 등의 n형 불순물이 고농도로 도핑된 불순물확산영역(11)이 형성된 p형의 반도체기판인 실리콘기판(10) 상에 층간절연층(12)으로 산화막(12)을 형성한 다음, 그(12) 위에 포토레지스트막(도시안함)을 도포한다.
그리고, 포토레지스트막을 노광 및 현상하여 불순물 확산영역(11)을 노출시키기 위한 포토레지스트패턴(도시안함)을 형성한 후, 층간절연층(12)의 노출 부분을 포토레지스트패턴을 식각마스크로 이용하여 건식식각 등의 비등방성식각으로 제거하여 불순물영역(11)을 노출시키는 콘택홀을 형성한다.
포토레지스트패턴을 제거한 다음, 콘택홀을 포함하는 층간절연층(12) 상에 제 1 도전층(13)으로 p형 불순물인 P 이온이 도핑된 폴리실리콘층(13)을 소정 두께를 갖도록 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한다. 이때, 제 1 도전층(13)인 폴리실리콘층(13)은 콘택홀을 완전히 매립하지 않도록 증착하며, 1㎛ 이상으로 형성한다.
그리고, 제 1 도전층(13)으로 완전히 매립되지 않은 콘택홀을 포함하는 제 1 도전층(12)상에 콘택홀을 완전히 매립하도록 제 1 도전층(13)상에 도전성을 갖기 위하여 불순물이 도핑된 비정질실리콘층(14)을 소정 두께로 증착하여 제 2 도전층(14)을 형성한다.
도 1b를 참조하면, 비정질실리콘(amorphous silicon)으로 이루어진 제 2도전층(14) 상에 하드마스크(hard mask)로 사용될 산화막(15)을 소정 두께로 증착하여 형성한다.
그리고, 산화막(15)상에 포토레지스트막을 도포하여 형성한 다음, 노광 및 현상하여 캐패시터의 스토리지전극인 하부전극 패턴을 정의하기 위한 포토레지스트패턴(16)을 형성한다. 이때, 포토레지스트패턴(16)에 의하여 덮혀있는 산화막(15)부위는 박스(box)형 하부전극을 정의하도록 사각형 형태를 갖는다.
도 1c를 참조하면, 포토레지스트패턴으로 보호되지 않는 부위의 산화막을 제거하여 비정질실리콘으로 이루어진 제 2 도전층의 표면을 노출시키는 산화막패턴(150)을 형성한다. 이때, 산화막패턴(150)은 하부전극을 패터닝하기 위한 하드마스크(hard mask,150)로 사용된다. 하드마스크(150)를 형성하여 비정질실리콘층을 식각하는 이유는 포토레지스트의이 낮은 식각선택비 때문이다.
포토레지스트패턴을 산소 애슁(O2ashing) 등의 방법으로 제거한 후, 잔류한 산화막으로 이루어진 하드마스크(150)로 보호되지 않는 비정질실리콘인 제 2 도전층과 폴리실리콘인 제 1 도전층을 제거하여 층간절연층(12)의 표면을 노출시키며 잔류한 제 2 도전층(140)과 제 1 도전층(130)으로 이루어진 스토리지전극인 하부전극 노드가 형성된다. 이때, 하부전극의 형성은 건식식각 등의 비등방성식각으로 달성하며 이웃한 하부전극들과의 완전한 전기적 절연을 위하여 층간절연층(12)의 일부 표면을 제거하는 과도식각으로 진행한다.
도 1d를 참조하면, 산화막으로 이루어진 하드마스크를 습식식각으로 제거하여 하부전극을 이루는 잔류한 제 2 도전층(140)의 상부 표면을 노출시킨다. 따라서, 하부전극의 노출된 표면은 비정질실리콘으로 이루어진 제 2 도전층(140)의 상부 표면 및 측면과 폴리실리콘으로 이루어진 제 1 도전층의 층간절연층(12)상의 측면이 된다.
그리고, 잔류한 제 2 도전층(140)과 제 1 도전층(130)으로 이루어진 하부전극의 표면적을 확장시키는 표면적확장실리콘(SAES)을 형성하기 위하여 하부전극의 잔류한 제 2 도전층(140) 표면에 돌출부(17)인 반구형실리콘그레인(HSG,17)을 형성한다. 이때, 반구형실리콘그레인(17)은 노출된 제 2 도전층(140)의 노출된 표면에 SiH4기체를 흘려 증착되게 하여 형성한다.
그러나, 물리적 스트레스에 취약한 하부전극의 첨점부에 형성되는 돌출부(17)는 불안정하여 용이하게 하부전극으로부터 이탈될 수 있다.
그 다음, 공핍현상을 방지하기 위하여, 필요한 경우, 하부전극 표면에 형성된 자연산화막을 제거한 후 추가 불순물 이온주입을 하부전극 및 돌출부(17)에 실시한다. 이는 HSG 형성 측면에서 결정화를 위한 인큐베이션 타임이 길 수록 유리하고, 인큐베이션 타임을 길게 하려면 실리콘층의 증착온도가 낮거나 도핑 농도가 낮아야 하기 때문에 추가 도핑이 필요한 것이다.
도 1e를 참조하면, 다수개의 돌출부(17), 잔류한 제 2 도전층(140) 및 제 1 도전층(140)으로 이루어진 최종 하부전극의 노출된 표면에 유전막(18)을 얇게 증착하여 형성한다. 이때, 유전막(18)으로는 산소와 질소가 결합된 O-N-O막 또는 유전상수값이 뛰어난 Ta2O5를 증착하여 유전막을 형성한다.
Ta2O5를 유전막(18)으로 이용한 경우, 산소 분위기에서 유전막에 후처리공정을 실시하여 유전막의 특성을 좋게한다. 이는, 유전막이 일반적으로 Ta2O5-x로 이루어져 있으므로 이상적인 유전막의 유전상수값을 얻기 위하여 Ta2O5로 이루어진 분자식을 형성하기 위함이다.
그리고, 유전막의 표면에 제 3 도전층(19)을 증착하여 플레이트전극(plate electrode)인 상부전극(19)을 형성한다. 이때, 상부전극(19) 형성 물질로는 도핑된 폴리실리콘 또는 TiN 등의 금속으로 형성하여 캐패시터를 제조한다.
그러나, 상술한 종래의 기술에 따른 캐패시터는 하부전극패턴의 모서리부에 형성되는 반구형실리콘그레인이 하부전극패턴으로부터 용이하게 외부 물리적 충격에 기인하여 이탈되므로 떨어져 나온 실리콘 그레인들이 이웃한 실린더간의 단락(브릿지현상)을 초래하여 소자의 수율을 감소시키고, 반구형실리콘그레인의 증착 특성상 제 1 도전층인 폴리실리콘층의 두께를 두껍게 할 수 없고, 또한, 반구형실리콘그레인은 하부전극패턴 표면으로부터 돌출부를 이루므로 하부전극의 부피가 증가하는 문제점이 있다.
따라서, 본 발명의 목적은 비활성 가스를 이용하는 플라즈마 식각장치로 포토레지스트 또는 수지의 불규칙적인 마스크패턴을 형성하여 하부전극의 노출 부위를 식각하므로서 하부전극의 상부에 다수개의 홈을 깊게 형성하여 유전막이 형성되는 하부전극의 표면적을 증가시켜 캐패시터의 충분한 캐패시턴스를 확보하도록 한 다수개의 홈이 형성된 하부전극을 갖는 반도체장치의 캐패시터 구조를 제공하는데 있다.
본 발명의 다른 목적은 반구형실리콘그레인으로 하부전극의 표면적을 확장하지 않고 폴리실리콘으로 이루어진 하부전극 자체의 상부 표면에 다수개의 홈을 깊게 형성하여 노출되는 하부전극의 표면적을 극대화시키도록 한 반도체장치의 캐패시터 제조방법을 제공하는데 있다.
상술한 목적을 위하여 본 발명의 일 실시예에 따른 반도체장치의 캐패시터는 반도체 기판상에 형성된 절연층과, 상기 절연층의 소정부위를 관통하며 상기 반도체 기판의 표면과 접촉하는 제 1 도전층과, 상부에 다수개의 깊은 홈들이 형성되고 상기 제 1 도전층에서 연장되어 상기 절연층상에 위치하는 제 2 도전층 패턴과, 상기 절연층과 접촉하지 않는 상기 제 2 도전층 패턴의 표면에 형성된 유전막과, 상기 유전막 표면을 덮는 제 3 도전층을 포함하여 이루어진다.
바람직하게는, 상기 제 2 도전층패턴은 박스(box), 원기둥 등의 다양한 형태를 갖는다.
상술한 목적을 위하여 본 발명의 다른 실시예에 따른 반도체장치의 캐패시터 제조방법은 반도체 기판상에 절연층을 형성하는 단계와, 상기 절연층의 소정 부위를 제거하여 상기 반도체 기판의 소정 부위 표면을 노출시키는 콘택홀을 형성하는 단계와, 노출된 상기 반도체 기판의 표면과 접촉하며 상기 콘택홀을 완전히 매립하는 제 1 도전층을 상기 절연층상에 형성하는 단계와, 상기 제 1 도전층을 상기 콘택홀 상부 근방에만 잔류하도록 패터닝하여 잔류한 상기 제 1 도전층으로 이루어진 하부전극을 형성하는 단계와, 상기 하부전극의 상부표면에 다수개의 홈을 형성하는 단계와, 상기 절연층상의 상기 다수개의 홈이 형성된 상기 하부전극의 표면에 유전막을 형성하는 단계와, 상기 유전막을 덮는 제 2 도전층을 형성하는 단계를 포함하여 이루어진다.
바람직하게는, 상기 하부전극의 상부표면에 다수개의 홈을 형성하는 단계는, 상기 하부전극상에 포토레지스트막을 도포하는 단계와, 불활성 가스를 사용하는 플라즈마에 상기 포토레지스트막을 노출시켜 상기 포토레지스막에 상기 하부전극의 상부 표면을 노출시키는 다수개의 개구부를 형성하는 단계와, 상기 다수개의 개구부에 의하여 노출된 상기 하부전극을 소정 깊이만큼 제거하는 단계와, 잔류한 상기 포토레지스트막을 제거하는 단계를 포함하여 이루어진다. 또는, 상기 하부전극의 상부표면에 다수개의 홈을 형성하는 단계는, 상기 하부전극상에 수지막을 형성하는 단계와, 불활성 가스를 사용하는 플라즈마에 상기 수지막을 노출시켜 상기 수지막에 상기 하부전극의 상부 표면을 노출시키는 다수개의 개구부를 형성하는 단계와, 상기 다수개의 개구부에 의하여 노출된 상기 하부전극을 소정 깊이만큼 제거하는 단계와, 잔류한 상기 수지막을 제거하는 단계를 포함하여 이루어진다.
상술한 목적을 위하여 본 발명의 또 다른 실시예에 따른 반도체장치의 캐패시터 제조방법은 반도체 기판상에 절연층을 형성하는 단계와, 상기 절연층의 소정 부위를 제거하여 상기 반도체 기판의 소정 부위 표면을 노출시키는 콘택홀을 형성하는 단계와, 노출된 상기 반도체 기판의 표면과 접촉하며 상기 콘택홀을 완전히 매립하는 제 1 도전층을 상기 절연층상에 형성하는 단계와, 상기 제 1 도전층을 상기 콘택홀 상부 근방에만 잔류하도록 패터닝하여 잔류한 상기 제 1 도전층으로 이루어진 하부전극을 형성하는 단계와, 상기 하부전극상에 다수개의 개구부가 형성된 마스크층을 형성하는 단계와, 상기 마스크층으로 보호되지 않는 상기 하부전극을 소정 깊이로 제거하여 다수개의 홈을 형성하는 단계와, 상기 절연층상의 상기 다수개의 홈이 형성된 상기 하부전극의 표면에 유전막을 형성하는 단계와,상기 유전막을 덮는 제 2 도전층을 형성하는 단계를 포함하여 이루어진다.
바람직하게는, 상기 하부전극의 다수개의 홈을 형성하는 단계는, 상기 하부전극상에 포토레지스트막을 도포하는 단계와, 불활성 가스를 사용하는 플라즈마에 상기 포토레지스트막을 노출시켜 상기 포토레지스막에 상기 하부전극의 상부 표면을 노출시키는 다수개의 개구부를 형성하는 단계와, 상기 다수개의 개구부에 의하여 노출된 상기 하부전극을 소정 깊이만큼 제거하는 단계와, 잔류한 상기 포토레지스트막을 제거하는 단계를 포함하여 이루어진다. 또는, 상기 하부전극에 다수개의 홈을 형성하는 단계는, 상기 하부전극상에 수지막을 형성하는 단계와, 불활성 가스를 사용하는 플라즈마에 상기 수지막을 노출시켜 상기 수지막에 상기 하부전극의 상부 표면을 노출시키는 다수개의 개구부를 형성하는 단계와, 상기 다수개의 개구부에 의하여 노출된 상기 하부전극을 소정 깊이만큼 제거하는 단계와, 잔류한 상기 수지막을 제거하는 단계를 포함하여 이루어진다.
그리고, 상기 불활성 가스는 Ar, N2, He 또는 Ar/N2등을 사용한다.
도 1a 내지 도 1e는 종래 기술에 따른 반구형 그레인이 형성된 하부전극을 갖는 반도체장치의 캐패시터 제조공정 단면도
도 2는 본 발명에 따라 제조되어 다수개의 홈이 상부에 형성된 하부전극을 갖는 반도체장치의 캐패시터 단면도
도 3a 내지 도 3g는 본 발명에 따른 반도체장치의 캐패시터 제조공정 단면도
본 발명은 반구형실리콘그레인으로 캐패시터의 하부전극 표면적 확대를 꾀하지 않으므로 하부전극을 꼭 비정질실리콘으로 형성할 필요가 없으므로 하부전극을 도핑된 폴리실리콘 등의 어떠한 도전층으로 형성하여도 무방하다.
즉, 본 발명은 소정의 패턴을 갖는 하부전극의 표면적을 확장시키기 위하여, 하부전극의 표면에 별도의 돌출형 추가패턴을 형성하는 대신, 하부전극의 표면에 다수개의 홈을 깊게 형성하여 특별히 하부전극의 부피증대 없이 필요한 하부전극의 표면적 확장을 달성할 수 있다.
본 발명에서는, 상기한 바와 같은 하부전극의 표면에 다수개의 깊은 홈들을 형성하기 위하여, 폴리실리콘층을 패터닝하여 하부전극패턴을 형성한 다음 하부전극의 상부 표면에 홈 형성을 위한 식각마스크를 포토레지스트 또는 탄소를 포함하는 레진(resin)으로 형성한다. 이와 같이 포토레지스트(또는 레진)에 홈 형성을 위한 패턴을 형성하기 위하여 포토레지스트를 비활성 가스인 Ar 또는 Ar/N2를 사용하는 플라즈마식각장치에서 식각하여 불규칙한 형태의 러기드 포토레지스트 마스크(rugged photoresist mask)를 만든다. 이때, 러기드 포토레지스트 마스크가 형성되는 메카니즘은, 플라즈마 상태의 Ar 또는 Ar/N2가 포토레지스트 또는 레진에 포함된 탄소와 다른 원자 또는 분자와의 사슬연결고리 중 가장 취약한 부위를 물리적인 스퍼터링(sputtering)을 일으켜 끊는 것으로 이루어진다. 따라서, 포토레지스트막 또는 레진막의 표면이 울퉁불퉁해져서 러기드 포토레지스트(레진) 마스크가 형성되는 것이다.
이와 같이 형성된 러기드 포토레지스트(레진) 마스크를 이용하여 이로부터 보호되지 않는 부위의 하부전극을, 예를 들면 폴리실리콘으로 이루어진 하부전극을, 원하는 타겟량으로 제거하여 다수개의 홈들을 하부전극에 형성하여 하부전극의 표면적을 확장시킨다.
이후, 마스크를 제거하고 세정, 산소와 질소로 이루어진 유전막 증착 및 상부전극을 도핑된 폴리실리콘 등으로 형성하여 캐패시턴스가 증가한 캐패시터를 제조한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2는 본 발명에 따라 제조되어 다수개의 홈이 상부에 형성된 하부전극을 갖는 반도체장치의 캐패시터 단면도이다.
도 2를 참조하면, 제 1 도전형 반도체 기판인 실리콘 기판(20)의 활성영역에 트랜지스터의 소스/드레인으로 사용되는 불순물 확산영역(21)이 형성되어 있다. 제 2 도전형 불순물 확산영역(21)을 덮으며 산화막 등의 절연물질로 이루어진 층간절연층(22)이 소정의 두께로 실리콘 기판(20) 표면 상에 형성되어 있다.
층간절연층(22)의 소정 부위가 제거되어 제 2 도전형 불순물 확산영역(21)의 표면을 노출시키도록 콘택홀이 형성되어 있고, 도핑된 폴리실리콘 등의 도전물질로 이루어진 스토리지전극(storage electrode)인 하부전극(231)이 불순물 확산영역(21)과 접촉하며 콘택홀을 완전히 충전하고 층간절연층(22)의 상부 표면까지 연장된 형태로 형성되어 있다.
하부전극(231)의 상부 표면에는 다수개의 깊은 홈들이 하부전극 내부로 형성되어 하부전극(231)의 표면적을 특별한 부피증가 없이 확장시키는 구조를 구현한다. 이때, 하부전극(231)의 형태는 상부에 다수개의 홈들이 형성된 박스형 또는 원형기둥 등의 다양한 패턴을 가질 수 있다.
층간절연층(231) 상부로 돌출된 하부전극(231)의 표면에는 산소와 질소로 이루어진 ONO막 등으로 형성된 유전막(26)이 얇게 형성되어 있고, 하부전극(231)과 대응하는 유전막(26)을 덮는 플레이트전극(plate electrode)인 상부전극(27)이 도핑된 폴리실리콘등의 도전물질로 형성되어 있다.
따라서, 본 발명에 따른 반도체장치의 캐패시터는 하부전극의 표면으로부터 내부방향으로 깊은 홈들이 다수개 형성되어 별도의 부피 증가나 추가 공정없이 다양한 형태를 갖는 하부전극의 유전막 증착부위를 최대로 확장하므로 캐패시터의 정전용량을 증가시킨다.
도 3a 내지 도 3g는 본 발명에 따른 반도체장치의 캐패시터 제조공정 단면도이다.
도 3a를 참조하면, 아세닉(As) 또는 인(P) 등의 n형 불순물이 고농도로 도핑된 불순물확산영역(21)이 형성된 p형의 반도체기판인 실리콘기판(20) 상에 층간절연층(22)으로 산화막(22)을 증착하여 형성한 다음, 층간절연층(22) 위에 포토레지스트막(도시안함)을 도포한다.
그리고, 포토레지스트막을 노광 및 현상하여 불순물 확산영역(21)을 노출시키기 위한 포토레지스트패턴(도시안함)을 형성한 후, 층간절연층(22)의 노출 부분을 포토레지스트패턴을 식각마스크로 이용하여 건식식각 등의 비등방성식각으로 제거하여 불순물영역(21)을 노출시키는 콘택홀을 형성한다.
포토레지스트패턴을 산소 애슁(O2ashing) 등의 방법으로 제거한 다음, 콘택홀을 포함하는 층간절연층(22) 상에 제 1 도전층(23)으로 p형 불순물인 P 이온이 도핑된 폴리실리콘층(23)을 소정 두께를 갖도록 화학기상증착(Chemical Vapor Deposition: 이하, CVD라 칭함) 방법으로 증착하여 형성한다. 이때, 제 1 도전층(23)인 폴리실리콘층(23)은 반구형실리콘그레인(semispherical silicon grain)을 형성하지 않으므로 콘택홀을 완전히 매립하면서 매패시터의 정전용량을 최대한 확보할 수 있는 두께를 갖도록 증착한다.
그리고, 포토레지스트와 폴리실리콘은 식각선택비가 크므로 별도의 하드마스크를 형성할 필요없이, 제 1 도전층(23)인 도핑된 폴리실리콘층상에 포토레지스트막을 도포하여 형성한 다음, 노광 및 현상하여 캐패시터의 스토리지전극인 하부전극 패턴을 정의하기 위한 포토레지스트패턴(24)을 형성한다. 이때, 포토레지스트패턴(24)에 의하여 덮혀있는 제 1 도전층(23)부위는 박스(box)형, 원기둥형 등의 다양한 하부전극을 정의하는 형태를 갖는다.
도 3b를 참조하면, 포토레지스트패턴으로 보호되지 않는 부위의 제 1 도전층을 건식식각 등의 비등방성식각으로 제거하여 산화막으로 이루어진 층간절연층(22)의 표면을 노출시키는 하부전극패턴(2350)을 형성한다. 따라서, 본 발명의 실시예에서는 비정질실리콘으로 사용하지 않으므로 별도의 하드마스크 형성공정없이 1회의 포토리쏘그래피(photolithography)로 하부전극패턴(230)을 형성할 수 있다. 이때, 하부전극패턴(230)의 형성은 건식식각 등의 비등방성식각으로 달성하며 이웃한 셀의 하부전극패턴들과의 완전한 전기적 절연을 위하여 층간절연층(22)의 일부 표면을 제거하는 과도식각으로 진행한다.
그리고, 포토레지스트패턴을 산소 애슁(O2ashing) 등의 방법으로 제거하고 기판의 전표면을 깨끗이하기 위한 전세정공정을 실시한다.
도 3c를 참조하면, 이웃한 하부전극패턴들 사이에 형성된 골들을 충분히 매립하도록 포토레지스트(photoresist) 또는 레진(resin)을 도포하여 마스크층(25)을 하부전극패턴(230)과 층간절연층(22)상에 형성한다.
도 3d를 참조하면, Ar, N2, He 또는 Ar/N2등의 불활성 가스(inert gas)를 사용하는 플라즈마장치에서 마스크층을 패터닝하여 표면에 불규칙한 형태의 다수개의 구멍들이 형성되어 그 하부에 위치한 하부전극패턴(230)의 상부 표면 일부를 노출시키는 잔류한 마스크층으로 이루어진 러기드 포토레지스트 마스크(250)를 제조한다. 이때, 러기드 포토레지스트(또는 레진) 마스크(250)가 형성되는 메카니즘은, 플라즈마 상태의 Ar 또는 Ar/N2가 포토레지스트 또는 레진에 포함된 탄소와 다른 원자 또는 분자와의 사슬연결고리 중 가장 취약한 부위를 물리적인 스퍼터링(sputtering)을 일으켜 끊는 것으로 이루어진다. 따라서, 포토레지스트막 또는 레진막의 표면의 소정부위가 연속적인 스퍼터링으로 제거되어 하부막을 노출시키는 홀들이 형성된 러기드 포토레지스트(레진) 마스크가 형성되는 것이다.
도 3e를 참조하면, 이와 같이 형성된 러기드 포토레지스트(레진) 마스크를 이용하여 이로부터 보호되지 않는 부위의 하부전극패턴을, 예를 들면 폴리실리콘으로 이루어진 하부전극패턴의 노출부위를, 원하는 타겟량으로 제거하여 다수개의 홈들을 갖는 하부전극(231)에 형성하여 표면적을 확장시킨다. 이때, 포토레지스트와 폴리실리콘의 식각선택비가 상대적으로 크므로 하부전극(231)에 형성된 홈의 깊이는 포토레지스트로 이루어진 마스크(251)가 제거되는 양보다 크므로 충분히하부전극(231)에 형성되는 홈들의 깊이를 제어할 수 있다.
따라서, 본 발명의 실시예에서는 다수개의 홈들이 하부전극(231) 내부로 깊이 형성되었으므로 별도의 추가막 증착 공정이 필요하지 않고 추가 부피증가 없이도 하부전극(231)의 표면적을 최대한 확보할 수 있다.
도 3f를 참조하면, 하부전극(231) 형성용 마스크로 사용된 포토레지스트(또는 레진)을 제거하여 층간절연층(22) 상부의 하부전극(231)의 전 표면을 노출시킨다. 이때, 포토레지스트로 마스크를 형성한 경우 산소 애슁등의 방법으로 제거한다.
그 다음, 잔류한 폴리실리콘으로 이루어진 노출된 하부전극(231) 표면을 포함하는 기판의 전 표면을 세정하여 이물(particles) 및 하부전극 표면에 형성된 자연산화막 등을 제거한다.
도 3g를 참조하면, 다수개의 깊은 홈들이 형성되어 표면적이 최대로 확장된 하부전극(231)의 노출된 표면에 유전막(26)을 얇게 증착하여 형성한다. 이때, 유전막(26)으로는 산소와 질소가 결합된 O-N-O막 또는 유전상수값이 뛰어난 Ta2O5를 증착하여 유전막을 형성한다.
Ta2O5를 유전막(26)으로 이용한 경우, 산소 분위기에서 유전막에 후처리공정을 실시하여 유전막의 특성을 좋게 한다. 이는, 유전막이 일반적으로 Ta2O5-x로 이루어져 있으므로 이상적인 유전막의 유전상수값을 얻기 위하여 Ta2O5로 이루어진 분자식을 형성하기 위함이다.
그리고, 유전막의 표면에 제 2 도전층(27)을 증착하여 플레이트전극(plateelectrode)인 상부전극(27)을 형성한다. 이때, 상부전극(27) 형성 물질로는 도핑된 폴리실리콘 또는 TiN 등의 금속으로 형성하여 캐패시터를 제조한다.
따라서, 본 발명은 반구형실리콘그레인을 사용하지 않으므로 하부전극들의 단락이 방지되고, 비정질실리콘을 사용하지 않고 폴리실리콘만으로 하부전극을 형성하므로 증착공정이 단순화되며, 또한, 하부전극의 상부에 다수개의 홈을 깊게 형성하여 유전막이 형성되는 하부전극의 표면적을 증가시켜 캐패시터의 충분한 캐패시턴스를 확보하는 장점이 있다.

Claims (14)

  1. 불순물 확산영역이 형성된 반도체 기판과;
    상기 불순물 확산영역 일부가 노출되도록 상기 반도체 기판상에 형성된 절연층과;
    상기 절연층의 소정부위를 관통하며 상기 노출된 불순물 확산영역 표면과 접촉하는 제 1 도전층, 및 상기 제 1 도전층에서 연장되어 상기 절연층상에 위치하며 상부에 다수개의 깊은 홈들이 형성되어 있는 제 2 도전층 패턴으로 구성된 하부전극과;
    상기 제 2 도전층 패턴 상부의 다수개의 깊은 홈 표면에 형성된 유전막과;
    상기 유전막 표면을 덮는 제 3 도전층으로 구성된 상부전극으로 이루어진 반도체장치의 캐패시터.
  2. 청구항 1에 있어서,
    상기 하부전극과 상기 상부전극은 도핑된 폴리실리콘으로 구성되어 있고, 상기 유전막은 산소-질소-산화막으로 구성되어 있는 것이 특징인 반도체장치의 캐패시터.
  3. 청구항 1에 있어서,
    상기 제 1 도전층과 상기 제 2 도전층패턴은 도핑된 폴리실리콘으로 동시에 패터닝되어 형성된 것이 특징인 반도체장치의 캐패시터.
  4. 청구항 1에 있어서,
    상기 홈들은 상기 제 2 도전층패턴의 상부 표면으로부터 상기 기판 방향으로 음각된 형태로 형성된 것이 특징인 반도체장치의 캐패시터.
  5. 청구항 1에 있어서,
    상기 제 2 도전층패턴은 박스(box), 원기둥 등의 다양한 형태를 갖는 것이 특징인 반도체장치의 캐패시터.
  6. 반도체 기판상에 절연층을 형성하는 단계와,
    상기 절연층의 소정 부위를 제거하여 상기 반도체 기판의 소정 부위 표면을 노출시키는 콘택홀을 형성하는 단계와,
    노출된 상기 반도체 기판의 표면과 접촉하며 상기 콘택홀을 완전히 매립하는 제 1 도전층을 상기 절연층상에 형성하는 단계와,
    상기 제 1 도전층을 상기 콘택홀 상부 근방에만 잔류하도록 패터닝하여 잔류한 상기 제 1 도전층으로 이루어진 하부전극을 형성하는 단계와,
    상기 하부전극의 상부표면에 다수개의 홈을 형성하는 단계와,
    상기 절연층상의 상기 다수개의 홈이 형성된 상기 하부전극의 표면에 유전막을 형성하는 단계와,
    상기 유전막을 덮는 제 2 도전층을 형성하는 단계로 이루어진 반도체장치의 캐패시터 제조방법.
  7. 청구항 6에 있어서,
    상기 하부전극의 상부표면에 다수개의 홈을 형성하는 단계는,
    상기 하부전극상에 포토레지스트막을 도포하는 단계와,
    불활성 가스를 사용하는 플라즈마에 상기 포토레지스트막을 노출시켜 상기 포토레지스막에 상기 하부전극의 상부 표면을 노출시키는 다수개의 개구부를 형성하는 단계와,
    상기 다수개의 개구부에 의하여 노출된 상기 하부전극을 소정 깊이만큼 제거하는 단계와,
    잔류한 상기 포토레지스트막을 제거하는 단계로 이루어진 반도체장치의 캐패시터 제조방법.
  8. 청구항 6에 있어서,
    상기 불활성 가스는 Ar, N2, He 또는 Ar/N2등을 사용하는 것이 특징인 반도체장치의 캐패시터 제조방법.
  9. 청구항 6에 있어서,
    상기 다수개의 홈은 상기 다수개의 개구부에 의하여 노출된 상기 하부전극을 비등방성식각으로 제거하여 형성하는 것이 특징인 반도체장치의 캐패시터 제조방법.
  10. 청구항 6에 있어서,
    상기 제 1 도전층은 도핑된 폴리실리콘으로 형성하는 것이 특징인 반도체장치의 캐패시터 제조방법.
  11. 청구항 6에 있어서,
    상기 제 2 도전층은 도핑된 폴리실리콘으로 형성하는 것이 특징인 반도체장치의 캐패시터 제조방법.
  12. 청구항 6에 있어서,
    상기 하부전극의 상부표면에 다수개의 홈을 형성하는 단계는,
    상기 하부전극상에 수지막을 형성하는 단계와,
    불활성 가스를 사용하는 플라즈마에 상기 수지막을 노출시켜 상기 수지막에 상기 하부전극의 상부 표면을 노출시키는 다수개의 개구부를 형성하는 단계와,
    상기 다수개의 개구부에 의하여 노출된 상기 하부전극을 소정 깊이만큼 제거하는 단계와,
    잔류한 상기 수지막을 제거하는 단계로 이루어진 반도체장치의 캐패시터 제조방법.
  13. 청구항 6에 있어서,
    상기 유전막은 산소-질소-산화막으로 형성하는 것이 특징인 반도체장치의 캐패시터 제조방법.
  14. 청구항 6에 있어서,
    상기 하부전극은 박스(box), 원기둥 등의 다양한 형태를 갖도록 상기 제 1 도전층을 패터닝하여 형성하는 것이 특징인 반도체장치의 캐패시터 제조방법.
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