KR100979712B1 - Method for manufacturing transistor of a semiconductor device - Google Patents

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Abstract

본 발명은 LDD(Lightly Doped Drain) 구조의 접합영역을 갖는 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 게이트 전극의 표면부에 불순물 이온을 주입하고 이온의 농도에 따른 열산화 속도의 차이를 이용하여 게이트 전극의 측부에 두꺼운 산화막을 성장시킨다. 그리고 두꺼운 산화막을 이온 주입 마스크로 이용하여 게이트 전극으로부터 소정 거리 이격된 부분에 LDD 영역이 형성되도록 한다. 따라서 본 발명은 이온의 농도를 조절하여 산화막의 두께를 용이하게 조절하므로써 오프셋을 원하는 대로 제어할 수 있으며, 별도의 박막을 이용하는 종래의 공정에 비해 공정의 단계가 간단하고, 파티클의 발생이 최소화되어 소자의 수율 향상을 이룰 수 있다.
The present invention relates to a method of fabricating a transistor of a semiconductor device having a junction region having a lightly doped drain (LDD) structure. A thick oxide film is grown on the side of the electrode. A thick oxide film is used as an ion implantation mask so that the LDD region is formed at a portion spaced apart from the gate electrode by a predetermined distance. Therefore, the present invention can control the offset as desired by easily adjusting the thickness of the oxide film by adjusting the concentration of ions, the process is simpler than the conventional process using a separate thin film, the generation of particles is minimized Yield improvement of the device can be achieved.

LDD, 쇼트채널효과, 오프셋, 접합영역, 산화막 LDD, short channel effect, offset, junction area, oxide film

Description

반도체 소자의 트랜지스터 제조 방법 {Method for manufacturing transistor of a semiconductor device} Method for manufacturing transistor of semiconductor device             

도 1 내지 도 3은 종래 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 단면도.1 to 3 are cross-sectional views for explaining a transistor manufacturing method of a conventional semiconductor device.

도 4a 내지 도 4e는 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 단면도.4A to 4E are cross-sectional views illustrating a transistor manufacturing method of a semiconductor device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

1, 11, 31: 반도체 기판 2, 12, 32: 소자분리막1, 11, 31: semiconductor substrate 2, 12, 32: device isolation film

3, 13, 33: 게이트 산화막 4, 14: 게이트 전극3, 13, 33: gate oxide film 4, 14: gate electrode

5, 35, 35a: 산화막 6, 16, 36: LDD 영역5, 35, 35a: oxide film 6, 16, 36: LDD region

15, 37: 스페이서 34: 폴리실리콘층15, 37: spacer 34: polysilicon layer

34a: 이온 주입층 38: 접합영역
34a: ion implantation layer 38: junction region

본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 더욱 상세하게는 LDD(Lightly Doped Drain) 구조의 접합영역을 갖는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a transistor of a semiconductor device, and more particularly, to a method of manufacturing a transistor of a semiconductor device having a junction region having an LDD (Lightly Doped Drain) structure.

반도체 소자가 고집적화됨에 따라 트랜지스터의 게이트 전극 크기가 감소되고, 이에 따라 채널의 길이가 짧아지면서 쇼트채널효과(Short Channel Effect)가 문제점으로 대두된다. 그래서 오프셋(Off-set)을 적용하는 방법으로 접합영역을 LDD 구조로 형성하여 접합영역(소스 및 드레인) 사이의 간격을 증가시키는데, 종래에는 반도체 소자의 트랜지스터 제조 과정에서 도 1 및 도 2와 같은 방법으로 LDD 구조의 접합영역을 형성한다.As the semiconductor device is highly integrated, the gate electrode size of the transistor is reduced, and as a result, the short channel effect becomes a problem as the length of the channel is shortened. Therefore, by forming the junction region in the LDD structure by applying an offset (Off-set) to increase the distance between the junction region (source and drain), in the conventional transistor manufacturing process of the semiconductor device as shown in Figs. The junction region of the LDD structure is formed by the method.

도 1을 참조하면, 소자분리막(2)이 형성된 반도체 기판(1) 상에 게이트 산화막(3) 및 폴리실리콘층(4)을 순차적으로 형성한 후 게이트 전극용 마스크를 이용한 사진 및 식각 공정으로 폴리실리콘층(4) 및 게이트 산화막(3)을 패터닝하여 게이트 전극을 형성한다. 이 후 전체 상부면에 얇은 두께의 산화막(5)을 형성하고, 노출된 부분의 반도체 기판(1)에 저농도의 불순물 이온을 주입하여 얕은 깊이의 LDD 영역(6)을 형성한다.Referring to FIG. 1, the gate oxide film 3 and the polysilicon layer 4 are sequentially formed on the semiconductor substrate 1 on which the device isolation film 2 is formed, and then the photo and etching process is performed using a mask for a gate electrode. The silicon layer 4 and the gate oxide film 3 are patterned to form a gate electrode. After that, a thin oxide film 5 is formed on the entire upper surface, and a low concentration of impurity ions are implanted into the exposed portion of the semiconductor substrate 1 to form a shallow depth LDD region 6.

도 2를 참조하면, 소자분리막(12)이 형성된 반도체 기판(11) 상에 게이트 산화막(13) 및 폴리실리콘층(14)을 순차적으로 형성한 후 게이트 전극용 마스크를 이용한 사진 및 식각 공정으로 폴리실리콘층(14) 및 게이트 산화막(13)을 패터닝하여 게이트 전극을 형성한다. 상기 게이트 전극(14)의 측벽에 스페이서(15)를 형성한 후 노출된 부분의 반도체 기판(11)에 저농도의 불순물 이온을 주입하여 게이트 전극의 측벽으로부터 스페이서(15) 만큼 떨어진 거리에 얕은 깊이의 LDD 영역(16)이 형성되도록 한다. Referring to FIG. 2, the gate oxide layer 13 and the polysilicon layer 14 are sequentially formed on the semiconductor substrate 11 on which the device isolation layer 12 is formed, and then the photo-etching process using a gate electrode mask is performed. The silicon layer 14 and the gate oxide film 13 are patterned to form a gate electrode. After the spacer 15 is formed on the sidewall of the gate electrode 14, a low concentration of impurity ions are implanted into the exposed portion of the semiconductor substrate 11 to form a shallow depth at a distance away from the sidewall of the gate electrode by the spacer 15. LDD region 16 is formed.

도 3을 참조하면, 도 1 또는 도 2와 같이 LDD 영역(6 또는 16)을 형성한 후 게이트 전극(15)의 측벽에 이중 구조의 스페이서(17)를 형성하고 노출된 부분의 반도체 기판(11)에 고농도의 불순물 이온을 주입하여 LDD 구조의 접합영역(18)을 형성함으로써 트랜지스터가 완성된다.Referring to FIG. 3, after forming the LDD region 6 or 16 as shown in FIG. 1 or 2, the spacer 17 having a double structure is formed on the sidewall of the gate electrode 15 and the exposed semiconductor substrate 11 is formed. The transistor is completed by forming a junction region 18 of the LDD structure by implanting a high concentration of impurity ions.

상기와 같이 종래에는 도 1과 같이 얇은 두께의 산화막(5)을 형성하거나, 도 2와 같이 스페이서(15)를 형성하여 막 두께 만큼의 오프셋이 확보되도록 한 후 LDD 구조의 접합영역(도시않됨)을 완성하여 접합영역(소스 및 드레인) 간의 거리가 확보되도록 하였다. 그러나 이러한 종래의 방법은 박막을 형성하기 위한 증착 및 제거하기 위한 식각 공정이 추가적으로 포함되기 때문에 공정의 효율성 및 파티클로 인한 불량의 발생 측면에서 많은 문제점을 가지고 있다.
As described above, in the related art, a thin oxide film 5 is formed as shown in FIG. 1 or a spacer 15 is formed as shown in FIG. Was completed to ensure the distance between the junction regions (source and drain). However, this conventional method has many problems in terms of efficiency of the process and generation of defects due to particles because the etching process for forming and removing the thin film is additionally included.

따라서 본 발명은 게이트 전극 상부의 표면에 불순물 이온을 주입하고 이온의 농도에 따른 열산화 속도의 차이를 이용하여 게이트 전극의 상단 측부에 이온 주입 마스크 역할을 할 수 있는 두꺼운 산화막을 성장시키므로써 상기한 단점을 해소할 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공하는 데 그 목적이 있다.
Therefore, the present invention by implanting impurity ions on the upper surface of the gate electrode and by growing a thick oxide film that can act as an ion implantation mask on the upper side of the gate electrode by using the difference in thermal oxidation rate according to the concentration of ions. It is an object of the present invention to provide a method for manufacturing a transistor of a semiconductor device that can solve the disadvantages.

상기한 목적을 달성하기 위한 본 발명은 소자분리막이 형성된 반도체 기판 상에 게이트 산화막 및 폴리실리콘층을 형성하는 단계와, 상기 폴리실리콘층의 표면부에 이온을 주입한 후 상기 폴리실리콘층을 패터닝하여 게이트 전극을 형성하는 단계와, 전체 상부면에 산화막을 형성한 후 이온이 주입된 상기 게이트 전극의 표면에 두꺼운 산화막이 형성되도록 산화 공정을 진행하는 단계와, 상기 게이트 전극의 상단 측벽에 형성된 두꺼운 산화막을 이온 주입 마스크로 이용하여 노출된 반도체 기판에 LDD 영역을 형성하는 단계와, 상기 게이트 전극의 측벽에 스페이서를 형성한 후 이온 주입을 실시하여 노출된 부분의 반도체 기판에 LDD 구조의 접합영역을 완성하는 단계를 포함하는 것을 특징으로 한다.
The present invention for achieving the above object is a step of forming a gate oxide film and a polysilicon layer on a semiconductor substrate on which a device isolation film is formed, by implanting ions into the surface portion of the polysilicon layer and patterning the polysilicon layer Forming a gate electrode, forming an oxide film on an entire upper surface thereof, and then performing an oxidation process to form a thick oxide film on a surface of the gate electrode into which ions are implanted, and a thick oxide film formed on an upper sidewall of the gate electrode Forming an LDD region on an exposed semiconductor substrate using an ion implantation mask, forming a spacer on the sidewall of the gate electrode, and then ion implanting to complete the junction region of the LDD structure on the exposed semiconductor substrate. Characterized in that it comprises a step.

그러면 이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 상세히 설명한다.Hereinafter, a transistor manufacturing method of a semiconductor device according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 4a 내지 도 4e는 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 단면도이다.4A to 4E are cross-sectional views illustrating a transistor manufacturing method of a semiconductor device according to the present invention.

도 4a를 참조하면, 소자분리막(32)이 형성된 반도체 기판(31) 상에 게이트 산화막(33) 및 폴리실리콘층(34)을 순차적으로 형성한 후 폴리실리콘층(34)의 표면부에 이온주입층(34a)을 형성한다. 예를 들어, 폴리실리콘층(34)의 표면에서 300Å 깊이 이내에 인(P), 비소(As), 안티몬(Sb) 등의 이온을 주입하여 이온 주입층(34a)을 형성한다. 이 때 이온 주입 깊이(300Å 이하)는 NMOS 및 PMOS 트랜지스터의 제 조에 모두 유효하며, 이 경우 별도의 후속 열처리를 필요로 하지 않는다.Referring to FIG. 4A, after the gate oxide layer 33 and the polysilicon layer 34 are sequentially formed on the semiconductor substrate 31 on which the device isolation layer 32 is formed, ion implantation is performed on the surface portion of the polysilicon layer 34. Form layer 34a. For example, the ion implantation layer 34a is formed by implanting ions such as phosphorus (P), arsenic (As), and antimony (Sb) within a depth of 300 kPa from the surface of the polysilicon layer 34. At this time, the ion implantation depth (300 Å or less) is effective for the production of both NMOS and PMOS transistors, in which case no subsequent heat treatment is required.

도 4b를 참조하면, 게이트 전극용 마스크를 이용한 사진 및 식각 공정으로 폴리실리콘층(34) 및 게이트 산화막(33)을 패터닝하여 게이트 전극을 형성한다. 이 후 게이트 전극 패터닝을 위한 식각시 발생된 피해(Demage)를 완화시키는 동시에 게이트 버즈 빅(Bird's beak) 형성을 위한 얇은 두께의 산화막(35)이 전체 상부면에 형성되도록 산화공정을 진행한다.Referring to FIG. 4B, the polysilicon layer 34 and the gate oxide layer 33 are patterned by a photolithography and an etching process using a mask for a gate electrode to form a gate electrode. Thereafter, the oxidation process is performed to alleviate the damage generated during the etching for the gate electrode patterning, and to form a thin oxide film 35 on the entire upper surface to form a gate bird's beak.

도 4c를 참조하면, 상기 폴리실리콘층(34)의 표면부에 원자번호가 31인 인(P)이나 원자번호가 33인 비소(As) 이온이 주입된 경우 산화 공정을 진행하면 많게는 산화속도가 3배 이상 빨라지기 때문에 이온 주입층(34a)의 표면에는 다른 부분보다 두께운 산화막이 형성된다. 따라서 도 4c는 산화공정을 진행하여 게이트 전극(34) 상부의 측벽에 이온 주입 마스크 역할을 할 수 있는 두꺼운 산화막(35a)이 형성되도록 한 상태이다. 이 후 노출된 부분의 반도체 기판(31)에 저농도의 불순물 이온을 주입하여 LDD 영역(36)을 형성하는데, 반도체 기판(31)의 표면에 대해 수직 방향으로 주입되는 이온이 두께운 산화막(35a)에 의해 가려져 산화막(35a) 두께 만큼의 오프셋이 확보된다.Referring to FIG. 4C, in the case where phosphorus (P) having an atomic number of 31 or arsenic (As) ion having an atomic number of 33 is implanted into a surface portion of the polysilicon layer 34, the oxidation rate increases as much as the oxidation process proceeds. Since it is three times faster, an oxide film thicker than other portions is formed on the surface of the ion implantation layer 34a. Therefore, FIG. 4C is a state in which a thick oxide film 35a capable of acting as an ion implantation mask is formed on the sidewall of the gate electrode 34 by performing an oxidation process. Thereafter, a low concentration of impurity ions are implanted into the exposed portion of the semiconductor substrate 31 to form the LDD region 36. The oxide film 35a having a thick ion implanted in a direction perpendicular to the surface of the semiconductor substrate 31 is formed. Is obscured to secure an offset by the thickness of the oxide film 35a.

도 4d를 참조하면, HF 계열의 용액을 이용한 습식 식각 공정으로 게이트 전극(34) 상단 측벽에 형성된 두꺼운 산화막(35 및 35a)을 일부 또는 전부 제거하는데, 이온이 주입된 부분의 두께운 산화막(35a)은 다른 부분보다 빨리 식각되기 때문에 제거가 용이하다. 이 때 산화막(35 및 35a)을 제거하지 않아도 된다.Referring to FIG. 4D, some or all of the thick oxide layers 35 and 35a formed on the upper sidewall of the gate electrode 34 are removed by a wet etching process using an HF-based solution, and the thick oxide layer 35a of the ion implanted portion is removed. ) Is easier to remove because it is etched faster than other parts. At this time, the oxide films 35 and 35a do not have to be removed.

도 4e를 참조하면, 전체 상부면에 산화막을 형성한 후 스페이서 식각하여 게 이트 전극(34)의 측벽에 스페이서(37)를 형성한 후 노출된 부분의 반도체 기판(31)에 고농도의 불순물 이온을 주입하여 LDD 구조의 접합영역(38)을 완성한다.
Referring to FIG. 4E, after the oxide film is formed on the entire upper surface, the spacer is etched to form the spacer 37 on the sidewall of the gate electrode 34, and then a high concentration of impurity ions are applied to the exposed semiconductor substrate 31. Injection is performed to complete the junction region 38 of the LDD structure.

상술한 바와 같이 본 발명은 게이트 전극의 표면부에 불순물 이온을 주입하고 이온의 농도에 따른 열산화 속도의 차이를 이용하여 게이트 전극의 상단 측부에 두꺼운 산화막을 성장시킨다. 그리고 두꺼운 산화막을 이온 주입 마스크로 이용하여 게이트 전극으로부터 소정 거리 이격된 부분에 LDD 영역이 형성되도록 한다. 따라서 본 발명은 이온의 농도를 조절하여 산화막의 두께를 용이하게 조절함으로써 오프셋을 원하는 대로 제어할 수 있으며, 별도의 박막을 이용하는 종래의 공정에 비해 공정의 단계가 간단하고, 파티클의 발생이 최소화되어 소자의 수율 향상을 이룰 수 있다.
As described above, the present invention implants impurity ions into the surface portion of the gate electrode and grows a thick oxide film on the upper side of the gate electrode by using a difference in thermal oxidation rate depending on the concentration of the ions. A thick oxide film is used as an ion implantation mask so that the LDD region is formed at a portion spaced apart from the gate electrode by a predetermined distance. Therefore, the present invention can control the offset as desired by adjusting the concentration of the ions to easily control the thickness of the oxide film, the process is simpler than the conventional process using a separate thin film, the generation of particles is minimized Yield improvement of the device can be achieved.

Claims (4)

반도체 기판 상에 게이트 산화막 및 폴리실리콘층을 형성하는 단계; Forming a gate oxide film and a polysilicon layer on the semiconductor substrate; 상기 폴리실리콘층의 표면부에 이온을 주입하는 단계;Implanting ions into a surface portion of the polysilicon layer; 상기 폴리실리콘층을 패터닝하여 게이트 전극을 형성하는 단계;Patterning the polysilicon layer to form a gate electrode; 전체 상부면에 산화막을 형성하되, 상기 이온이 주입된 상기 게이트 전극의 표면에 두꺼운 산화막이 형성되도록 산화 공정을 진행하는 단계;Forming an oxide film on an entire upper surface thereof, and performing an oxidation process to form a thick oxide film on a surface of the gate electrode into which the ions are implanted; 상기 게이트 전극의 측벽에 형성된 두꺼운 산화막을 이온 주입 마스크로 이용하여 상기 게이트 전극 양측 상기 반도체 기판에 LDD 영역을 형성하는 단계; 및Forming an LDD region in the semiconductor substrate on both sides of the gate electrode by using a thick oxide film formed on a sidewall of the gate electrode as an ion implantation mask; And 상기 게이트 전극의 측벽에 스페이서를 형성한 후 이온 주입을 실시하여 상기 게이트 전극 양측 상기 반도체 기판에 LDD 구조의 접합영역을 형성하는 단계Forming spacers on sidewalls of the gate electrode and ion implantation to form a junction region having an LDD structure in the semiconductor substrate on both sides of the gate electrode 를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.Transistor manufacturing method of a semiconductor device comprising a. 제 1 항에 있어서, 상기 폴리실리콘층의 표면부는 표면으로부터 300Å까지이며, 상기 주입되는 이온은 인(P), 비소(As) 또는 안티몬(Sb)인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.The method of claim 1, wherein the surface portion of the polysilicon layer is 300 kPa from the surface, and the implanted ions are phosphorus (P), arsenic (As), or antimony (Sb). 제 1 항에 있어서, 상기 LDD 영역을 형성하는 단계로부터 상기 게이트 전극의 측벽에 형성된 두꺼운 산화막을 일부 또는 전부 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.2. The method of claim 1, further comprising removing some or all of the thick oxide film formed on the sidewall of the gate electrode from forming the LDD region. 제 3 항에 있어서, 상기 산화막은 습식 식각으로 제거하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.The method of claim 3, wherein the oxide layer is removed by wet etching.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0184937B1 (en) * 1995-12-12 1999-03-20 김주용 Method of manufacturing semiconductor device transistor
KR20020045258A (en) * 2000-12-08 2002-06-19 박종섭 Method of manufacturing a transistor in a semiconductor device
KR20030001878A (en) * 2001-06-28 2003-01-08 주식회사 하이닉스반도체 Method for forming transistor in semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0184937B1 (en) * 1995-12-12 1999-03-20 김주용 Method of manufacturing semiconductor device transistor
KR20020045258A (en) * 2000-12-08 2002-06-19 박종섭 Method of manufacturing a transistor in a semiconductor device
KR100680436B1 (en) 2000-12-08 2007-02-08 주식회사 하이닉스반도체 Method of manufacturing a transistor in a semiconductor device
KR20030001878A (en) * 2001-06-28 2003-01-08 주식회사 하이닉스반도체 Method for forming transistor in semiconductor device

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