KR100907900B1 - Semiconductor device manufacturing method - Google Patents

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Abstract

본 발명은 반도체 소자 제조 방법에 있어서, 특히 GIDL(Gate Induced Drain Leakage) 및 DIBL(Drain Induced Barrier Lowering)을 방지하기 위해 게이트 전극의 채널 영역에 위치한 게이트 산화막을 국부적으로 두껍게 형성하는 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for locally forming a gate oxide film in a channel region of a gate electrode to prevent gate induced drain leakage (GIDL) and drain induced barrier lowering (DIBL).

본 발명에 따른 반도체 소자 제조 방법은, 반도체 기판상에 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 하드 마스크로 상기 기판에 도펀트(dopant)를 이온주입(implantation)하여 상기 기판을 선택적으로 비정질화(amorphization)하는 단계, 상기 선택적으로 비정질화된 기판 전면 상에 게이트 산화막을 형성하는 단계, 상기 게이트 산화막 상에 폴리실리콘막을 형성하는 단계 및 상기 폴리실리콘막과 상기 게이트 산화막을 식각하여 게이트 전극을 형성하는 단계를 포함하여 이루어지는 반도체 소자 제조 방법. In the method of manufacturing a semiconductor device according to the present invention, forming a photoresist pattern on a semiconductor substrate, and selectively implanting an amorphous dopant into the substrate using the photoresist pattern as a hard mask. Forming a gate oxide film on the entire surface of the selectively amorphous substrate, forming a polysilicon film on the gate oxide film, and etching the polysilicon film and the gate oxide film to form a gate electrode. A semiconductor device manufacturing method comprising the step of forming.

도펀트 임플란트(dopant implant), 비정질화(amorphization), 게이트 산화막, 반도체 소자 Dopant Implants, Amorphization, Gate Oxides, Semiconductor Devices

Description

반도체 소자 제조 방법{Method for Manufacturing Semiconductor Device}Semiconductor device manufacturing method {Method for Manufacturing Semiconductor Device}

본 발명은 반도체 소자 제조 방법에 있어서, 특히 게이트 산화막을 형성하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a gate oxide film, in particular in a semiconductor device manufacturing method.

일반적으로, 채널의 폭이 감소된 반도체 소자에서는 확산영역으로 부터의 측면 확산에 의한 쇼트 채널 이펙트를 방지하기 위하여 접합 깊이를 얕게 형성해야 한다. In general, in a semiconductor device in which the width of the channel is reduced, the junction depth must be shallow in order to prevent short channel effects due to side diffusion from the diffusion region.

이하, 첨부된 도면을 참조하여, 종래기술에 따른 플래쉬 메모리 셀에 대해 설명하기로 한다. Hereinafter, a flash memory cell according to the related art will be described with reference to the accompanying drawings.

도 1은 종래기술에 따른 일정한 두께의 게이트 산화막을 구비하는 반도체 소자의 구조를 나타내는 단면도이다.1 is a cross-sectional view showing a structure of a semiconductor device having a gate oxide film having a predetermined thickness according to the prior art.

종래기술에 따른 반도체 소자는 반도체 기판(1), 상기 반도체 기판(1)상에 형성된 일정한 두께의 게이트 산화막(2), 상기 게이트 산화막(2) 상에 형성된 게이트 전극(3), 상기 게이트 산화막(2) 및 상기 게이트 전극(3) 양 측벽에 형성된 스페이서(4), 상기 게이트 전극(3)의 양측 반도체 기판(1)에 형성된 LDD(lightly doped drain; 5) 영역, 상기 스페이서(4) 양측 반도체 기판(1)에 형성된 소오스/드 레인 영역(6)을 포함한다. The semiconductor device according to the related art includes a semiconductor substrate 1, a gate oxide film 2 having a predetermined thickness formed on the semiconductor substrate 1, a gate electrode 3 formed on the gate oxide film 2, and the gate oxide film ( 2) and a spacer 4 formed on both sidewalls of the gate electrode 3, a lightly doped drain (LDD) region formed on both semiconductor substrates 1 of the gate electrode 3, and a semiconductor on both sides of the spacer 4. A source / drain region 6 formed in the substrate 1.

그러나, 최근 반도체 소자가 소형화, 고집적화됨에 따라, 상기 게이트 전극(3)의 채널 길이(Gate Channel Length)가 감소하여 단채널 효과(short channel effect)가 발생하고, 상기 단채널 효과에 의해 문턱전압이 낮아지는 단점이 있다. However, as semiconductor devices have been miniaturized and highly integrated in recent years, a short channel effect occurs due to a decrease in a channel length of the gate electrode 3, and a threshold voltage is caused by the short channel effect. There is a disadvantage of being lowered.

또한, 상기 단채널 효과에 의해 핫캐리어 효과(Hot carrier effect; 이하, HCE)가 발생한다. 상기 게이트 전극(3)에 전기장(Electric Field)이 인가되면, 반도체 소자 내의 캐리어(carrier) 또는 전자/정공(Electron/Hole)들이 가속하게 되어, 상기 캐리어들이 매우 높은 에너지를 갖게 되는데, 이러한 상태에 있는 캐리어들을 핫 캐리어라고 한다. In addition, a hot carrier effect (hereinafter, HCE) occurs due to the short channel effect. When an electric field is applied to the gate electrode 3, carriers or electrons / holes in the semiconductor device are accelerated, so that the carriers have a very high energy. Carriers that are present are called hot carriers.

상기 핫캐리어 효과는 DIBL(Drain Induced Barrier Lowering) 및 GIDL(Gate Induced Drain Leakage)을 유발하여 반도체 소자의 전기적 특성을 저하시키는 문제점이 있다. The hot carrier effect causes a problem of deteriorating electrical characteristics of a semiconductor device by inducing drain induced barrier lowering (DIBL) and gate induced drain leakage (GIDL).

본 발명의 목적은 상기한 문제점을 감안하여 안출한 것으로서, GIDL(Gate Induced Drain Leakage) 및 DIBL(Drain Induced Barrier Lowering)을 방지하기 위해 게이트 전극의 채널 영역에 위치한 게이트 산화막을 국부적으로 두껍게 형성하는 반도체 소자 제조 방법에 관한 것이다. Disclosure of Invention An object of the present invention is to solve the above problems, and to form a thick gate oxide film locally formed in a channel region of a gate electrode to prevent gate induced drain leakage (GILD) and drain induced barrier lowering (DIBL). It relates to a device manufacturing method.

상기와 같은 목적을 달성하기 위한 본 발명의 일실시 예에 따른 반도체 소자 제조 방법의 일 특징은, 반도체 기판상에 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 하드 마스크로 상기 기판에 도펀트(dopant)를 이온주입(implantation)하여 상기 기판을 선택적으로 비정질화(amorphization)하는 단계, 상기 선택적으로 비정질화된 기판 전면 상에 게이트 산화막을 형성하는 단계, 상기 게이트 산화막 상에 폴리실리콘막을 형성하는 단계 및 상기 폴리실리콘막과 상기 게이트 산화막을 식각하여 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것이다. In accordance with an aspect of the present invention, there is provided a method of fabricating a semiconductor device, the method including forming a photoresist pattern on a semiconductor substrate, and using a dopant on the substrate with the photoresist pattern as a hard mask. selectively implanting a dopant into the substrate, forming a gate oxide film on the entire surface of the selectively amorphous substrate, and forming a polysilicon film on the gate oxide film. And forming a gate electrode by etching the polysilicon film and the gate oxide film.

보다 바람직하게, 상기 도펀트는 게르마늄(Ge) 이온이다. More preferably, the dopant is germanium (Ge) ions.

보다 바람직하게, 상기 게이트 산화막은 산화공정(oxidation process)을 수행하여 형성한다. More preferably, the gate oxide film is formed by performing an oxidation process.

보다 바람직하게, 상기 게이트 전극을 형성하는 단계는, 상기 폴리실리콘막 상에 포토레지스트를 도포하는 단계, 상기 도포된 포토레지스트에 게이트 전극을 형성하기 위한 레티클을 하드 마스크로 포토리소그래피를 실시하여 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 식각 마스크로 상기 폴리실리콘막 및 상기 게이트 산화막을 식각하는 단계 및 상기 포토레지스트 패턴을 제거하는 단계를 포함한다. More preferably, the forming of the gate electrode may include applying a photoresist on the polysilicon layer, and performing photolithography using a hard mask on a reticle for forming a gate electrode on the applied photoresist. Forming a pattern, etching the polysilicon layer and the gate oxide layer using the photoresist pattern as an etch mask, and removing the photoresist pattern.

보다 바람직하게, 상기 게이트 전극은 상기 게이트 전극의 채널 영역이 상기 국부적으로 두껍게 형성된 게이트 산화막과 맞닿도록 형성한다. More preferably, the gate electrode is formed such that the channel region of the gate electrode is in contact with the locally formed gate oxide film.

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이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자 제조 방법은, 채널영역의 게이트 산화막을 국부적으로 두껍게 형성함으로써, GIDL(Gate Induced Drain Leakage) 및 DIBL(Drain Induced Barrier Lowering)을 개선할 수 있는 효과가 있다. As described above, the method of manufacturing a semiconductor device according to the present invention has the effect of improving the gate induced drain leakage (GILD) and drain induced barrier lowering (DIBL) by locally forming a gate oxide film in the channel region locally. have.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.Hereinafter, with reference to the accompanying drawings illustrating the configuration and operation of the embodiment of the present invention, the configuration and operation of the present invention shown in the drawings and described by it will be described by at least one embodiment, By the technical spirit of the present invention described above and its core configuration and operation is not limited.

도 2는 본 발명의 일실시 예에 따른 두께가 국부적으로 두꺼운 게이트 산화막을 구비하는 반도체 소자의 구조를 나타내는 단면도이다. 2 is a cross-sectional view illustrating a structure of a semiconductor device having a locally thick gate oxide film according to an embodiment of the present invention.

본 발명에 따른 반도체 소자는 반도체 기판(1), 상기 반도체 기판(1)상에 국부적으로 두께가 두껍게 형성된 게이트 산화막(2'), 상기 게이트 산화막(2')의 두께가 두꺼운 부분에 맞닿도록 채널 영역이 형성된 게이트 전극(3), 상기 게이트 산화막(2') 및 상기 게이트 전극(3) 양 측벽에 형성된 스페이서(4), 상기 게이트 전극(3)의 양측 반도체 기판(1)에 형성된 LDD(lightly doped drain; 5) 영역, 상기 스페이서(4) 양측 반도체 기판(1)에 형성된 소오스/드레인 영역(6)을 포함한다. The semiconductor device according to the present invention includes a semiconductor substrate 1, a gate oxide film 2 'locally thickly formed on the semiconductor substrate 1, and a channel so as to contact a thick portion of the gate oxide film 2'. The gate electrode 3 having the region formed therein, the spacer 4 formed on both sidewalls of the gate oxide film 2 ', and the gate electrode 3, and the LDDs formed on the semiconductor substrate 1 on both sides of the gate electrode 3. a doped drain region 5 and a source / drain region 6 formed in the semiconductor substrate 1 on both sides of the spacer 4.

도 3a 내지 도 3d는 본 발명의 일실시 예에 따른 두께가 국부적으로 두꺼운 게이트 산화막을 형성하는 방법을 나타내는 공정 단면도이다. 3A to 3D are cross-sectional views illustrating a method of forming a locally thick gate oxide film according to an embodiment of the present invention.

도 3a에 도시된 바와 같이, 반도체 기판(11)상에 포토레지스트를 도포한 후, 포토 리소그래피 (photo lithography) 공정을 거쳐 포토레지스트 패턴(12)을 형성한다. 그리고, 상기 포토레지스트 패턴(12)을 하드 마스크로 사용하여 상기 기판(11)에 도펀트(dopant)를 이온주입(implant)한다. 이때, 상기 도펀트는 게르마늄(Ge) 이온을 사용한다. 그러면, 상기 도펀트가 이온주입된 기판 부분이 선택적으로 비정질화(amorphization)된다. 그리고 나서, 애싱(ashing) 및 세정(cleaning) 공정을 거쳐 상기 포토레지스트 패턴(12)을 제거한다. As shown in FIG. 3A, after the photoresist is applied onto the semiconductor substrate 11, the photoresist pattern 12 is formed through a photolithography process. In addition, a dopant is implanted into the substrate 11 using the photoresist pattern 12 as a hard mask. In this case, the dopant uses germanium (Ge) ions. Then, the portion of the substrate into which the dopant is implanted is selectively amorphous. Then, the photoresist pattern 12 is removed by an ashing and cleaning process.

그런 다음, 도 3b에 도시된 바와 같이, 상기 기판(11) 전면에 산화공정 (oxidation process)을 수행하여 게이트 산화막을 형성한다. 그러면, 도 3c에 도시된 바와 같이, 상기 기판(11) 중, 비정질화된 부분에 국부적으로 두꺼운 게이트 산 화막(13')이 형성됨을 알 수 있다. 이때, 상기 비정질화된 부분(13)이 비정질화되지 않은 부분보다 산화가 쉽게 이루어지므로, 상기 비정질화 된 부분의 게이트 산화막(13')이 국부적으로 두껍게 형성된다.Then, as illustrated in FIG. 3B, an oxidation process is performed on the entire surface of the substrate 11 to form a gate oxide film. Then, as shown in FIG. 3C, it can be seen that a locally thick gate oxide film 13 ′ is formed in the amorphous portion of the substrate 11. At this time, since the amorphous portion 13 is more easily oxidized than the non-amorphized portion, the gate oxide layer 13 ′ of the amorphous portion is locally thickened.

그리고, 상기 국부적으로 두께가 두껍게 형성된 게이트 산화막(13') 상에 다결정 실리콘층을 증하고, 상기 다결정 실리콘층 상에 포토레지스트를 도포한 후, 포토 리소그래피 공정을 거쳐 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴은 게이트 전극을 형성하기 위한 것으로서, 이후 공정에서 상기 게이트 전극의 양측에 형성될 게이트 채널 영역이 상기 국부적으로 두껍게 형성된 게이트 산화막 부분과 맞닿도록 형성한다. 그런 다음, 상기 포토레지스트 패턴을 식각 마스크로 식각을 실시하여, 도 3d에 도시된 바와 같이, 국부적으로 두껍게 형성된 게이트 산화막(13') 부분에 채널 영역이 형성되도록 게이트 전극(14)을 형성한다. Then, a polycrystalline silicon layer is increased on the locally formed gate oxide film 13 ′, a photoresist is applied on the polycrystalline silicon layer, and then a photoresist pattern is formed through a photolithography process. The photoresist pattern is for forming a gate electrode, and in a subsequent process, the gate channel region to be formed on both sides of the gate electrode is formed to be in contact with the locally thickly formed gate oxide layer. Then, the photoresist pattern is etched using an etch mask to form a gate electrode 14 to form a channel region in a locally thickened gate oxide film 13 ′ as shown in FIG. 3D.

이후, 상기 게이트 전극(14) 양측 기판에 불순물을 이온주입하여 채널 영역을 형성한다. Thereafter, impurities are implanted into the substrates on both sides of the gate electrode 14 to form a channel region.

따라서, 본 발명에 의하면, 상기 채널 영역의 게이트 산화막 부분의 국부적으로 두껍게 형성되어 있으므로, 전계 형성시, 누설 전류를 방지할 수 있다. Therefore, according to the present invention, since the gate oxide film portion of the channel region is formed locally thickly, leakage current can be prevented at the time of electric field formation.

지금까지 본 발명의 구체적인 구현 예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현 예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거 나 수정할 수 있다. Although specific embodiments of the present invention have been described with reference to the drawings, this is intended to be easily understood by those of ordinary skill in the art and is not intended to limit the technical scope of the present invention. Therefore, the technical scope of the present invention is determined by the matters described in the claims, and the embodiments described with reference to the drawings may be modified or modified as much as possible within the technical spirit and scope of the present invention.

도 1은 종래기술에 따른 일정한 두께의 게이트 산화막을 구비하는 반도체 소자의 구조를 나타내는 단면도이다.1 is a cross-sectional view showing a structure of a semiconductor device having a gate oxide film having a predetermined thickness according to the prior art.

도 2는 본 발명의 일실시 예에 따른 두께가 국부적으로 두꺼운 게이트 산화막을 구비하는 반도체 소자의 구조를 나타내는 단면도. 2 is a cross-sectional view showing a structure of a semiconductor device having a locally thick gate oxide film according to an embodiment of the present invention.

도 3a 내지 도 3d는 본 발명의 일실시 예에 따른 두께가 국부적으로 두꺼운 게이트 산화막을 형성하는 방법을 나타내는 공정 단면도. 3A to 3D are cross-sectional views illustrating a method of forming a locally thick gate oxide film according to an embodiment of the present invention.

Claims (6)

반도체 기판상에 포토레지스트 패턴을 형성하는 단계;Forming a photoresist pattern on the semiconductor substrate; 상기 포토레지스트 패턴을 하드 마스크로 상기 기판에 도펀트(dopant)를 이온주입(implantation)하여 상기 기판을 선택적으로 비정질화(amorphization)하는 단계;Selectively amorphizing the substrate by implanting dopants into the substrate using the photoresist pattern as a hard mask; 상기 선택적으로 비정질화된 기판 전면 상에 게이트 산화막을 형성하는 단계;Forming a gate oxide film on the entire surface of the selectively amorphous substrate; 상기 게이트 산화막 상에 폴리실리콘막을 형성하는 단계; 및Forming a polysilicon film on the gate oxide film; And 상기 폴리실리콘막과 상기 게이트 산화막을 식각하여 게이트 전극을 형성하는 단계를 포함하여 이루어지는 반도체 소자 제조 방법. Forming a gate electrode by etching the polysilicon film and the gate oxide film. 제 1 항에 있어서, The method of claim 1, 상기 도펀트는 게르마늄(Ge) 이온인 것을 특징으로 하는 반도체 소자 제조 방법. The dopant is a semiconductor device manufacturing method, characterized in that the germanium (Ge) ions. 제 1 항에 있어서, The method of claim 1, 상기 게이트 산화막은 산화공정(oxidation process)을 수행하여 형성하는 것을 특징으로 하는 반도체 소자 제조 방법. The gate oxide film is formed by performing an oxidation process (oxidation process). 제 1 항에 있어서, The method of claim 1, 상기 게이트 전극을 형성하는 단계는, Forming the gate electrode, 상기 폴리실리콘막 상에 포토레지스트를 도포하는 단계; Applying a photoresist on the polysilicon film; 상기 도포된 포토레지스트에 게이트 전극을 형성하기 위한 레티클을 하드 마스크로 포토리소그래피를 실시하여 포토레지스트 패턴을 형성하는 단계;Forming a photoresist pattern by performing photolithography with a hard mask on a reticle for forming a gate electrode on the coated photoresist; 상기 포토레지스트 패턴을 식각 마스크로 상기 폴리실리콘막 및 상기 게이트 산화막을 식각하는 단계; 및 Etching the polysilicon layer and the gate oxide layer using the photoresist pattern as an etching mask; And 상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법. Removing the photoresist pattern. 제 1 항에 있어서, The method of claim 1, 상기 게이트 전극은 상기 게이트 전극의 채널 영역이 상기 국부적으로 두껍게 형성된 게이트 산화막과 맞닿도록 형성하는 것을 특징으로 하는 반도체 소자 제조 방법. And the gate electrode is formed such that a channel region of the gate electrode is in contact with the locally formed gate oxide film. 삭제delete
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