KR100369361B1 - 실리사이드 정전방전보호 트랜지스터를 갖는 집적회로 - Google Patents

실리사이드 정전방전보호 트랜지스터를 갖는 집적회로 Download PDF

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Abstract

공정을 단순화 시킴과 동시에 양호한 ESD 특성을 가지는 집적회로 및 그 제조방법이 개시되어 있는 바, 본 발명은 소자 기능을 수행하는 트랜지스터들 및 ESD 보호 트랜지스터들 모두에 살리사이드 공정을 적용하여 공정의 단순화를 가져오는 동시에, 이때 ESD특성이 나빠지는 것을 방지하기 위하여 ESD 보호 트랜지스터인 NMOS트랜지스터의 드레인 영역에 PMOS트랜지스터를 삽입한다. PMOS트랜지스터의 게이트에는 그라운드(ground)를 가하여, 정상적인 동작시는 PMOS트랜지스터가 턴온(Turn-On)되어 PMOS트랜지스터를 통한 작은 저항을 형성하나, ESD 상황에서는 PMOS트랜지스터가 턴오프(Turn-Off)되어 PMOS트랜지스터 하단의 N웰을 통한 패스(Path)가 형성되어 큰 저항을 얻는 구조이다. 따라서 ESD 상황에서는 외부에서 들어오는 전류가 N웰을 통해서 지나므로, 필요한 저항을 N웰을 통해서 얻을 수 있다.

Description

실리사이드 정전방전보호 트랜지스터를 갖는 집적회로{Integration circuit with self-aligned silicided ESD protection transistors}
본 발명은 반도체 집적회로에 관한 것으로, 특히 정전방전(ESD; Electro static Discharge) 현상으로부터 집적회로의 내부소자를 보호하기 위한 ESD 보호 회로에 관한 것이다.
반도체 집적회로에서 집적도가 증가할수록 소스와 드레인의 채널길이(source-to-drain channel length)는 줄어들게 되며, 그에 의한 의도하지 않은 전기적 현상이 발생하는데, 예를 들면 ESD 특성 악화, 핫 캐리어 효과(hot carrier effect), 펀치 쓰루(punch-through) 등이다.
정전기에 의한 정전방전(Electrostatic Discharge)에는 크게 두가지 종류가 있다. 첫째가 디바이스가 패키지(Package) 형태로 어떠한 테스트 장비 등에 장착될 때 그 장비의 접지 상태가 불안정하여 발생하는 정전기로 전압은 약 250V로 낮으나 임피던스가 작아서 전하량은 상대적으로 많은 경우(Machine Model)이며, 두번째는 디바이스가 사용자의 손에 닿을 때 인체에 유기되어 있던 정전기가 방전되는 형태로 약 2000V의 고전압이나 큰 임피던스를 통해서 방전되어 낮은 전하량을 가지는 경우(Human Body Model)이다.
이러한 정전기에 노출되면 MOS 디바이스는 게이트 옥사이드 파괴(gate oxide rupture), 접합 파괴(junction spiking) 등의 현상이 발생하여 디바이스가 완전히 파괴되거나 혹은 미세하게 데미지(damage)를 받아 소자 신뢰도(reliability)에 심각한 영향을 준다.
따라서 정전기의 유입에 따른 파괴로부터 집적회로를 보호하기 위하여 집적회로 내부와 외부와의 연결부위에 ESD 보호회로를 삽입한다. 정전기 방전은 ESD 보호회로에 의해 접지선(ground line) 또는 Vcc선을 통해 제거되며, 내부회로는 안전하게 되는 것이다.
ESD 보호 회로는 접지 쪽으로 정전기를 추출하기 위하여 접지와 패드(Pad) 사이에 MOS 트랜지스터가 구비되는 바, 이 MOS 트랜지스터의 드레인 영역(패드와 연결부위)은 저항이 커야되는 바, 그것은 다음의 이유로 인하여 ESD 특성의 향상을 기대할 수 있기 때문이다.
첫 번째로 드레인 전체에 균일한 저항을 제공하므로써, MOS 트랜지스터가 ESD 상황에서 턴온(Turn-On) 될 때, MOS트랜지스터의 양 끝단이 먼저 턴온(Turn-On) 되지 않고, 트랜지스터가 균일하게 턴온(Turn-On) 되는 특성을 얻을 수 있다.
두 번째, ESD 상황에서 스냅백(Snap-Back) 모드로 들어갈 때, 두 번째 항복(2nd Breakdown) 전압을 스냅백 전압보다 높게 하기 위해서는 드레인의 저항 성분을 키워 주어야 하며, 그렇게 함으로써 여러개의 트랜지스터가 동시에 턴온(Turn-On) 되도록 할 수 있다.
한편, 고속 동작을 요구하는 ULSI/VLSI MOS 디바이스에서는 살리사이드(Salicide; Self-aligned Silicide) 공정이 낮은 콘택 저항과 커패시턴스를 얻기 위한 효율적인 방법으로 알려져 있어 실질적으로 필수적으로 이용되고 있는 실정이다.
하지만 살리사이드 공정을 수행한 경우, ESD 보호 회로의 NMOS트랜지스터 드레인은 저항이 적어질 수밖에 없어 ESD 특성이 저하되며, 더 두꺼운 실리사이드 층이 더욱 ESD에 취약한 것으로 알려져 있다.
때문에 종래에는 고속 동작을 위하여 집적회로에 살리사이드 공정을 적용할 시, 일반적인 집적회로의 동작을 하는 부분(functional region)에만 실리사이드가 적용되고 ESD 보호를 위한 부분(ESD protective region)에는 실리사이드가 적용되지 않도록 하기 위하여, 이 두 부분을 분리하여 공정을 진행하는 방법이 제안되어 있다(미합중국 특허 제5,994,176호).
도 1은 상기한 종래기술을 나타내는 단면도로서, 일반적인 집적회로의 동작을 하는 부분(functional region)의 트랜지스터(110)의 게이트전극(111) 및 소스/드레인영역(112)에는 실리사이드층(113)이 형성되어 있고, ESD 보호를 위한 부분(ESD protective region)의 트랜지스터(150)에는 게이트전극(151) 및 소스/드레인영역(152)에 실리사이드층이 차단막(170)에 의해서 형성되고 있지 않음을 알 수 있다.
이와 같이, 종래 기술은 일반적인 동작을 하는 부분(functional region)과 ESD 보호를 위한 부분(ESD protective region)을 분리하여, 일반적인 부분은 살리사이드를 적용하여 속도 등의 특성향상을 얻었으며, ESD 보호회로를 위한 부분은 살리사이드를 적용하지 않은 안전저항(ballast resistance)을 구현하여 ESD 동작시 좋은 특성을 얻고자 하였다.
하지만, 이는 ESD 보호회로를 구현하기 위해서 차단막 형성 등 별도의 추가공정이 필요하게 되고, 이럴 경우 추가공정을 거치면서 소자의 누설전류가 발생하고 공정단계가 많아지므로 복잡하며 그만큼 비용이 증가하는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 공정을 단순화 시킴과 동시에 양호한 ESD 특성을 가지는 ESD 보호회로 및 집적회로를 제공하는데 목적이 있다.
도 1은 일반적인 집적회로의 기능을 하는 부분(functional region)에만 실리사이드가 적용되고 ESD 보호를 위한 부분(ESD protective region)에는 실리사이드가 적용되지 않은 종래기술을 나타내는 단면도.
도 2는 본 발명에 따른 집적회로의 구성을 개념적으로 나타낸 블록 구성도.
도 3a 및 도 3b는 본 발명에 따른 EDS 보호 회로의 평면도 및 단면도.
도 4a 및 도 4b는 본 발명에 따른 ESD 보호회로에서 정상동작시 및 ESD 상황시의 등가회로 및 전류 패스(Path)를 나타내는 도면.
* 도면의 주요 부분에 대한 부호의 설명
301 : P형 기판 302 : N웰
303, 305 : 게이트전극 304 : N+ 소스/드레인접합
306 : P+ 소스/드레인접합 307 : N+ 접합(패드 콘택용)
308 : 실리사이드층
상기 목적을 달성하기 위한 본 발명의 ESD 보호회로는 자신의 게이트 및 접합에 실리사이드층을 가지며 접지전압단에 일측 접합이 연결된 NMOS트랜지스터; 및 자신의 게이트 및 접합에 실리사이드층을 가지며 자신의 게이트가 접지전압단에 연결되고 상기 NMOS트랜지스터의 타측 접합에 자신의 일측 접합이 연결되고 자신의 타측 접합이 패드에 접속된 PMOS트랜지스터를 포함하여 이루어진 것을 특징으로 한다.
또한 본 발명의 ESD 보호회로는 P형 기판; 상기 P형 기판 내의 일부영역에 형성된 N웰; 상기 P형 기판에 형성되며, 접지전도라인이 콘택되는 N+ 소스접합, N+ 드레인접합 및 게이트 폴리실리콘을 포함하는 NMOS트랜지스터; 상기 N웰 영역의 기판에 형성되며, 상기 NMOS트랜지스터의 N+ 소스접합에 접하여 형성된 P+ 드레인접합, P+ 소스접합 및 게이트 폴리실리콘을 포함하는 PMOS트랜지스터; 상기 PMOS트랜지스터의 P+소스접합에 접하여 형성되며 패드 전도라인이 콘택되는 N+ 접합; 및 상기 PMOS 및 NMOS 트랜지스터의 각 게이트 폴리실리콘과, 소스/드레인 접합 및 N+ 접합 상에는 형성된 실리사이드층을 포함하여 구성되는 것을 특징으로 한다.
또한, 본 발명의 반도체 집적회로는 패드; 자신의 게이트 및 접합에 실리사이드층을 갖는 다수의 제1MOS트랜지스터군을 포함하여 상기 패드에 입력된 신호에 응답된 기능을 수행하는 내부회로; 및 자신의 게이트 및 접합에 실리사이드층을 갖는 다수의 제2MOS트랜지스터군을 포함하고, 상기 패드와 상기 내부회로 사이의 전류패스 상에 형성되어, 상기 내부회로를 ESD로부터 보호하기 위한 ESD 보호 회로를 포함하며, 상기 ESD 보호회로는, 접지전압단에 일측단이 연결된 NMOS트랜지스터와, 자신의 게이트가 접지전압단에 연결되고 상기 NMOS트랜지스터의 타측단에 자신의 일측단이 연결되고 자신의 타측단이 상기 패드에 접속된 PMOS트랜지스터를 포함하여 이루어진 것을 특징으로 한다.
ESD 보호회로에서 좋은 특성을 나타내기 위해서는 ESD 보호용 트랜지스터의 설계가 중요하다. 특히 살리사이드 공정에서 ESD의 특성을 위해서 실리사이드의 형성을 막는 과정을 거치지 않을 경우(Fully Salicide Process)에 있어서 ESD 상황 발생시 그라운드(Ground) 쪽으로 전류 패스(Path)가 되는 NMOS트랜지스터(231) 영역의 설계가 특히 중요하다.
ESD 보호 트랜지스터의 소오스 영역,드레인 영역, 게이트 전극 모두 실리사이드 공정이 진행될 경우(Fully Silicide Process) 회로가 일반적인 동작을 하는부분(functonal region)의 NMOS트랜지스터는 소오스,드레인 영역은 매우 작은 저항을 형성하게 되어 소자의 동작속도가 빨라지는 좋은 결과를 가져오지만, ESD 보호회로에서 ESD 상황 발생시 드레인 영역의 매우 작은 저항이 오히려 안 좋은 결과를 가져오게 된다. 따라서 좋은 ESD 특성을 위해서는 ESD 보호 트랜지스터의 드레인 영역의 저항 값을 높여 주어야 한다.
종래의 기술에서 사용한 방법은, 드레인 영역에 실리사이드가 형성되지 않게 하는 방법으로, 이를 위해서 마스크(Mask)를 추가해야 하며, 공정단계가 복잡해져 공정 비용이 증가하게 되고, 또한 추가공정에 의한 영향으로 소자의 누설전류가 발생하여 안 좋은 영향을 미친는 바, 본 발명에서는 MOS의 소오스 영역, 드레인 영역, 게이트 전극을 모두 실리사이드 공정으로 진행하면서, ESD 보호 트랜지스터인 NMOS트랜지스터의 드레인 영역에 PMOS트랜지스터를 삽입한 것이다. 즉, 본 발명에서는 NMOS트랜지스의 드레인 영역은 N웰을 통하여 패드(Pad)와 연결이 되고, 그 웰 내부에 다시 PMOS트랜지스터를 형성한 것이다.
본 발명의 EDS 보호회로에서는, PMOS트랜지스터의 게이트에는 그라운드(ground)를 가하여, 정상적인 동작시는 PMOS트랜지스터가 턴온(Turn-On)되어 PMOS트랜지스터를 통한 작은 저항을 형성하나, ESD 상황에서는 PMOS트랜지스터가 턴오프(Turn-Off)되어 PMOS트랜지스터 하단의 N웰을 통한 패스(Path)가 형성되어 큰 저항을 얻는 구조이다. 따라서 ESD 상황에서는 외부에서 들어오는 전류가 N웰을 통해서 지나므로, 필요한 저항을 N웰을 통해서 얻을 수 있는 구조이다.
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명한다.
도 2는 본 발명에 따른 집적회로를 개념적으로 도시한 구성 블록도이다.
도면을 참조하면, 패드(PAD)(210)와 일반적인 동작을 하는 회로 부분인 내부회로(220) 사이에는 ESD 보호 회로(230)가 구비된다. 주목해야 하는 점은 종래와는 다르게 NMOS트랜지스터(231)의 드레인단과 패드(210) 사이에 ESD 상황에서 저항 성분 역할을 하는 PMOS 트랜지스터(232)가 추가되어 있다는 점이고, 아울러 상세히 후술되겠지만 상기 ESD 보호용 트랜지스터들(231, 232)은 내부회로(220)의 트랜지스터들과 동일하게 살리사이드 공정이 적용된다는 점이다.
즉, 본 발명의 기술적 사상은 살리사이드 공정에 의해 NMOS 트랜지스터(231)의 드레인영역에서 저항이 낮아지더라도 이를 PMOS트랜지스터(232)에 의해 보상하는 방식이다. 다시 말해서, 종래기술에서도 설명하였듯이, 패드에 유입된 정전기 또는 이상 신호는 NMOS 트랜지스터(231)에 의해 접지전압단으로 빠져 나가는 바, 이때 실리사이드 층에 의해 NMOS 트랜지스터(231)의 드레인 저항이 낮아지면서 ESD 특성이 나빠지기 때문에, 본 발명은 살리사이드 공정을 적용하되 대신에 상기 드레인에 PMOS트랜지스터(232)를 추가하는 것에 의해, 고속 동작 및 제조 공정의 복잡화를 개선하면서 ESD 특성 저하가 방지 또는 억제되도록 한 것이다.
PMOS 트랜지스터(232)는 게이트가 접지전압단에 접속되어 있는 바, 정상동작에서는 PMOS트랜지스터(232)가 턴온(Turn-On) 되나, ESD 상황하에서는 PMOS트랜지스터(232)가 턴오프(Turn-Off)되어 PMOS트랜지스터(232)의 웰을 통한 저항에 의해서 NMOS 트랜지스터의 드레인 저항은 커지게 된다.
도 3a는 본 발명에 따른 ESD 보호회로의 일실시예 평면도이고, 도3b는 도3a의 A-A' 선에 따른 단면도로서, 두 개의 NMOS트랜지스터(도 2의 231) 및 두 개의 PMOS트랜지스터(도 2의 232)와 콘택 영역을 도시한 것이다.
도3a 및 도3b를 참조하면, P형 기판(또는 웰)(301) 내의 일부영역에 N웰(302)이 형성되어 있고, P형 기판(301)에 NMOS트랜지스터의 게이트전극(303)과 N+ 소스/드레인접합(304)이 형성되어 있다. N웰(302) 영역의 기판에는 PMOS트랜지스터의 게이트전극(305)과 P+ 소스/드레인접합(306)이 형성되며 패드 전도라인의 콘택(310)을 위한 N+ 접합(307)이 형성되어 있다. NMOS트랜지스터의 N+ 소스접합(304)에는 접지 전도라인 콘택(309)이 이루어진다. NMOS트랜지스터의 N+ 드레인접합(304)은 PMOS트랜지스터의 P+ 소스(또는 드레인)접합(306)와 서로 접하여 형성되고, PMOS트랜지스터의 P+ 드레인(또는 소스)접합(306)은 N+ 접합(307)과 서로 접하여 형성된다. 그리고 PMOS 및 NMOS 트랜지스터의 각 게이트 및 소스/드레인 접합과 N+ 접합(307)상에는 모두 실리사이드층(308)이 형성되어 있다. N+ 접합(307)은 N웰(302)내에 형성되지 않을 수도 있는 바, 이때 N웰은 이웃하는 두 개의 PMOS 영역만을 포함하도록 분리되어 형성될 것이다.
상기한 구조의 소자 제조 방법은 통상의 반도체 집적회로 제조 기술을 도입하면 되는 바, 중요한 점은 ESD 보호 회로 영역에서 차단막을 사용하지 않고 통상의 살리사이드 공정이 적용된다는 것이다.
실리사이드층은 Ti, Co, W, Ni, Pt 등의 전이금속을 증착하고 RTP(RapidThermal Processing)을 행하여 액티브(실리콘기판) 및 게이트 폴리실리실리콘의 실리콘과 전이금속을 반응시키므로써 TiSi, CoSi, WSi, NiSi, PtSi 등으로 형성되게 되는 바, RTP 온도는 350℃에서 750℃로 행하고, 그 후 습식식각(Wet Etch)으로 미반응 전이금속을 제거하면 게이트 및 액티브 영역에만 실리사이드층이 남게 된다.
도 4a 및 도 4b는 본 발명에 따른 ESD 보호회로에서 정상동작시 및 ESD 상황시의 등가회로 및 전류 패스(Path) 설명도이다.
도 4a는 본 발명에 따른 ESD 보호회로에서 정상동작시의 등가회로와 전류 패스(Path)로써 PMOS트랜지스터(232)의 게이트가 그라운드(ground)와 연결되어 턴온(Turn-On)된 상태로 적은 저항(410)의 패스(Path)가 형성된 것을 보여준다.
도 4b는 본 발명에 따른 ESD 보호회로에서 ESD 상황시의 등가회로 및 전류 패스(Path)로써 PMOS트랜지스터가 턴오프(Turn-Off)된 상태로 N웰(도3의 302)을 통한 큰 저항(420)의 패스(Path)가 형성된 것을 보여준다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어진 본 발명은, ESD 보호 회로를 포함하는 집적회로의 전영역에 살리사이드 공정을 적용하면서도 좋은 ESD 보호 특성을 얻는 효과가 있다.
또한, 본 발명은 종전 살리사이드 공정의 ESD 보호회로에서 필요하였던 실리사이드를 막는 공정(Silicide Protection 또는 Silicide Blocking)을 하지 않아도 됨으로 인해, 여러단계의 공정이 생략되어 공정시간이 단축되어, 전체적으로 비용이 절감되는 효과가 있다.
또한, ESD보호 트랜지스터인 NMOS트랜지스터의 드레인 영역에 PMOS트랜지스터의 삽입으로 인해, 정상적인 동작상황에서 턴온(Turn-On)된 PMOS트랜지스터의 적은 저항으로 특성저하를 방지하면서도 ESD에 양호한 회로 및 구조를 얻을 수 있다.

Claims (9)

  1. 자신의 게이트 및 접합에 실리사이드층을 가지며 접지전압단에 일측 접합이 연결된 NMOS트랜지스터; 및
    자신의 게이트 및 접합에 실리사이드층을 가지며 자신의 게이트가 접지전압단에 연결되고 상기 NMOS트랜지스터의 타측 접합에 자신의 일측 접합이 연결되고 자신의 타측 접합이 패드에 접속된 PMOS트랜지스터
    를 포함하여 이루어진 것을 특징으로 하는 반도체 집적회로의 ESD 보호회로.
  2. 제1항에 있어서,
    상기 PMOS트랜지스터는,
    기판의 표면 하부에 형성된 N웰;
    상기 N웰 내의 기판의 표면 하부에 형성된 소스/드레인 접합;
    상기 N웰의 기판 상부에 형성된 게이트 폴리실리콘; 및
    상기 폴리실리콘 및 상기 소스/드레인 접합 상에 형성된 실리사이드층
    을 포함하여 이루어짐을 특징으로 하는 반도체 집적회로의 ESD 보호회로.
  3. 제1항에 있어서,
    상기 실리사이드층은 TiSi, CoSi, WSi, NiSi 및 PtSi의 그룹으로부터 선택된 어느 하나임을 특징으로 하는 반도체 집적회로의 ESD 보호회로.
  4. P형 기판;
    상기 P형 기판 내의 일부영역에 형성된 N웰;
    상기 P형 기판에 형성되며, 접지전도라인이 콘택되는 N+ 소스접합, N+ 드레인접합 및 게이트 폴리실리콘을 포함하는 NMOS트랜지스터;
    상기 N웰 영역의 기판에 형성되며, 상기 NMOS트랜지스터의 N+ 소스접합에 접하여 형성된 P+ 드레인접합, P+ 소스접합 및 게이트 폴리실리콘을 포함하는 PMOS트랜지스터;
    상기 PMOS트랜지스터의 P+소스접합에 접하여 형성되며 패드 전도라인이 콘택되는 N+ 접합; 및
    상기 PMOS 및 NMOS 트랜지스터의 각 게이트 폴리실리콘과, 소스/드레인 접합 및 N+ 접합 상에는 형성된 실리사이드층
    을 포함하여 구성되는 것을 특징으로 하는 반도체 집적회로의 ESD 보호 회로.
  5. 제4항에 있어서,
    상기 N+ 접합은 N웰 영역의 기판 내에 형성되는 것을 특징으로 하는 반도체 집적회로의 ESD 보호 회로.
  6. 제4항에 있어서,
    상기 실리사이드층은 TiSi, CoSi, WSi, NiSi 및 PtSi의 그룹으로부터 선택된 어느 하나임을 특징으로 하는 반도체 집적회로의 ESD 보호 회로.
  7. 반도체 집적회로에 있어서,
    패드;
    자신의 게이트 및 접합에 실리사이드층을 갖는 다수의 제1MOS트랜지스터군을 포함하여 상기 패드에 입력된 신호에 응답된 기능을 수행하는 내부회로; 및
    자신의 게이트 및 접합에 실리사이드층을 갖는 다수의 제2MOS트랜지스터군을 포함하고, 상기 패드와 상기 내부회로 사이의 전류패스 상에 형성되어, 상기 내부회로를 ESD로부터 보호하기 위한 ESD 보호 회로를 포함하며,
    상기 ESD 보호회로는,
    접지전압단에 일측단이 연결된 NMOS트랜지스터와, 자신의 게이트가 접지전압단에 연결되고 상기 NMOS트랜지스터의 타측단에 자신의 일측단이 연결되고 자신의 타측단이 상기 패드에 접속된 PMOS트랜지스터를 포함하여 이루어진 것을 특징으로하는 반도체 집적회로.
  8. 제7항에 있어서,
    상기 PMOS트랜지스터는,
    기판의 표면 하부에 형성된 N웰;
    상기 N웰 내의 기판의 표면 하부에 형성된 소스/드레인 접합;
    상기 N웰의 기판 상부에 형성된 게이트 폴리실리콘; 및
    상기 폴리실리콘 및 상기 소스/드레인 접합 상에 형성된 실리사이드층
    을 포함하여 이루어짐을 특징으로 하는 반도체 집적회로.
  9. 제7항에 있어서,
    상기 실리사이드층은 TiSi, CoSi, WSi, NiSi 및 PtSi의 그룹으로부터 선택된 어느 하나임을 특징으로 하는 반도체 집적회로.
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