KR100950756B1 - Ｓｏｉ 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 펀치-쓰루(Punch-Through)를 방지하고, 플로팅 바디(Floating Body) 효과를 얻을 수 있는 SOI(Silicon On Insulator) 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 SOI 소자는, 실리콘 기판 상에 제1 매몰 산화막과 실리콘층이 차례로 적층된 구조를 갖는 SOI 기판; 상기 실리콘층 상에 형성된 게이트; 상기 게이트 양측의 실리콘층 부분 내에 상기 제1 매몰 산화막과 그 하단부가 접하도록 형성된 제2 매몰 산화막; 및 상기 제2 매몰 산화막 상부의 실리콘층 부분 내에 제2 매몰 산화막과 그 하단부가 접하도록 형성된 접합 영역;을 포함한다.

Description

ＳＯＩ 소자 및 그의 제조방법{SOI DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 SOI(Silicon On Insulator) 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 펀치-쓰루(Punch-Through)를 방지하고, 플로팅 바디(Floating Body) 효과를 얻을 수 있는 SOI 소자 및 그의 제조방법에 관한 것이다.
반도체 소자의 고집적화, 고속화 및 저전력화가 진행됨에 따라, 벌크 실리콘(Bulk Silicon)으로 이루어진 기판을 대신하여 SOI 기판 이용한 반도체 소자(이하, SOI 소자)가 주목되었다. 이것은 상기 SOI 기판에 형성된 소자가 벌크 실리콘으로 이루어진 기판에 형성된 소자와 비교해서 작은 접합 용량(Junction Capacitance)에 의한 고속화, 낮은 문턱 전압에 의한 저전압화 및 완전한 소자분리에 의한 래치-업(latch-up)의 제거 등의 장점을 갖기 때문이다.
상기 SOI 소자는 소자 전체를 지지하는 실리콘 기판과, 게이트가 형성되는 실리콘층 및 상기 실리콘 기판과 실리콘층 사이에 형성된 매몰 산화막으로 이루어지는 SOI 기판 상에 형성된다. 상기 SOI 기판 상에는 게이트가 형성되며, 상기 게 이트 양측 실리콘층 내에 접합 영역이 형성된다. 그리고, 상기 게이트의 양 측벽에는 스페이서가 형성된다.
이와 같은 SOI 소자는 트랜지스터의 유효 채널 길이(Effective Channel Length)를 증가시켜 상기 단채널효과를 개선할 수 있으며, 또한, 소오스 영역 및 드레인 영역 간의 간섭이 일어나는 DIBL 현상을 최소화시킨다. 또한, 상기 SOI 소자는 바디(Body) 부분이 접합 영역과 매몰 산화막에 의해 차단되어 상기 바디 부분이 플로팅되는 플로팅 바디 효과를 얻을 수 있으므로, 상기 플로팅된 바디 부분에 전하를 저장할 수 있으므로 캐패시터를 형성할 필요가 없으며, 이에 따라, 셀 사이즈를 6F2, 4F2 까지 감소시킬 수 있다는 장점이 있다.
그러나, 전술한 종래 기술의 경우에는 상기 접합 영역이 상기 게이트 양측 실리콘층의 표면 내에 형성될 뿐, 상기 접합 영역의 하단부가 그 아래의 매몰 산화막 부분에 접하지 않도록 형성되기도 하며, 이로 인해, 채널 영역이 상기 접합 영역과 매몰 산화막에 의해 차단되는 플로팅 바디 효과를 얻을 수 없다.
이러한 종래 기술의 문제점은 상기 접합 영역을 형성하기 위한 이온주입 공정을 접합 영역의 하단부가 그 아래의 매몰 산화막 부분에 접하면서 형성될 수 있도록 충분히 높은 도우즈로 수행하는 방법을 통해 해결 가능하다. 하지만, 이 경우에는, 상기 접합 영역이 상기 실리콘층 내에서 수직 방향뿐 아니라 수평 방향으로도 확장되어 형성되기 때문에, 접합 영역들 간의 거리가 감소하며, 그 결과, 트랜지스터의 유효 채널 길이가 감소되어 펀치 쓰루가 발생한다.
본 발명은 펀치-쓰루(Punch-Through)를 방지할 수 있는 SOI 소자 및 그의 제조방법을 제공한다.
또한, 본 발명은 플로팅 바디(Floating Body) 효과를 얻을 수 있는 SOI 소자 및 그의 제조방법을 제공한다.
본 발명의 실시예에 따른 SOI(Silicon On Insulator) 소자는, 실리콘 기판 상에 제1 매몰 산화막과 실리콘층이 차례로 적층된 구조를 갖는 SOI 기판; 상기 실리콘층 상에 형성된 게이트; 상기 게이트 양측의 실리콘층 부분 내에 상기 제1 매몰 산화막과 그 하단부가 접하도록 형성된 제2 매몰 산화막; 및 상기 제2 매몰 산화막 상부의 실리콘층 부분 내에 제2 매몰 산화막과 그 하단부가 접하도록 형성된 접합 영역;을 포함한다.
상기 제2 매몰 산화막은 SiO2막을 포함한다.
본 발명의 일 실시예에 따른 SOI 소자의 제조방법은, 실리콘 기판 상에 제1 매몰 산화막과 실리콘층이 차례로 적층된 구조를 갖는 SOI 기판을 제공하는 단계; 상기 실리콘층 상에 게이트를 형성하는 단계; 상기 게이트 양측의 실리콘층 부분 내에 상기 제1 매몰 산화막과 그 하단부가 접하도록 제2 매몰 산화막을 형성하는 단계; 및 상기 제2 매몰 산화막 상부의 실리콘층 부분 내에 제2 매몰 산화막과 그 하단부가 접하도록 접합 영역을 형성하는 단계;를 포함한다.
상기 제2 매몰 산화막은 SiO2막을 포함하는 막으로 형성한다.
상기 제2 매몰 산화막을 형성하는 단계는, 상기 게이트 양측의 실리콘층 부분 내에 산화촉진용 불순물을 이온주입하는 단계; 및 상기 불순물이 이온주입된 실리콘층 부분이 산화되도록 열처리하는 단계;를 포함한다.
상기 산화촉진용 불순물은 산소, 또는, 불소를 포함한다.
상기 이온주입은 1×105∼1×1020이온/cm2의 도우즈로 수행한다.
상기 이온주입은 1KeV∼1MeV의 에너지를 사용하여 수행한다.
상기 열처리는 비활성 가스 분위기에서 수행한다.
상기 열처리는 500∼1100℃의 온도 조건으로 수행한다.
상기 열처리는 1∼1800초 동안 수행한다.
상기 접합 영역은 불순물 이온주입 공정을 통해 형성한다.
상기 접합 영역을 형성하기 위한 이온주입 공정은 1∼15°의 입사각으로 수행한다.
본 발명의 다른 실시예에 따른 SOI 소자의 제조방법은, 실리콘 기판 상에 제1 매몰 산화막과 실리콘층이 차례로 적층된 구조를 갖는 SOI 기판을 제공하는 단계; 상기 실리콘층 상에 게이트를 형성하는 단계; 상기 게이트 양측의 실리콘층 부분 내에 상기 제1 매몰 산화막과 그 하단부가 접하도록 제2 매몰 산화막을 형성하는 단계; 상기 제2 매몰 산화막이 형성된 SOI 기판 상에 랜딩 플러그용 콘택홀을 구비한 절연막을 형성하는 단계; 상기 콘택홀을 매립하도록 불순물이 도핑된 도전막을 형성하는 단계; 및 상기 도전막 내에 도핑된 불순물을 확산시켜 상기 제2 매몰 산화막 상부의 실리콘층 부분 내에 제2 매몰 산화막과 그 하단부가 접하도록 접합 영역을 형성하는 단계;를 포함한다.
상기 제2 매몰 산화막은 SiO2막을 포함하는 막으로 형성한다.
상기 제2 매몰 산화막을 형성하는 단계는, 상기 게이트 양측의 실리콘층 부분 내에 산화촉진용 불순물을 이온주입하는 단계; 및 상기 불순물이 이온주입된 실리콘층 부분이 산화되도록 열처리하는 단계;를 포함한다.
상기 산화촉진용 불순물은 산소, 또는, 불소를 포함한다.
상기 이온주입은 1×105∼1×1020이온/cm2의 도우즈로 수행한다.
상기 이온주입은 1KeV∼1MeV의 에너지를 사용하여 수행한다.
상기 열처리는 비활성 가스 분위기에서 수행한다.
상기 열처리는 500∼1100℃의 온도 조건으로 수행한다.
상기 열처리는 1∼1800초 동안 수행한다.
상기 도전막은 폴리실리콘막을 포함한다.
상기 도전막은 1×1019∼1×1021이온/cm3의 농도를 갖는다.
상기 도전막 내에 도핑된 불순물의 확산은 열처리로 수행한다.
본 발명은 게이트 양측의 실리콘층 내에 매몰 산화막과 그 하단부가 접하도 록 접합 영역을 형성함으로써, 채널 영역이 상기 매몰 산화막과 접합 영역에 의해 차단되어 플로팅되는 플로팅 바디(Floating Body) 효과를 얻을 수 있다.
또한, 본 발명은 상기 접합 영역을 상기 매몰 산화막과 그 하단부가 접하도록 형성하기 위해 이온주입 도우즈를 높일 필요가 없으므로, 상기 접합 영역 간의 거리가 감소되어 유발되는 펀치-쓰루(Punch-Through)를 방지할 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 SOI 소자를 설명하기 위한 단면도로서, 이를 설명하면 다음과 같다.
도 1을 참조하면, 실리콘 기판(100)과 상기 실리콘 기판(100) 상에 형성된 제1 매몰 산화막(102) 및 상기 제1 매몰 산화막(102) 상에 형성된 실리콘층(104)으로 이루어진 SOI 기판(106)의 상기 실리콘층(104) 내에 활성 영역을 정의하는 소자분리막(108)이 형성되어 있다. 상기 소자분리막(108)은 상기 제1 매몰 산화막(102)과 그 하단부가 접촉하도록 형성되어 있다. 그리고, 상기 실리콘층(104) 및 소자분리막(108) 상에 게이트(G)가 형성되어 있다. 상기 게이트(G)는 게이트 절연막(110)과 게이트 도전막(112) 및 게이트 하드마스크막(114)의 다층 구조를 포함한다. 상기 게이트(G)의 양 측벽에는 스페이서(118)가 형성되어 있다.
또한, 상기 게이트(G) 양측의 실리콘층(104) 부분 내에 상기 제1 매몰 산화막(102)과 그 하단부가 접하도록 제2 매몰 산화막(116)이 형성되어 있다. 상기 제2 매몰 산화막(116)은 SiO2막을 포함한다. 그리고, 상기 게이트(G) 양측의 실리콘층(104) 부분 내에 접합 영역(120)이 형성되어 있으며, 상기 접합 영역(120)은 상기 제2 매몰 산화막(116) 상부의 실리콘층(104) 부분 내에 제2 매몰 산화막(116)과 그 하단부가 접하도록 형성되어 있다. 상기 접합 영역(120) 상에 랜딩 플러그(124)가 형성되어 있다.
여기서, 본 발명의 실시예에 따른 SOI 소자는 그 하단부가 제2 매몰 산화막(116)과 접하도록 형성되어 있는 접합 영역(120)을 포함하며, 이에 따라, 상기 SOI 소자의 바디(B) 부분이 상기 접합 영역(120)과 제1 및 제2 매몰 산화막(104, 116)에 의해 차단되며, 이를 통해, 본 발명은 플로팅 바디 효과를 얻을 수 있다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 SOI 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 소자 전체를 지지하는 실리콘 기판(100) 상에 제1 매몰 산화막(102)과 실리콘층(104)이 차례로 적층된 구조를 갖는 SOI 기판(106)을 제공한다. 상기 SOI 기판(106)의 상기 실리콘층(104) 내에 활성 영역을 정의하는 소자분리막(108)을 형성하고, 웰(Well) 형성용 이온주입 공정을 수행한다.
도 2b를 참조하면, 상기 소자분리막(108) 및 실리콘층(104) 상에 게이트 절연막(110)과 게이트 도전막(112) 및 게이트 하드마스크막(114)을 차례로 형성한다. 그런 다음, 상기 게이트 하드마스크막(114)과 게이트 도전막(112) 및 게이트 절연막(110)을 식각하여 다수의 게이트(G)를 형성한다.
도 2c를 참조하면, 상기 게이트(G) 양측의 실리콘층(104) 부분 내에 산화촉진용 불순물을 이온주입하여 산화촉진용 불순물 이온주입층(116a)을 형성한다. 상기 이온주입시 산화촉진용 불순물로서 산소(O2), 또는, 불소(F)를 사용하며, 바람직하게, 산소를 사용한다. 또한, 상기 산화촉진용 불순물의 이온주입은 1KeV∼1MeV의 에너지를 사용하여 1×105∼1×1020이온/cm2의 도우즈, 바람직하게, 1×1014∼1×1016이온/cm2의 도우즈로 수행한다.
도 2d를 참조하면, 상기 산화촉진용 불순물이 이온주입된 실리콘층(104) 부분이 산화되도록 SOI 기판(106)을 열처리한다. 상기 열처리는 비활성 가스, 예컨대, N2 및 Ar 가스 분위기에서 500∼1100℃의 온도 조건으로 1∼1800초 동안 수행한다.
그 결과, 상기 산화촉진용 불순물이 이온주입된 실리콘층(104) 부분에 제2 매몰 산화막(116)이 형성된다. 상기 제2 매몰 산화막(116)은, 예컨대, SiO2막을 포함하며, 상기 게이트(G) 양측의 실리콘층(104) 부분 내에 상기 제1 매몰 산화막(102)과 그 하단부가 접하도록 형성된다. 이때, 상기 열처리시 상기 게이트(G)의 게이트 도전막(112) 측벽에 라이트 산화막(도시안됨)이 형성될 수도 있다.
도 2e를 참조하면, 상기 게이트(G)의 표면을 포함한 SOI 기판(106)의 전면 상에 스페이서용 절연막을 형성한 다음, 상기 스페이서용 절연막을 스페이서 식각하여 상기 게이트(G)의 양 측벽에 스페이서(118)를 형성한다.
그런 다음, 상기 스페이서(118)를 포함한 게이트(G) 양측의 실리콘층(104) 부분 내에 이온주입, 예컨대, N형 불순물 이온주입 공정을 수행하여 접합 영역(120)을 형성한다. 상기 N형 불순물 이온주입 공정은 상기 N형 불순물로서, 예컨대, As, 또는 P 등의 불순물을 사용하며, 1KeV∼1MeV의 에너지를 사용하여 1×105∼1×1020이온/cm2의 도우즈로 수행한다. 또한, 상기 N형 불순물 이온주입 공정은 1∼15°의 입사각으로 수행함이 바람직하다.
그 결과, 상기 게이트(G) 양측의 실리콘층(104) 부분 내에 접합 영역(120)이 형성된다. 상기 접합 영역(120)은 상기 제2 매몰 산화막(116) 상부의 실리콘층(104) 부분 내에서 상기 제2 매몰 산화막(116)과 그 하단부가 접하도록 형성된다.
도 2f를 참조하면, 상기 접합 영역(120)이 형성된 SOI 기판(106) 상에 절연막(122)을 형성한 후, 상기 절연막(122)을 식각하여 상기 게이트(G) 및 게이트(G)들 사이의 접합 영역(120) 부분을 노출시키는 랜딩 플러그용 콘택홀(H)을 형성한다. 이어서, 상기 랜딩 플러그용 콘택홀(H)을 매립하도록 폴리실리콘막을 증착하여 랜딩 플러그(124)를 형성한다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 SOI 소자의 제조를 완성한다.
여기서, 본 발명은 상기 게이트(G) 양측의 실리콘층(104) 내에 상기 제1 매몰 산화막(102)과 그 하단부가 접하도록 제2 매몰 산화막(116)을 형성하고, 상기 제2 매몰 산화막(116) 상부의 실리콘층(104) 내에 제2 매몰 산화막(116)과 그 하단부가 접하도록 접합 영역(120)을 형성한다. 그러므로, 본 발명은 바디(B) 부분이 상기 접합 영역(120)과 제1 및 제2 매몰 산화막(102, 116)에 의해 차단되어 플로팅 바디 효과를 얻을 수 있다.
또한, 본 발명은 상기 접합 영역(120)이 접합 영역(120) 간의 거리가 감소되지 않도록 형성되었으므로, 이에 따라, 유효 채널 길이를 확보할 수 있으며, 따라서, 본 발명은 펀치 쓰루 현상을 방지할 수 있다.
한편, 전술한 본 발명의 일 실시예에서는 상기 접합 영역을 N형 불순물의 이온주입 공정을 통해 형성하였으나, 본 발명의 다른 실시예로서, 상기 접합 영역을 랜딩 플러그용 폴리실리콘막 내에 도핑된 불순물을 확산시키는 방식으로 형성하는 것도 가능하다.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 SOI 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 3a를 참조하면, 전술한 본 발명의 일 실시예와 동일한 방식으로 제2 매몰 산화막을 형성한다. 상기 제2 매몰 산화막(116)은, 예컨대, SiO2막을 포함하며, 상기 게이트(G) 양측의 실리콘층(104) 부분 내에 상기 제1 매몰 산화막(102)과 그 하단부가 접하도록 형성한다.
도 3b를 참조하면, 상기 제2 매몰 산화막(120)이 형성된 SOI 기판(106) 상에 상기 게이트(G)를 덮도록 절연막(122)을 형성한 후, 상기 게이트(G)의 게이트 하드 마스크막(114)이 노출되도록 상기 절연막(122)을 CMP(Chemical Mechanical Polishing), 또는, 에치백한다. 그런 다음, 상기 절연막(122)을 식각하여 상기 게이트(G) 및 게이트(G)들 사이의 접합 영역(120) 부분을 노출시키는 랜딩 플러그용 콘택홀(H)을 형성한다.
도 3c를 참조하면, 상기 랜딩 플러그용 콘택홀(H)을 매립하도록 랜딩 플러그용 도전막(124a)을 형성한다. 상기 랜딩 플러그용 도전막은, 예컨대, N형 불순물이 도핑된 폴리실리콘막으로 형성하며, 바람직하게, 1×1019∼1×1021이온/cm3의 농도를 갖는 폴리실리콘막으로 형성한다.
도 3d를 참조하면, 상기 랜딩 플러그용 도전막(124a)을 상기 절연막(122)이 노출되도록 CMP, 또는, 에치백하여 게이트(G)들 사이의 공간에 랜딩 플러그(124)를 형성한다. 그런 다음, 상기 랜딩 플러그(124) 내의 N형 불순물이 확산되도록 열처리한다.
그 결과, 상기 열처리를 통패 랜딩 플러그(124) 내의 N형 불순물이 그 아래의 실리콘층(104) 내로 확산되어 상기 게이트(G) 양측의 실리콘층(104) 부분 내에 접합 영역(120)이 형성된다. 상기 접합 영역(120)은 상기 제2 매몰 산화막(116) 상부의 실리콘층(104) 부분 내에 제2 매몰 산화막(116)과 그 하단부가 접하도록 형성된다.
이때, 상기 랜딩 플러그용 도전막(124a)의 CMP, 또는, 에치백은 상기 열처리 후에 수행해도 무방하다.
전술한 본 발명의 다른 실시예의 경우에는, 본 발명의 일 실시예와 마찬가지로 펀치 쓰루를 방지하며 플로팅 바디 효과를 얻을 수 있다. 뿐만 아니라, 본 발명의 다른 실시예는 상기 접합 영역(120)을 형성하기 위해 이온주입 공정 대신 랜딩 플러그(124) 내의 불순물을 확산시키는 방법을 적용함으로써, 상기 이온주입시 SOI 기판(106)에 가해지는 이온주입 데미지를 억제할 수 있다.
한편, 전술한 본 발명의 일 실시예 및 다른 실시예에서는, 먼저, 상기 제2 매몰 산화막(116)을 형성한 후에 스페이서(118)를 형성하였으나, 이러한 순서를 바꾸어 상기 스페이서(118)를 먼저 형성한 다음에 산화촉진용 이온주입 및 열처리를 수행하여 제2 매몰 산화막(116)을 형성하는 것도 가능하다. 이 경우, 상기 접합 영역(120)과 제1 및 제2 매몰 산화막(102, 116)에 의해 차단되는 바디(B) 부분의 크기가 증가하며, 이에 따라, 상기 바디(B) 부분에 더 많은 양의 전하를 저장할 수 있으므로 셀 사이즈를 효과적으로 감소시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 SOI 소자를 설명하기 위한 단면도.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 SOI 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 SOI 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 실리콘 기판 102 : 제1 매몰 산화막
104 : 실리콘층 106 : SOI 기판
108 : 소자분리막 110 : 게이트 절연막
112 : 게이트 도전막 114 : 게이트 하드마스크막
G : 게이트 116 : 제2 매몰 산화막
118 : 스페이서 120 : 접합 영역
122 : 절연막 124 : 랜딩 플러그

Claims (25)

  1. 실리콘 기판 상에 제1 매몰 산화막과 실리콘층이 차례로 적층된 구조를 갖는 SOI 기판;
    상기 실리콘층 상에 형성된 다수의 게이트;
    상기 게이트 양측의 실리콘층 부분 내에 상기 제1 매몰 산화막과 그 하단부가 접하도록 형성된 패드형 제2 매몰 산화막; 및
    상기 제2 매몰 산화막 상의 실리콘층 부분 내에 제2 매몰 산화막과 그 하단부가 접하도록 형성된 접합 영역;을 포함하며,
    상기 패드형 제2 매몰 산화막과 상기 접합 영역은 상기 제1 매몰 산화막 상에 차례로 적층된 구조를 가지며, 상기 각 게이트 아래의 실리콘층 부분은 상기 접합 영역과 제1 및 제2 매몰 산화막에 의해 차단된 것을 특징으로 하는 SOI 소자.
  2. 제 1 항에 있어서,
    상기 제2 매몰 산화막은 SiO2막을 포함하는 것을 특징으로 하는 SOI 소자.
  3. 실리콘 기판 상에 제1 매몰 산화막과 실리콘층이 차례로 적층된 구조를 갖는 SOI 기판을 제공하는 단계;
    상기 실리콘층 상에 다수의 게이트를 형성하는 단계;
    상기 게이트 양측의 실리콘층 부분 내에 각각 산화촉진용 불순물을 이온주입하는 단계;
    상기 불순물이 이온주입된 실리콘층 부분이 산화되도록 열처리해서, 상기 게이트 양측의 실리콘층 부분 내에 각각 상기 제1 매몰 산화막과 그 하단부가 접하도록 제2 매몰 산화막을 형성하는 단계; 및
    상기 제2 매몰 산화막 상부의 실리콘층 부분 내에 제2 매몰 산화막과 그 하단부가 접하도록 접합 영역을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 SOI 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 제2 매몰 산화막은 SiO2막을 포함하는 막으로 형성하는 것을 특징으로 하는 SOI 소자의 제조방법.
  5. 삭제
  6. 제 3 항에 있어서,
    상기 산화촉진용 불순물은 산소, 또는, 불소를 포함하는 것을 특징으로 하는 SOI 소자의 제조방법.
  7. 제 3 항에 있어서,
    상기 이온주입은 1×105∼1×1020이온/cm2의 도우즈로 수행하는 것을 특징으로 하는 SOI 소자의 제조방법.
  8. 제 3 항에 있어서,
    상기 이온주입은 1KeV∼1MeV의 에너지를 사용하여 수행하는 것을 특징으로 하는 SOI 소자의 제조방법.
  9. 제 3 항에 있어서,
    상기 열처리는 비활성 가스 분위기에서 수행하는 것을 특징으로 하는 SOI 소자의 제조방법.
  10. 제 3 항에 있어서,
    상기 열처리는 500∼1100℃의 온도 조건으로 수행하는 것을 특징으로 하는 SOI 소자의 제조방법.
  11. 제 3 항에 있어서,
    상기 열처리는 1∼1800초 동안 수행하는 것을 특징으로 하는 SOI 소자의 제조방법.
  12. 제 3 항에 있어서,
    상기 접합 영역은 불순물 이온주입 공정을 통해 형성하는 것을 특징으로 하는 SOI 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 접합 영역을 형성하기 위한 이온주입 공정은 1∼15°의 입사각으로 수행하는 것을 특징으로 하는 SOI 소자의 제조방법.
  14. 실리콘 기판 상에 제1 매몰 산화막과 실리콘층이 차례로 적층된 구조를 갖는 SOI 기판을 제공하는 단계;
    상기 실리콘층 상에 게이트를 형성하는 단계;
    상기 게이트 양측의 실리콘층 부분 내에 상기 제1 매몰 산화막과 그 하단부가 접하도록 제2 매몰 산화막을 형성하는 단계;
    상기 제2 매몰 산화막이 형성된 SOI 기판 상에 랜딩 플러그용 콘택홀을 구비한 절연막을 형성하는 단계;
    상기 콘택홀을 매립하도록 불순물이 도핑된 도전막을 형성하는 단계; 및
    상기 도전막 내에 도핑된 불순물을 확산시켜 상기 제2 매몰 산화막 상부의 실리콘층 부분 내에 제2 매몰 산화막과 그 하단부가 접하도록 접합 영역을 형성하 는 단계;
    를 포함하는 것을 특징으로 하는 SOI 소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 제2 매몰 산화막은 SiO2막을 포함하는 막으로 형성하는 것을 특징으로 하는 SOI 소자의 제조방법.
  16. 제 14 항에 있어서,
    상기 제2 매몰 산화막을 형성하는 단계는,
    상기 게이트 양측의 실리콘층 부분 내에 산화촉진용 불순물을 이온주입하는 단계; 및
    상기 불순물이 이온주입된 실리콘층 부분이 산화되도록 열처리하는 단계;
    를 포함하는 것을 특징으로 하는 SOI 소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 산화촉진용 불순물은 산소, 또는, 불소를 포함하는 것을 특징으로 하는 SOI 소자의 제조방법.
  18. 제 16 항에 있어서,
    상기 이온주입은 1×105∼1×1020이온/cm2의 도우즈로 수행하는 것을 특징으로 하는 SOI 소자의 제조방법.
  19. 제 16 항에 있어서,
    상기 이온주입은 1KeV∼1MeV의 에너지를 사용하여 수행하는 것을 특징으로 하는 SOI 소자의 제조방법.
  20. 제 16 항에 있어서,
    상기 열처리는 비활성 가스 분위기에서 수행하는 것을 특징으로 하는 SOI 소자의 제조방법.
  21. 제 16 항에 있어서,
    상기 열처리는 500∼1100℃의 온도 조건으로 수행하는 것을 특징으로 하는 SOI 소자의 제조방법.
  22. 제 16 항에 있어서,
    상기 열처리는 1∼1800초 동안 수행하는 것을 특징으로 하는 SOI 소자의 제조방법.
  23. 제 14 항에 있어서,
    상기 도전막은 폴리실리콘막을 포함하는 것을 특징으로 하는 SOI 소자의 제조방법.
  24. 제 14 항에 있어서,
    상기 도전막은 1×1019∼1×1021이온/cm3의 농도를 갖는 것을 특징으로 하는 SOI 소자의 제조방법.
  25. 제 14 항에 있어서,
    상기 도전막 내에 도핑된 불순물의 확산은 열처리로 수행하는 것을 특징으로 하는 SOI 소자의 제조방법.
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