KR100948295B1 - Method for manufacturing semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 본 발명에 따른 반도체 소자의 제조 방법의 일 예는, 제 1 금속 전도체가 형성된 커패시터 하부 절연막 상부에 제 1 절연막을 형성하는 단계와, 제 1 절연막 상에 제 1 다층 절연막을 형성하는 단계와, 제 1 다층 절연막과 제 1 절연막을 관통하여 제 1 금속 전도체와 컨택되는 제 2 금속 전도체를 형성하는 단계와, 제 2 금속 전도체를 포함하는 제 1 다층 절연막 상에 커패시터 하부 메탈, 제 1 커패시터 절연막 및 커패시터 중부 메탈을 순차적으로 형성하는 단계와, 제 1 다층 절연막과 커패시터 중부 메탈 상에 제 2 커패시터 절연막을 형성하는 단계와, 커패시터 중부 메탈 상의 제 2 커패시터 절연막 상에 커패시터 상부 메탈을 형성하는 단계 및 제 2 커패시터 절연막과 커패시터 상부메탈 상에 제 2 다층 절연막을 형성한 후 후속 공정을 이용하여 커패시터를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.The present invention relates to a method for manufacturing a semiconductor device, and an example of the method for manufacturing a semiconductor device according to the present invention includes the steps of forming a first insulating film on an upper portion of a lower insulating film of a capacitor on which a first metal conductor is formed; Forming a first multilayer insulating film, forming a second metal conductor in contact with the first metal conductor through the first multilayer insulating film and the first insulating film, and a first multilayer insulating film including the second metal conductor Sequentially forming a capacitor lower metal, a first capacitor insulating film, and a capacitor middle metal on the first layer; forming a second capacitor insulating film on the first multilayer insulating film and the capacitor middle metal; and a second capacitor insulating film on the capacitor middle metal. Forming a capacitor upper metal on the second capacitor and a second multilayer insulating film on the second capacitor insulating film and the capacitor upper metal After the film is formed by forming a capacitor with the subsequent process is characterized in that formed.

따라서, 본 발명에 따라 기존의 장비와 공정을 이용하면서 커패시터의 값을 크게 할 수 있으며, 커패시터 값을 크게 함으로써 칩 크기를 최소화할 수 있는 효과가 있다.Therefore, according to the present invention, the value of the capacitor can be increased while using existing equipment and processes, and the chip size can be minimized by increasing the value of the capacitor.

반도체 소자, 커패시터, MIM  Semiconductor Devices, Capacitors, MIM

Description

반도체 소자 제조 방법{Method for manufacturing semiconductor device}Method for manufacturing semiconductor device

본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 반도체 소자의 MIM 커패시터 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a MIM capacitor of a semiconductor device.

도 1은 종래 기술에 따른 반도체 소자의 MIM(Metal Insulator Metal) 구조의 커패시터를 설명하기 위해 도시한 것으로, 상기 커패시터(100)는 도시된 바와 같이, 반도체 소자 내에서 유효 면적 대비 상기 커패시터의 값이 작았다.1 is a view illustrating a capacitor having a metal insulator metal (MIM) structure of a semiconductor device according to the prior art, and the capacitor 100 has a value of the capacitor compared to an effective area in a semiconductor device as shown. Was small.

이에 따라, 상기 커패시터 면적을 크게하거나 고 유전막을 사용하여 상기 커패시터의 값을 크게 하는 방법이 사용되었다.Accordingly, a method of increasing the capacitor area or increasing the value of the capacitor by using a high dielectric film has been used.

그러나 우선 상기와 같이 커패시터 면적을 크게 하는 경우에는 전체 칩(chip)의 면적이 커지는 단점이 있으며, 고 유전막을 사용하는 경우에도 새로운 장비를 투자해야 한다거나 또는 새로운 공정을 셋-업(set-up)해야 하는 문제점이 있다.However, in the case of increasing the capacitor area as described above, the area of the entire chip is increased, and even when a high dielectric film is used, new equipment must be invested or a new process is set-up. There is a problem that must be done.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 상술한 바와 같이 전체 칩의 면적을 크게 하거나 또는 고 유전막을 사용하지 않으면서, 동일한 면적에서 커패시터 값을 크게 하는 데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and its purpose is to increase the capacitor area at the same area without increasing the area of the entire chip or using a high dielectric film as described above.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법의 일 예는, 제 1 금속 전도체가 형성된 커패시터 하부 절연막 상부에 제 1 절연막을 형성하는 단계와, 제 1 절연막 상에 제 1 다층 절연막을 형성하는 단계와, 상기 제 1 다층 절연막과 상기 제 1 절연막을 관통하여 상기 제 1 금속 전도체와 컨택되는 제 2 금속 전도체를 형성하는 단계와, 상기 제 2 금속 전도체를 포함하는 상기 제 1 다층 절연막 상에 커패시터 하부 메탈, 제 1 커패시터 절연막 및 커패시터 중부 메탈을 순차적으로 형성하는 단계와, 상기 제 1 다층 절연막과 상기 커패시터 중부 메탈 상에 제 2 커패시터 절연막을 형성하는 단계와, 상기 커패시터 중부 메탈 상의 상기 제 2 커패시터 절연막 상에 커패시터 상부 메탈을 형성하는 단계 및 상기 제 2 커패시터 절연막과 상기 커패시터 상부메탈 상에 제 2 다층 절연막을 형성한 후 후속 공정을 이용하여 커패시터를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.An example of a method of manufacturing a semiconductor device according to the present invention for achieving the above object is the step of forming a first insulating film on the upper insulating film of the capacitor lower capacitor formed with the first metal conductor, and a first multilayer on the first insulating film Forming an insulating film, penetrating the first multilayer insulating film and the first insulating film to form a second metal conductor in contact with the first metal conductor, and the first multilayer including the second metal conductor Sequentially forming a capacitor lower metal, a first capacitor insulating film, and a capacitor middle metal on the insulating film; forming a second capacitor insulating film on the first multilayer insulating film and the capacitor middle metal; Forming a capacitor upper metal on the second capacitor insulating film; After forming the second multi-layer insulating film on the capacitor upper group metal phase, including the step of forming a capacitor by using a follow-up process it is characterized in that formed.

이때, 상기 커패시터는 하부 메탈, 중부 메탈 및 상부 메탈의 구조를 가질 수 있다.In this case, the capacitor may have a structure of a lower metal, a middle metal, and an upper metal.

그리고 상기 커패시터의 하부 메탈과 상부 메탈은 탑 플레이트(top plate)를 이용하여 연결할 수 있다.The lower metal and the upper metal of the capacitor may be connected by using a top plate.

또한, 상기 하부 메탈, 중부 메탈과 상부 메탈은 Ti, Ti/TiN, Ti/Al/TiN, Ta 및 Ta/TaN 중 적어도 어느 하나를 이용할 수 있다.In addition, the lower metal, the middle metal and the upper metal may use at least one of Ti, Ti / TiN, Ti / Al / TiN, Ta, and Ta / TaN.

그리고 상기 제 1 커패시터 절연막, 제 2 커패시터 절연막 및 제 1 절연막은 동일한 물질을 이용할 수 있다.In addition, the first capacitor insulating film, the second capacitor insulating film, and the first insulating film may use the same material.

또한, 상기 제 1 커패시터 절연막과 제 2 커패시터 절연막의 질화막은 450 내지 700 Å 사이의 두께를 가질 수 있다.In addition, the nitride film of the first capacitor insulating film and the second capacitor insulating film may have a thickness between 450 and 700 Å.

그리고 상기 제 2 커패시터 절연막은 하부에 위치하는 제 2 금속 전도체의 확산 배리어 필름(diffusion barrier film)으로써 동시에 사용될 수 있다.The second capacitor insulating layer may be used simultaneously as a diffusion barrier film of a second metal conductor disposed below.

상술한 본 발명에 따른 반도체 소자에서의 커패시터 및 그 제조 방법에 의하면,According to the capacitor and the method of manufacturing the semiconductor device according to the present invention described above,

첫째, 기존의 장비와 공정을 이용하면서 커패시터의 값을 크게 할 수 있는 효과가 있다.First, it is possible to increase the value of the capacitor while using the existing equipment and processes.

둘째, 상기와 같이 커패시터 값을 크게 함으로써 칩 크기를 최소화할 수 있는 효과가 있다.Second, the chip size can be minimized by increasing the capacitor value as described above.

이하 상기와 같은 목적을 달성하기 위한 본 발명의 구체적인 실시 예를 첨부된 도면을 참조하여 상세하게 설명하면, 다음과 같다.Hereinafter, specific embodiments of the present invention for achieving the above object will be described in detail with reference to the accompanying drawings.

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 상기 반도체 소자 내 MIM(Metal Insulator Metal) 구조의 커패시터를 제조하는 것에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to manufacturing a capacitor of a metal insulator metal (MIM) structure in the semiconductor device.

이하 본 발명에 따른 커패시터는 하부 메탈, 중부 메탈 및 상부 메탈의 구조를 가지고, 상기에서 하부 메탈과 상부 메탈은 탑 플레이트(top plate)를 이용하여 연결할 수 있다.Hereinafter, the capacitor according to the present invention has a structure of a lower metal, a middle metal, and an upper metal, and the lower metal and the upper metal may be connected using a top plate.

그리고 상기 하부 메탈, 중부 메탈과 상부 메탈은 Ti, Ti/TiN, Ti/Al/TiN, Ta 및 Ta/TaN 중 적어도 어느 하나를 이용할 수 있다.The lower metal, the middle metal and the upper metal may use at least one of Ti, Ti / TiN, Ti / Al / TiN, Ta, and Ta / TaN.

이하 본 발명에 따른 반도체 소자의 MIM 커패시터 제조 공정을 설명하면, 다음과 같다. 도 2a 내지 2g는 본 발명에 따른 반도체 소자의 MIM 커패시터 제조 공정의 일 예를 순차적으로 도시한 것이다.Hereinafter, the MIM capacitor manufacturing process of the semiconductor device according to the present invention will be described. 2A to 2G sequentially illustrate an example of a manufacturing process of the MIM capacitor of the semiconductor device according to the present invention.

이하 상기 첨부된 도면의 순서에 따라 본 발명에 따른 반도체 소자의 MIM 커패시터 제조 공정을 순차적으로 설명하면, 다음과 같다.Hereinafter, the MIM capacitor manufacturing process of the semiconductor device according to the present invention will be described sequentially according to the order of the accompanying drawings.

먼저, 도 2a를 참조하면, 제 1 구리 전도체(3)가 형성된 커패시터 하부 절연막(1) 상부에 제 1 절연막(5)과 제 1 다층 절연막(7)을 차례로 증착한다. 상기 제 1 다층 절연막(7)을 증착한 후 제 1 마스크(제 1 감광막)(30)를 이용하여 패턴을 형성한다.First, referring to FIG. 2A, the first insulating film 5 and the first multilayer insulating film 7 are sequentially deposited on the capacitor lower insulating film 1 on which the first copper conductor 3 is formed. After depositing the first multilayer insulating film 7, a pattern is formed using a first mask (first photosensitive film) 30.

도 2b를 참조하면, 상기와 도 2a와 같이 제 1 마스크(30)를 이용하여 패턴을 형성한 후, 건식 식각 방법으로 제 1 다층 절연막(7a)을 형성한다. 상기 제 1 다층 절연막(7a)를 형성한 후, 상기 제 1 마스크(30)를 제거한다. 상기 제 1 마스크(30)를 제거한 후에 희생 포토 레지스트를 코팅한다. 상기 희생 코팅 레지스트를 코팅한 후, 전면 식각 방법에 따라 희생 포토 레지스트(9)를 형성하고, 상기 희생 포토 레지스트(9)를 형성한 후 제 2 마스크(40)를 이용하여 패턴을 형성한다.Referring to FIG. 2B, after the pattern is formed using the first mask 30 as described above and FIG. 2A, the first multilayer insulating layer 7a is formed by a dry etching method. After the first multilayer insulating film 7a is formed, the first mask 30 is removed. The sacrificial photoresist is coated after the first mask 30 is removed. After coating the sacrificial coating resist, the sacrificial photoresist 9 is formed by the entire etching method, and after the sacrificial photoresist 9 is formed, a pattern is formed using the second mask 40.

도 2c를 참조하면, 상기 도 2b에서 형성된 패턴을 이용하여 건식 식각 방법으로 제 1 층간 절연막(7b)과 제 1 절연막(5a)을 형성한 후 상기 제 2 마스크(40)와 희생 포토 레지스트(9)를 제거한다. 그리고 상기 제거된 희생 포토 레지스트(9)를 대신하여 제 2 구리(Cu) 전도체를 증착하고, 상기 제 2 구리 전도체를 증착한 후에 CMP(Chemical Mechanical Polishing, 화학 기계적 연마) 방법을 이용하여 제 2 구리(Cu) 전도체(11)를 형성한다.Referring to FIG. 2C, after the first interlayer insulating layer 7b and the first insulating layer 5a are formed by the dry etching method using the pattern formed in FIG. 2B, the second mask 40 and the sacrificial photoresist 9 are formed. ). And depositing a second copper (Cu) conductor in place of the removed sacrificial photoresist 9, and after depositing the second copper conductor, the second copper using CMP (Chemical Mechanical Polishing) method. (Cu) forms a conductor (11).

도 2d를 참조하면, 상기 도 2c에서와 같이 제 2 구리 전도체(11)를 형성한 후에, 커패시터 하부 메탈(13), 제 1 커패시터 절연막(15) 및 커패시터 중부 메탈(17)을 차례로 증착한다. 그리고 상기 증착 후 제 3 마스크(50)를 이용하여 패턴을 형성한다.Referring to FIG. 2D, after forming the second copper conductor 11, as shown in FIG. 2C, the capacitor lower metal 13, the first capacitor insulating layer 15, and the capacitor middle metal 17 are sequentially deposited. After the deposition, a pattern is formed using the third mask 50.

도 2e를 참조하면, 도 2d와 같이 형성된 패턴을 이용하여 건식 식각 방법으로 커패시터 중부 메탈(17a), 제 1 커패시터 절연막(15a) 및 커패시터 하부 메탈(13a)을 형성한 후에 상기 제 3 마스크(50)를 제거한다. 상기 제 3 마스크(50)를 제거한 후, 제 2 커패시터 절연막(19)과 커패시터 상부 메탈(21)을 차례로 증착하고, 상기 증착 후 제 4 마스크(60)를 이용하여 패턴을 형성한다.Referring to FIG. 2E, after the capacitor middle metal 17a, the first capacitor insulating layer 15a, and the capacitor lower metal 13a are formed by a dry etching method using the pattern formed as shown in FIG. 2D, the third mask 50 may be formed. ). After removing the third mask 50, the second capacitor insulating layer 19 and the capacitor upper metal 21 are sequentially deposited, and after the deposition, a pattern is formed using the fourth mask 60.

도 2f를 참조하면, 상기 도 2e에서 형성한 패턴을 이용하여 건식 식각 방법으로 커패시터 상부 메탈(21a)을 형성하고, 상기 커패시터 상부 메탈(21a)을 형성한 후에 상기 제 4 마스크(60)를 제거한다. 그리고 상기 제 4 마스크를 제거한 후 제 2 다층 절연막을 증착하고, 상기 증착 후 CMP 방법으로 제 2 다층 절연막(23)을 형성한다. 그리고 상기 제 2 다층 절연막(23) 형성 후 제 5 마스크(70)를 이용하여 패턴을 형성한다.Referring to FIG. 2F, the capacitor upper metal 21a is formed by a dry etching method using the pattern formed in FIG. 2E, and the fourth mask 60 is removed after the capacitor upper metal 21a is formed. do. After removing the fourth mask, a second multilayer insulating film is deposited, and a second multilayer insulating film 23 is formed by the CMP method after the deposition. After the second multilayer insulating layer 23 is formed, a pattern is formed using the fifth mask 70.

도 2g를 참조하면, 상기 도 2f에서 형성한 패턴을 이용하여 건식 식각 방법으로 제 2 다층 절연막(23a)을 형성하고, 상기 제 2 다층 절연막(23a)을 형성한 후, 상기 제 5 마스크(50)를 제거한다.Referring to FIG. 2G, the second multilayer insulating film 23a is formed by a dry etching method using the pattern formed in FIG. 2F, the second multilayer insulating film 23a is formed, and then the fifth mask 50 is formed. ).

이후 후속 공정을 이용하여 최종 커패시터를 완성한다.Subsequent processes are then used to complete the final capacitor.

이때, 상술한 제 1 커패시터 절연막(15a), 제 2 커패시터 절연막(19) 및 제 1 절연막(5)은 동일한 물질을 이용할 수 있다.In this case, the first capacitor insulating film 15a, the second capacitor insulating film 19, and the first insulating film 5 may use the same material.

그리고 상기 제 1 커패시터 절연막(15a)과 제 2 커패시터 절연막(19)의 질화막은 450 내지 700 Å 사이의 두께를 가질 수 있다.The nitride film of the first capacitor insulating film 15a and the second capacitor insulating film 19 may have a thickness between 450 and 700 Å.

또한, 상기 제 2 커패시터 절연막(19)은 하부에 위치하는 제 2 금속 전도체의 확산 배리어 필름(diffusion barrier film)으로써 동시에 사용될 수 있다.In addition, the second capacitor insulating layer 19 may be used simultaneously as a diffusion barrier film of a second metal conductor disposed below.

상술한 본 발명에 의하면, 장비를 새롭게 투자할 필요가 없고, 추가 공정이 필요치 않아 새롭게 셋-업(set-up)을 하지 않아도 된다. 즉, 기존의 장비와 공정을 그대로 이용할 수 있다.According to the present invention described above, there is no need to newly invest in equipment, no additional process is required, and no new set-up is required. That is, existing equipment and processes can be used as they are.

그러면서, 커패시터의 값을 크게 할 수 있다. 또한, 상기와 같이 기존 커패시터 면적에 더 큰 커패시터 값을 확보함으로써, 전체 칩 크기(chip size)를 최소화할 수 있다.At the same time, the value of the capacitor can be increased. In addition, by securing a larger capacitor value in the existing capacitor area as described above, it is possible to minimize the overall chip size (chip size).

이상에서는 본 발명의 기술 사상을 설명함에 있어서, 특정 실시 예를 첨부된 도면과 함께 도시하고 설명하였다. 다만, 본 발명은 상술한 실시 예에 한정되는 것 은 아니며, 본 발명의 기술 사상을 벗어나지 않는 범위 즉, 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 수정 및 변경을 가능하다.In the above description of the technical idea of the present invention, specific embodiments have been shown and described with reference to the accompanying drawings. However, the present invention is not limited to the above-described embodiments, and various modifications and changes may be made by those skilled in the art without departing from the technical spirit of the present invention.

도 1은 종래 반도체 소자의 MIM 커패시터를 설명하기 위해 도시한 것1 is a diagram illustrating a MIM capacitor of a conventional semiconductor device.

도 2a 내지 2g는 본 발명에 따라 반도체 소자의 MIM 커패시터를 제조하는 공정의 일 예를 순차적으로 도시한 것2A through 2G sequentially illustrate an example of a process of manufacturing a MIM capacitor of a semiconductor device according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

1; 커패시터 하부 절연막 3; 제 1 구리 전도체One; A capacitor lower insulating film 3; First copper conductor

5, 5a; 제 1 절연막 7, 7a, 7b; 제 1 다층 절연막5, 5a; First insulating films 7, 7a and 7b; First multilayer insulating film

9; 희생 포토 레지스트 11; 제 2 구리 전도체9; Sacrificial photoresist 11; Second copper conductor

13,13a; 커패시터 하부 메탈 15,15a; 제 1 커패시터 절연막13,13a; Capacitor lower metal 15,15a; First capacitor insulating film

17,17a; 커패시터 중부 메탈 19,19a; 제 2 커패시터 절연막17,17a; Capacitor central metal 19,19a; Second capacitor insulating film

21,21a; 커패시터 상부 메탈 23,23a; 제 2 다층 절연막21,21a; Capacitor upper metal 23,23a; 2nd multilayer insulating film

25; 제 3 구리 전도체 30; 제 1 마스크25; Third copper conductor 30; First mask

40; 제 2 마스크 50; 제 3 마스크40; Second mask 50; Third mask

60; 제 4 마스크 70; 제 5 마스크60; Fourth mask 70; Fifth mask

Claims (7)

제 1 금속 전도체가 형성된 커패시터 하부 절연막 상부에 제 1 절연막을 형성하는 단계;Forming a first insulating layer on the capacitor lower insulating layer on which the first metal conductor is formed; 제 1 절연막 상에 제 1 다층 절연막을 형성하는 단계;Forming a first multilayer insulating film on the first insulating film; 상기 제 1 다층 절연막과 상기 제 1 절연막을 관통하여 상기 제 1 금속 전도체와 컨택되는 제 2 금속 전도체를 형성하는 단계;Forming a second metal conductor in contact with the first metal conductor through the first multilayer insulating film and the first insulating film; 상기 제 2 금속 전도체를 포함하는 상기 제 1 다층 절연막 상에 커패시터 하부 메탈, 제 1 커패시터 절연막 및 커패시터 중부 메탈을 순차적으로 형성하는 단계;Sequentially forming a capacitor lower metal, a first capacitor insulating film, and a capacitor middle metal on the first multilayer insulating film including the second metal conductor; 상기 제 1 다층 절연막과 상기 커패시터 중부 메탈 상에 제 2 커패시터 절연막을 형성하는 단계;Forming a second capacitor insulating film on the first multilayer insulating film and the capacitor middle metal; 상기 커패시터 중부 메탈 상의 상기 제 2 커패시터 절연막 상에 커패시터 상부 메탈을 형성하는 단계; 및 Forming a capacitor upper metal on the second capacitor insulating film on the capacitor middle metal; And 상기 제 2 커패시터 절연막과 상기 커패시터 상부메탈 상에 제 2 다층 절연막을 형성한 후 후속 공정을 이용하여 커패시터를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 형성 방법. And forming a capacitor using a subsequent process after forming a second multilayer insulating film on the second capacitor insulating film and the capacitor upper metal. 제 1항에 있어서,The method of claim 1, 상기 커패시터는 하부 메탈, 중부 메탈 및 상부 메탈의 구조를 가지는 것을 특징으로 하는 반도체 소자 형성 방법.And the capacitor has a structure of a lower metal, a middle metal and an upper metal. 제 1항에 있어서,The method of claim 1, 상기 커패시터의 하부 메탈과 상부 메탈은 탑 플레이트(top plate)를 이용하여 연결하는 것을 특징으로 하는 반도체 소자 형성 방법.The lower metal and the upper metal of the capacitor is connected by using a top plate (top plate). 제 2 항에 있어서,The method of claim 2, 상기 하부 메탈, 중부 메탈과 상부 메탈은 Ti, Ti/TiN, Ti/Al/TiN, Ta 및 Ta/TaN 중 적어도 어느 하나를 이용하는 것을 특징으로 하는 반도체 소자 형성 방법.And the lower metal, the middle metal, and the upper metal use at least one of Ti, Ti / TiN, Ti / Al / TiN, Ta, and Ta / TaN. 제 1항에 있어서,The method of claim 1, 상기 제 1 커패시터 절연막, 제 2 커패시터 절연막 및 제 1 절연막은 동일한 물질을 이용하는 것을 특징으로 하는 반도체 소자 형성 방법.And the first capacitor insulating film, the second capacitor insulating film and the first insulating film use the same material. 제 1 항에 있어서,The method of claim 1, 상기 제 1 커패시터 절연막과 제 2 커패시터 절연막의 질화막은 450 내지 700 Å 사이의 두께를 가지는 것을 특징으로 하는 반도체 소자 형성 방법.The nitride film of the first capacitor insulating film and the second capacitor insulating film has a thickness of between 450 to 700 kHz. 제 1 항에 있어서,The method of claim 1, 상기 제 2 커패시터 절연막은 하부에 위치하는 제 2 금속 전도체의 확산 배리어 필름(diffusion barrier film)으로써 동시에 사용되는 것을 특징으로 하는 반도체 소자 형성 방법.And the second capacitor insulating film is used simultaneously as a diffusion barrier film of a second metal conductor located below.
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